JP3398039B2 - 半導体メモリ装置の書き込み制御回路 - Google Patents
半導体メモリ装置の書き込み制御回路Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルに対す
る書き込み動作を制御する書き込み制御回路に関する。
る書き込み動作を制御する書き込み制御回路に関する。
【０００２】
【従来の技術】電気的に消去可能なプログラマブルＲＯ
Ｍ(EEPROM:Electrically Erasable Programmable ROM)
においては、フローティングゲートとコントロールゲー
トとを有する２重ゲート構造のトランジスタによってメ
モリセルが形成される。このような２重ゲート構造のメ
モリセルトランジスタの場合、フローティングゲートの
ドレイン領域側に発生するホットエレクトロンをソース
側へ加速し、その加速電子の一部をフローティングゲー
トへ注入することによってデータの書き込みが行われ
る。そして、フローティングゲートに電荷が注入された
か否かによるメモリセルトランジスタの動作特性の差を
検出すること、即ち、しきい値の変化を検出すること
で、データの読み出しが行われる。
Ｍ(EEPROM:Electrically Erasable Programmable ROM)
においては、フローティングゲートとコントロールゲー
トとを有する２重ゲート構造のトランジスタによってメ
モリセルが形成される。このような２重ゲート構造のメ
モリセルトランジスタの場合、フローティングゲートの
ドレイン領域側に発生するホットエレクトロンをソース
側へ加速し、その加速電子の一部をフローティングゲー
トへ注入することによってデータの書き込みが行われ
る。そして、フローティングゲートに電荷が注入された
か否かによるメモリセルトランジスタの動作特性の差を
検出すること、即ち、しきい値の変化を検出すること
で、データの読み出しが行われる。
【０００３】図３は、２重ゲート構造のメモリセルトラ
ンジスタを有する半導体メモリ装置の構成を示す回路図
である。この図においては、メモリセルを４行×１列に
配置した場合を示し、列選択の回路は省略してある。メ
モリセルトランジスタ１は、電気的に独立したフローテ
ィングゲート及びフローティングゲートに一部が重なる
コントロールゲートを有する。このメモリセルトランジ
スタ１は、コントロールゲートに印加される電位に応答
してオン／オフするものであり、フローティングゲート
に蓄積される電荷の量に応じてそのしきい値を変動させ
る。ワード線２は、メモリセルトランジスタ１の各行に
対応して配置され、各メモリセルトランジスタ１のコン
トロールゲートにそれぞれ接続される。ビット線３は、
メモリセルトランジスタ１の列に対応して配置され、各
メモリセルトランジスタ１のドレインが共通に接続され
ると共に、センスアンプ（図示せず）に接続される。ソ
ース線４は、各メモリセルトランジスタ１の間に配置さ
れ、各メモリセルトランジスタ１のソースが共通に接続
される。
ンジスタを有する半導体メモリ装置の構成を示す回路図
である。この図においては、メモリセルを４行×１列に
配置した場合を示し、列選択の回路は省略してある。メ
モリセルトランジスタ１は、電気的に独立したフローテ
ィングゲート及びフローティングゲートに一部が重なる
コントロールゲートを有する。このメモリセルトランジ
スタ１は、コントロールゲートに印加される電位に応答
してオン／オフするものであり、フローティングゲート
に蓄積される電荷の量に応じてそのしきい値を変動させ
る。ワード線２は、メモリセルトランジスタ１の各行に
対応して配置され、各メモリセルトランジスタ１のコン
トロールゲートにそれぞれ接続される。ビット線３は、
メモリセルトランジスタ１の列に対応して配置され、各
メモリセルトランジスタ１のドレインが共通に接続され
ると共に、センスアンプ（図示せず）に接続される。ソ
ース線４は、各メモリセルトランジスタ１の間に配置さ
れ、各メモリセルトランジスタ１のソースが共通に接続
される。
【０００４】行選択回路５は、各ワード線２に接続さ
れ、ロウアドレス情報に基づいて生成した行選択信号Ｌ
Ｓ１〜ＬＳ４を各ワード線２に供給する。この行選択信
号ＬＳ１〜ＬＳ４は、選択クロックφLに応答し、４行
のワード線２の何れか１本を選択的に活性化するもので
あり、活性化されたワード線２に接続されたメモリセル
トランジスタ１のコントロールゲートがオンされる。
尚、メモリセルトランジスタ１を複数列配置する場合に
は、カラムアドレス情報に基づいて所望の列を選択する
ように構成する。これにより、複数のメモリセルトラン
ジスタ１の内の１つが、ロウアドレス情報（及びカラム
アドレス情報）に従って指定され、センスアンプに接続
される。
れ、ロウアドレス情報に基づいて生成した行選択信号Ｌ
Ｓ１〜ＬＳ４を各ワード線２に供給する。この行選択信
号ＬＳ１〜ＬＳ４は、選択クロックφLに応答し、４行
のワード線２の何れか１本を選択的に活性化するもので
あり、活性化されたワード線２に接続されたメモリセル
トランジスタ１のコントロールゲートがオンされる。
尚、メモリセルトランジスタ１を複数列配置する場合に
は、カラムアドレス情報に基づいて所望の列を選択する
ように構成する。これにより、複数のメモリセルトラン
ジスタ１の内の１つが、ロウアドレス情報（及びカラム
アドレス情報）に従って指定され、センスアンプに接続
される。
【０００５】読み出し回路６は、ビット線３に接続さ
れ、読み出しクロックφRに応答してビット線３に読み
出し動作のための電位Ｖd1を供給する。書き込み回路７
は、ソース線４に接続され、書き込みクロックφWに応
答して書き込み動作のための電位Ｖd2を供給する。ここ
で、読み出し回路６及び書き込み回路７は、ビット線３
及びソース線４に対して読み出し電位Ｖd1及び書き込み
電位Ｖd2を供給している期間以外では、それぞれ接地電
位Ｖsを供給する。ＨＶ発生回路８は、所定のクロック
パルスに応答して電源電位を昇圧し、電源電位よりも高
い（例えば、５Ｖの電源電位に対して１４Ｖとなる）高
電位Ｖhvを発生する。この高電位Ｖhvは、書き込み回路
７の電源となり、書き込み電位Ｖd2としてソース線４に
供給される。
れ、読み出しクロックφRに応答してビット線３に読み
出し動作のための電位Ｖd1を供給する。書き込み回路７
は、ソース線４に接続され、書き込みクロックφWに応
答して書き込み動作のための電位Ｖd2を供給する。ここ
で、読み出し回路６及び書き込み回路７は、ビット線３
及びソース線４に対して読み出し電位Ｖd1及び書き込み
電位Ｖd2を供給している期間以外では、それぞれ接地電
位Ｖsを供給する。ＨＶ発生回路８は、所定のクロック
パルスに応答して電源電位を昇圧し、電源電位よりも高
い（例えば、５Ｖの電源電位に対して１４Ｖとなる）高
電位Ｖhvを発生する。この高電位Ｖhvは、書き込み回路
７の電源となり、書き込み電位Ｖd2としてソース線４に
供給される。
【０００６】データの書き込みにおいては、メモリセル
トランジスタ１に対して、ビット線３から接地電位Ｖs
（例えば０Ｖ）が印加され、ソース線４から書き込み電
位Ｖd2（例えば１４Ｖ）が印加される。これにより、選
択的にコントロールゲートをオンさせた特定のメモリセ
ルトランジスタ１で、ソース領域からドレイン領域へ向
かって書き込み電流が流れて、フローティングゲートへ
の電荷の注入が行われる。一方、書き込んだデータの読
み出しにおいては、メモリセルトランジスタ１に対し
て、ビット線３から読み出し電位Ｖd1（例えば５Ｖ）が
印加され、ソース線４から接地電位Ｖs（例えば０Ｖ）
が印加される。これにより、選択的にコントロールゲー
トをオンさせた特定のメモリセルトランジスタ１に、ド
レイン領域からソース領域へ向かって読み出し電流が流
れる。このとき、メモリセルトランジスタ１では、フロ
ーティングゲートに蓄積された電荷量に応じて、即ち、
書き込まれた情報に応じてしきい値が変化しているた
め、そのしきい値の変化がビット線３の電位の変化とし
てセンスアンプから読み出される。
トランジスタ１に対して、ビット線３から接地電位Ｖs
（例えば０Ｖ）が印加され、ソース線４から書き込み電
位Ｖd2（例えば１４Ｖ）が印加される。これにより、選
択的にコントロールゲートをオンさせた特定のメモリセ
ルトランジスタ１で、ソース領域からドレイン領域へ向
かって書き込み電流が流れて、フローティングゲートへ
の電荷の注入が行われる。一方、書き込んだデータの読
み出しにおいては、メモリセルトランジスタ１に対し
て、ビット線３から読み出し電位Ｖd1（例えば５Ｖ）が
印加され、ソース線４から接地電位Ｖs（例えば０Ｖ）
が印加される。これにより、選択的にコントロールゲー
トをオンさせた特定のメモリセルトランジスタ１に、ド
レイン領域からソース領域へ向かって読み出し電流が流
れる。このとき、メモリセルトランジスタ１では、フロ
ーティングゲートに蓄積された電荷量に応じて、即ち、
書き込まれた情報に応じてしきい値が変化しているた
め、そのしきい値の変化がビット線３の電位の変化とし
てセンスアンプから読み出される。
【０００７】図４は、書き込み動作の開始を指示する書
き込み制御回路の構成を示す回路図であり、図５は、そ
の動作を説明する波形図である。この書き込み制御回路
は、書き込み回路７及びＨＶ発生回路８に接続され、高
電位Ｖhvが所定のレベルに達したときに書き込み動作の
開始を指示するように構成される。書き込み制御回路
は、Ｎチャンネル型のトランジスタ１１、１２及びＣＭ
ＯＳインバータ１３より構成される。トランジスタ１１
は、電源電位に接続され、ゲートに高電位Ｖhvが印加さ
れる。このトランジスタ１１は、ゲートの両端がソース
及びドレインから離間した高耐圧構造を有する。トラン
ジスタ１２は、トランジスタ１１と接地電位との間に接
続され、ゲートに電源電位が印加される。インバータ１
３は、入力がトランジスタ１１とトランジスタ１２との
接続点に接続され、その出力が書き込み開始を指示する
制御信号ＨＥとなる。
き込み制御回路の構成を示す回路図であり、図５は、そ
の動作を説明する波形図である。この書き込み制御回路
は、書き込み回路７及びＨＶ発生回路８に接続され、高
電位Ｖhvが所定のレベルに達したときに書き込み動作の
開始を指示するように構成される。書き込み制御回路
は、Ｎチャンネル型のトランジスタ１１、１２及びＣＭ
ＯＳインバータ１３より構成される。トランジスタ１１
は、電源電位に接続され、ゲートに高電位Ｖhvが印加さ
れる。このトランジスタ１１は、ゲートの両端がソース
及びドレインから離間した高耐圧構造を有する。トラン
ジスタ１２は、トランジスタ１１と接地電位との間に接
続され、ゲートに電源電位が印加される。インバータ１
３は、入力がトランジスタ１１とトランジスタ１２との
接続点に接続され、その出力が書き込み開始を指示する
制御信号ＨＥとなる。
【０００８】ＨＶ発生回路８が昇圧動作を開始すると、
高電位Ｖhvが上昇を始める。そして、この高電位Ｖhvが
トランジスタ１１のしきい値Ｖh0に達すると、トランジ
スタ１１がオンし、トランジスタ１１とトランジスタ１
２との接続点の電位Ｖaが立ち上がる。そして、電位Ｖa
の立ち上がりに応答してインバータ１３が反転し、制御
信号ＨＥが立ち下がる。ここで、トランジスタ１１のし
きい値Ｖh0は、書き込み動作で必要な電位に応じて設定
される。これにより、書き込み回路７は、ＨＶ発生回路
８から供給される高電位Ｖhvが書き込み動作で必要とさ
れるレベルに達した時点で書き込み動作を開始すること
ができるようになる。
高電位Ｖhvが上昇を始める。そして、この高電位Ｖhvが
トランジスタ１１のしきい値Ｖh0に達すると、トランジ
スタ１１がオンし、トランジスタ１１とトランジスタ１
２との接続点の電位Ｖaが立ち上がる。そして、電位Ｖa
の立ち上がりに応答してインバータ１３が反転し、制御
信号ＨＥが立ち下がる。ここで、トランジスタ１１のし
きい値Ｖh0は、書き込み動作で必要な電位に応じて設定
される。これにより、書き込み回路７は、ＨＶ発生回路
８から供給される高電位Ｖhvが書き込み動作で必要とさ
れるレベルに達した時点で書き込み動作を開始すること
ができるようになる。
【０００９】
【発明が解決しようとする課題】上述の書き込み制御回
路において、電源電位が変動すると、トランジスタ１１
のしきい値が一定に保たれたとしても、トランジスタ１
１に接続されるトランジスタ１２のオン抵抗値が変化す
るため、最終的に取り出される制御信号ＨＥの立ち下が
りのタイミングが変化する。このようなタイミングのず
れは、高電位Ｖhvが十分に上昇する前に書き込み動作を
開始させたり、書き込み動作の開始を遅らせたりする。
従って、電源電位の変動と共に書き込み動作が安定しな
くなり、書き込みエラーを招くことになる。
路において、電源電位が変動すると、トランジスタ１１
のしきい値が一定に保たれたとしても、トランジスタ１
１に接続されるトランジスタ１２のオン抵抗値が変化す
るため、最終的に取り出される制御信号ＨＥの立ち下が
りのタイミングが変化する。このようなタイミングのず
れは、高電位Ｖhvが十分に上昇する前に書き込み動作を
開始させたり、書き込み動作の開始を遅らせたりする。
従って、電源電位の変動と共に書き込み動作が安定しな
くなり、書き込みエラーを招くことになる。
【００１０】そこで本発明は、メモリセルトランジスタ
に対して安定した書き込みを行えるようにすることを目
的とする。
に対して安定した書き込みを行えるようにすることを目
的とする。
【００１１】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、メモリセルトランジスタに対して供給される書き込
み電位のレベルを検出し、書き込み電位が所定のレベル
に達した時点で書き込み開始の指示を発生する半導体メ
モリ装置の書き込み制御回路であって、接地電位に対し
て一定の電位差を維持する第１の制御電位及び電源電位
に対して一定の電位差を維持する第２の制御電位をそれ
ぞれ発生する制御電位発生部と、電源電位に接続され、
電源電位よりも高くなる書き込み電位をゲートに受ける
第１のトランジスタと、接地電位に接続され、上記第１
の制御電位をゲートに受ける第２のトランジスタと、上
記第１のトランジスタ及び上記第２のトランジスタが接
続される第１のノードと、電源電位に接続され、上記第
２の制御電位をゲートに受ける第３のトランジスタと、
接地電位に接続され、上記第１のノードの電位をゲート
に受ける第４のトランジスタと、上記第３のトランジス
タ及び上記第４のトランジスタが接続される第２のノー
ドと、を備え、上記第２のノードの電位の変動に応じて
書き込み開始指示を発生することにある。
解決するために成されたもので、その特徴とするところ
は、メモリセルトランジスタに対して供給される書き込
み電位のレベルを検出し、書き込み電位が所定のレベル
に達した時点で書き込み開始の指示を発生する半導体メ
モリ装置の書き込み制御回路であって、接地電位に対し
て一定の電位差を維持する第１の制御電位及び電源電位
に対して一定の電位差を維持する第２の制御電位をそれ
ぞれ発生する制御電位発生部と、電源電位に接続され、
電源電位よりも高くなる書き込み電位をゲートに受ける
第１のトランジスタと、接地電位に接続され、上記第１
の制御電位をゲートに受ける第２のトランジスタと、上
記第１のトランジスタ及び上記第２のトランジスタが接
続される第１のノードと、電源電位に接続され、上記第
２の制御電位をゲートに受ける第３のトランジスタと、
接地電位に接続され、上記第１のノードの電位をゲート
に受ける第４のトランジスタと、上記第３のトランジス
タ及び上記第４のトランジスタが接続される第２のノー
ドと、を備え、上記第２のノードの電位の変動に応じて
書き込み開始指示を発生することにある。
【００１２】本発明によれば、第２のトランジスタのゲ
ートに接地電位に対して一定の電位差を維持する第１の
制御電位が印加され、第３のトランジスタのゲートに電
源電位に対して一定の電位差を維持する第２の制御電位
が印加される。これにより、第２及び第３のトランジス
タのオン抵抗値が一定に維持され、第１のトランジスタ
のゲートに印加される書き込み電位及び第４のトランジ
スタのゲートに印加される第１のノードの電位に対する
判定の基準値が安定する。
ートに接地電位に対して一定の電位差を維持する第１の
制御電位が印加され、第３のトランジスタのゲートに電
源電位に対して一定の電位差を維持する第２の制御電位
が印加される。これにより、第２及び第３のトランジス
タのオン抵抗値が一定に維持され、第１のトランジスタ
のゲートに印加される書き込み電位及び第４のトランジ
スタのゲートに印加される第１のノードの電位に対する
判定の基準値が安定する。
【００１３】
【発明の実施の形態】図１は、本発明の半導体メモリ装
置の書き込み制御回路の第１の実施形態を示すブロック
図である。書き込み制御回路は、Ｎチャンネル型のトラ
ンジスタ２１、２２、Ｐチャンネル型のトランジスタ２
３、Ｎチャンネル型のトランジスタ２４及び制御電位発
生部３０より構成される。第１のトランジスタ２１は、
電源電位に接続され、ゲートに書き込み電位となる高電
位Ｖhvが印加される。このトランジスタ２１は、図４の
トランジスタ１１と同様に、ゲートの両端がソース及び
ドレインから離間した高耐圧構造を有する。第２のトラ
ンジスタ２２は、トランジスタ１１と接地電位との間に
接続され、ゲートに第１の制御電位Ｖrnが印加される。
第３のトランジスタ２３は、電源電位に接続され、ゲー
トに第２の制御電位Ｖrpが印加される。第４のトランジ
スタ２４は、第３のトランジスタ２３と接地電位との間
に接続され、トランジスタ２１及びトランジスタ２２の
接続点となる第１のノード２５の電位Ｖaが印加され
る。そして、トランジスタ２３及びトランジスタ２４の
接続点となる第２のノード２６の電位Ｖbが制御信号Ｈ
Ｅとして出力される。
置の書き込み制御回路の第１の実施形態を示すブロック
図である。書き込み制御回路は、Ｎチャンネル型のトラ
ンジスタ２１、２２、Ｐチャンネル型のトランジスタ２
３、Ｎチャンネル型のトランジスタ２４及び制御電位発
生部３０より構成される。第１のトランジスタ２１は、
電源電位に接続され、ゲートに書き込み電位となる高電
位Ｖhvが印加される。このトランジスタ２１は、図４の
トランジスタ１１と同様に、ゲートの両端がソース及び
ドレインから離間した高耐圧構造を有する。第２のトラ
ンジスタ２２は、トランジスタ１１と接地電位との間に
接続され、ゲートに第１の制御電位Ｖrnが印加される。
第３のトランジスタ２３は、電源電位に接続され、ゲー
トに第２の制御電位Ｖrpが印加される。第４のトランジ
スタ２４は、第３のトランジスタ２３と接地電位との間
に接続され、トランジスタ２１及びトランジスタ２２の
接続点となる第１のノード２５の電位Ｖaが印加され
る。そして、トランジスタ２３及びトランジスタ２４の
接続点となる第２のノード２６の電位Ｖbが制御信号Ｈ
Ｅとして出力される。
【００１４】制御電位発生部３０は、抵抗３１、Ｎチャ
ンネル型のトランジスタ３２、Ｐチャンネル型のトラン
ジスタ３３及びＮチャンネル型のトランジスタ３４を含
む。抵抗３１及びトランジスタ３２は、電源接地間に直
列に接続される。トランジスタ３２のゲートは、ドレイ
ン側、即ち、抵抗３１との接続点に接続され、この接続
点の電位が第１の制御電位Ｖrnとしてトランジスタ２２
に供給される。トランジスタ３３、３４は、電源接地間
に直列に接続される。トランジスタ３４のゲートは、抵
抗３１及びトランジスタ３２の接続点に接続される。そ
して、トランジスタ３３のゲートは、ドレイン側、即
ち、トランジスタ３４との接続点に接続され、この接続
点の電位が第２の制御電位Ｖrpとしてトランジスタ２２
に供給される。
ンネル型のトランジスタ３２、Ｐチャンネル型のトラン
ジスタ３３及びＮチャンネル型のトランジスタ３４を含
む。抵抗３１及びトランジスタ３２は、電源接地間に直
列に接続される。トランジスタ３２のゲートは、ドレイ
ン側、即ち、抵抗３１との接続点に接続され、この接続
点の電位が第１の制御電位Ｖrnとしてトランジスタ２２
に供給される。トランジスタ３３、３４は、電源接地間
に直列に接続される。トランジスタ３４のゲートは、抵
抗３１及びトランジスタ３２の接続点に接続される。そ
して、トランジスタ３３のゲートは、ドレイン側、即
ち、トランジスタ３４との接続点に接続され、この接続
点の電位が第２の制御電位Ｖrpとしてトランジスタ２２
に供給される。
【００１５】このような制御電位発生部３０において
は、第１の制御電位Ｖrnが、接地電位に対してトランジ
スタ３２のしきい値に応じた一定の電位だけ高く維持さ
れる。また、第２の制御電位Ｖrpが、電源電位に対して
トランジスタ３３のしきい値に応じた一定の電位だけ低
く維持される。従って、トランジスタ２２、２３におい
て、ゲートソース間の電位差が一定に維持されるように
なり、電源電位の変動が生じた場合でも、高電位Ｖhvの
上昇に対する制御信号ＨＥの立ち下がりのタイミングを
一定に保つことができる。
は、第１の制御電位Ｖrnが、接地電位に対してトランジ
スタ３２のしきい値に応じた一定の電位だけ高く維持さ
れる。また、第２の制御電位Ｖrpが、電源電位に対して
トランジスタ３３のしきい値に応じた一定の電位だけ低
く維持される。従って、トランジスタ２２、２３におい
て、ゲートソース間の電位差が一定に維持されるように
なり、電源電位の変動が生じた場合でも、高電位Ｖhvの
上昇に対する制御信号ＨＥの立ち下がりのタイミングを
一定に保つことができる。
【００１６】図２は、本発明の半導体メモリ装置の書き
込み制御回路の第２の実施形態を示すブロック図であ
る。この図においては、制御電位発生部４０の構成のみ
を示しており、その他の部分の構成については、図１と
同一である。制御電位発生部４０は、Ｐチャンネル型の
トランジスタ４１、抵抗４２、Ｐチャンネル型のトラン
ジスタ４３及びＮチャンネル型のトランジスタ４４を含
む。トランジスタ４１及び抵抗４２は、電源接地間に直
列に接続される。トランジスタ４１のゲートは、ドレイ
ン側、即ち、抵抗４２との接続点に接続され、この接続
点の電位が第２の制御電位Ｖrpとしてトランジスタ２３
に供給される。トランジスタ４３、４４は、電源接地間
に直列に接続される。トランジスタ４３のゲートは、ト
ランジスタ４１及び抵抗４２の接続点に接続される。そ
して、トランジスタ４４のゲートは、ドレイン側、即
ち、トランジスタ４３との接続点に接続され、この接続
点の電位が第１の制御電位Ｖrnとしてトランジスタ２２
に供給される。
込み制御回路の第２の実施形態を示すブロック図であ
る。この図においては、制御電位発生部４０の構成のみ
を示しており、その他の部分の構成については、図１と
同一である。制御電位発生部４０は、Ｐチャンネル型の
トランジスタ４１、抵抗４２、Ｐチャンネル型のトラン
ジスタ４３及びＮチャンネル型のトランジスタ４４を含
む。トランジスタ４１及び抵抗４２は、電源接地間に直
列に接続される。トランジスタ４１のゲートは、ドレイ
ン側、即ち、抵抗４２との接続点に接続され、この接続
点の電位が第２の制御電位Ｖrpとしてトランジスタ２３
に供給される。トランジスタ４３、４４は、電源接地間
に直列に接続される。トランジスタ４３のゲートは、ト
ランジスタ４１及び抵抗４２の接続点に接続される。そ
して、トランジスタ４４のゲートは、ドレイン側、即
ち、トランジスタ４３との接続点に接続され、この接続
点の電位が第１の制御電位Ｖrnとしてトランジスタ２２
に供給される。
【００１７】このような制御電位発生部４０において
も、図１の制御電位発生部３０と同様に、第１の制御電
位Ｖrnが接地電位に対して一定の電位だけ高く維持さ
れ、第２の制御電位Ｖrpが電源電位に対して一定の電位
だけ低く維持されるようになる。
も、図１の制御電位発生部３０と同様に、第１の制御電
位Ｖrnが接地電位に対して一定の電位だけ高く維持さ
れ、第２の制御電位Ｖrpが電源電位に対して一定の電位
だけ低く維持されるようになる。
【００１８】
【発明の効果】本発明によれば、書き込み電位となる高
電位Ｖhvの上昇に対する書き込み開始のタイミングを安
定させることができる。従って、メモリセルトランジス
タに常に同じ条件で書き込みを行うことができるように
なり、書き込みエラーを防止できる。
電位Ｖhvの上昇に対する書き込み開始のタイミングを安
定させることができる。従って、メモリセルトランジス
タに常に同じ条件で書き込みを行うことができるように
なり、書き込みエラーを防止できる。
【図１】本発明の書き込み制御回路の第１の実施形態を
示すブロック図である。
示すブロック図である。
【図２】本発明の書き込み制御回路の第２の実施形態を
示すブロック図である。
示すブロック図である。
【図３】従来の不揮発性半導体メモリ装置の構成を示す
回路図である。
回路図である。
【図４】従来の書き込み制御回路の構成を示すブロック
図である。
図である。
【図５】従来の書き込み制御回路の動作を説明する波形
図である。
図である。
１ メモリセルトランジスタ
２ ワード線
３ ビット線
４ ソース線
５ 行選択回路
６ 読み出し回路
７ 書き込み回路
８ ＨＶ発生回路
２１、２２、２４ Ｎチャンネル型トランジスタ
２３ Ｐチャンネル型トランジスタ
３０、４０ 制御電位発生部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/02
G01R 19/165
H03K 17/00
Claims (2)
- 【請求項１】 メモリセルトランジスタに対して供給さ
れる書き込み電位のレベルを検出し、書き込み電位が所
定のレベルに達した時点で書き込み開始の指示を発生す
る半導体メモリ装置の書き込み制御回路であって、接地
電位に対して一定の電位差を維持する第１の制御電位及
び電源電位に対して一定の電位差を維持する第２の制御
電位をそれぞれ発生する制御電位発生部と、電源電位に
接続され、電源電位よりも高くなる書き込み電位をゲー
トに受けるＮチャネル型の第１のトランジスタと、接地
電位に接続され、上記第１の制御電位をゲートに受ける
Ｎチャネル型の第２のトランジスタと、上記第１のトラ
ンジスタ及び上記第２のトランジスタが接続される第１
のノードと、電源電位に接続され、上記第２の制御電位
をゲートに受けるＰチャネル型の第３のトランジスタ
と、接地電位に接続され、上記第１のノードの電位をゲ
ートに受けるＮチャネル型の第４のトランジスタと、上
記第３のトランジスタ及び上記第４のトランジスタが接
続される第２のノードと、を備え、上記第２のノードの
電位の変動に応じて書き込み開始指示を発生することを
特徴とする半導体メモリ装置の書き込み制御回路。 - 【請求項２】 上記制御電位発生部は、電源接地間に直
列に接続された抵抗及び第５のトランジスタと、このト
ランジスタに対して電流ミラーを構成し、電源接地間に
直列に接続された第６及び第７のトランジスタと、を含
み、上記抵抗と上記第５のトランジスタとの接続点の電
位及び上記第６のトランジスタと上記第７のトランジス
タとの接続点の電位を上記第１及び第２の制御電位とし
て出力することを特徴とする請求項１に記載の半導体メ
モリ装置の書き込み制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07878798A JP3398039B2 (ja) | 1998-03-26 | 1998-03-26 | 半導体メモリ装置の書き込み制御回路 |
| TW088100728A TW413819B (en) | 1998-03-26 | 1999-01-19 | Write-in control circuit for semiconductor memory device |
| US09/272,423 US6061272A (en) | 1998-03-26 | 1999-03-19 | Write control circuit for semiconductor memory device |
| KR10-1999-0010388A KR100402343B1 (ko) | 1998-03-26 | 1999-03-25 | 반도체 메모리 장치의 기록 제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07878798A JP3398039B2 (ja) | 1998-03-26 | 1998-03-26 | 半導体メモリ装置の書き込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11273371A JPH11273371A (ja) | 1999-10-08 |
| JP3398039B2 true JP3398039B2 (ja) | 2003-04-21 |
Family
ID=13671604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07878798A Expired - Fee Related JP3398039B2 (ja) | 1998-03-26 | 1998-03-26 | 半導体メモリ装置の書き込み制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6061272A (ja) |
| JP (1) | JP3398039B2 (ja) |
| KR (1) | KR100402343B1 (ja) |
| TW (1) | TW413819B (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459693A (en) * | 1987-08-31 | 1989-03-07 | Oki Electric Ind Co Ltd | Control circuit for eeprom |
| JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
| JP2831914B2 (ja) * | 1992-09-30 | 1998-12-02 | 株式会社東芝 | 半導体集積回路装置 |
| US5801987A (en) * | 1997-03-17 | 1998-09-01 | Motorola, Inc. | Automatic transition charge pump for nonvolatile memories |
-
1998
- 1998-03-26 JP JP07878798A patent/JP3398039B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-19 TW TW088100728A patent/TW413819B/zh active
- 1999-03-19 US US09/272,423 patent/US6061272A/en not_active Expired - Fee Related
- 1999-03-25 KR KR10-1999-0010388A patent/KR100402343B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11273371A (ja) | 1999-10-08 |
| KR19990078275A (ko) | 1999-10-25 |
| TW413819B (en) | 2000-12-01 |
| KR100402343B1 (ko) | 2003-10-17 |
| US6061272A (en) | 2000-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |