JPH09320283A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09320283A JPH09320283A JP13714896A JP13714896A JPH09320283A JP H09320283 A JPH09320283 A JP H09320283A JP 13714896 A JP13714896 A JP 13714896A JP 13714896 A JP13714896 A JP 13714896A JP H09320283 A JPH09320283 A JP H09320283A
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Abstract
(57)【要約】
【課題】センスアンプ（ＳＡ３）のＶＲＥＦ特性を得る
にあたり、シングルゲート型のＮＭＯＳをリファレンス
セルトランジスタ（ＲＴ）として用いても、ＭＣＴ１と
同じＩＤ−ＶＧ特性を実現し、長時間の信頼性を確保す
るとともに、チップサイズを小さく且つ精度よく簡単な
回路で実現することにある。 【解決手段】浮遊ゲートを備えたスタックゲート型のＮ
ＭＯＳをＭＣＴ１に用い且つＳＡ３に差動増幅方式をと
る不揮発性メモリにおいて、そのＳＡ３のＶＲＥＦ電圧
を得るにあたり、シングルゲート型のＮＭＯＳをダミー
メモリセルであるＲＴ４に用いる。そのＲＴ４のゲート
電圧としては、直列接続した容量素子Ｃ１，Ｃ２により
分圧した中間電位を供給する。そして、容量素子Ｃ１，
Ｃ２の容量比をＭＣＴ１の容量比とほぼ同じに設定す
る。
にあたり、シングルゲート型のＮＭＯＳをリファレンス
セルトランジスタ（ＲＴ）として用いても、ＭＣＴ１と
同じＩＤ−ＶＧ特性を実現し、長時間の信頼性を確保す
るとともに、チップサイズを小さく且つ精度よく簡単な
回路で実現することにある。 【解決手段】浮遊ゲートを備えたスタックゲート型のＮ
ＭＯＳをＭＣＴ１に用い且つＳＡ３に差動増幅方式をと
る不揮発性メモリにおいて、そのＳＡ３のＶＲＥＦ電圧
を得るにあたり、シングルゲート型のＮＭＯＳをダミー
メモリセルであるＲＴ４に用いる。そのＲＴ４のゲート
電圧としては、直列接続した容量素子Ｃ１，Ｃ２により
分圧した中間電位を供給する。そして、容量素子Ｃ１，
Ｃ２の容量比をＭＣＴ１の容量比とほぼ同じに設定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に電気的に書き込み・消去が可能な不揮発性半導
体記憶装置に関する。
し、特に電気的に書き込み・消去が可能な不揮発性半導
体記憶装置に関する。
【０００２】
【従来の技術】従来、かかる電気的に書き込み・消去が
可能な不揮発性半導体記憶装置においては、一般的に差
動増幅方式によるセンスアンプが用いられている。
可能な不揮発性半導体記憶装置においては、一般的に差
動増幅方式によるセンスアンプが用いられている。
【０００３】図５は従来の一例を説明するための半導体
記憶装置の要部回路図である。図５に示すように、この
センスアンプ（以下、ＳＡと称す）３を用いた半導体記
憶装置は、説明を簡略化するために、最小限の論理ゲー
トおよび素子のみを示し、差動入力の一方ａには、ワー
ド線より駆動され且つソースをＧＮＤに接続したメモリ
セルトランジスタ（以下、ＭＣＴと称す）１と、ソース
をＭＣＴ１のドレインに接続し且つゲートに列選択信号
を供給することによりオンとなる列選択トランジスタ
（列選択Ｔ）２と、ソースをインバータＩ１を介してゲ
ートと接続するとともに、列選択Ｔ２のドレインと接続
したＮＭＯＳＮ１と、ゲートに短絡したドレインをＮＭ
ＯＳＮ１のドレインに接続し、ソースに電源電圧ＶＣＣ
を供給するＰＭＯＳＰ１とからなる回路を備え、ＰＭＯ
ＳＰ１（ＮＭＯＳＮ１）のドレイン（共通接続点）を入
力としている。特に、この回路において、ＭＣＴ１は浮
遊ゲートを有するスタックゲート型トランジスタであ
り、浮遊ゲートに電子が注入されていなければ消去状
態、電子が注入されていれば書き込み状態という二つの
状態をとることができる。また、列選択Ｔ２は、読み出
し動作において、ゲートへの列選択信号により選択した
ビット線を導通させるように機能する。
記憶装置の要部回路図である。図５に示すように、この
センスアンプ（以下、ＳＡと称す）３を用いた半導体記
憶装置は、説明を簡略化するために、最小限の論理ゲー
トおよび素子のみを示し、差動入力の一方ａには、ワー
ド線より駆動され且つソースをＧＮＤに接続したメモリ
セルトランジスタ（以下、ＭＣＴと称す）１と、ソース
をＭＣＴ１のドレインに接続し且つゲートに列選択信号
を供給することによりオンとなる列選択トランジスタ
（列選択Ｔ）２と、ソースをインバータＩ１を介してゲ
ートと接続するとともに、列選択Ｔ２のドレインと接続
したＮＭＯＳＮ１と、ゲートに短絡したドレインをＮＭ
ＯＳＮ１のドレインに接続し、ソースに電源電圧ＶＣＣ
を供給するＰＭＯＳＰ１とからなる回路を備え、ＰＭＯ
ＳＰ１（ＮＭＯＳＮ１）のドレイン（共通接続点）を入
力としている。特に、この回路において、ＭＣＴ１は浮
遊ゲートを有するスタックゲート型トランジスタであ
り、浮遊ゲートに電子が注入されていなければ消去状
態、電子が注入されていれば書き込み状態という二つの
状態をとることができる。また、列選択Ｔ２は、読み出
し動作において、ゲートへの列選択信号により選択した
ビット線を導通させるように機能する。
【０００４】また、ＳＡ３の差動入力の他方ｂには、Ｍ
ＣＴ１と同一のデバイスであり、ゲートに制御信号、ソ
ースをＧＮＤに接続するリファレンスセルトランジスタ
（以下、ＲＣＴと称す）８と、ソースをＲＣＴ８のドレ
インに接続し且つゲートに電源電圧ＶＣＣを供給するＮ
ＭＯＳＮ３と、ソースをインバータＩ２を介してゲート
と接続するとともに、ＮＭＯＳＮ３のドレインと接続し
たＮＭＯＳＮ２と、ゲートに短絡したドレインをＮＭＯ
ＳＮ２のドレインに接続し、ソースに電源電圧ＶＣＣを
供給するＰＭＯＳＰ２とからなる回路を備え、ＰＭＯＳ
Ｐ２（ＮＭＯＳＮ２）のドレイン（共通接続点）を入力
としている。特に、この回路において、ＲＣＴ８は浮遊
ゲートに電子が注入されていない消去状態であるように
しておき、ＮＭＯＳＮ３は、読み出し動作では、常にダ
ミービット線を導通させるように機能する。
ＣＴ１と同一のデバイスであり、ゲートに制御信号、ソ
ースをＧＮＤに接続するリファレンスセルトランジスタ
（以下、ＲＣＴと称す）８と、ソースをＲＣＴ８のドレ
インに接続し且つゲートに電源電圧ＶＣＣを供給するＮ
ＭＯＳＮ３と、ソースをインバータＩ２を介してゲート
と接続するとともに、ＮＭＯＳＮ３のドレインと接続し
たＮＭＯＳＮ２と、ゲートに短絡したドレインをＮＭＯ
ＳＮ２のドレインに接続し、ソースに電源電圧ＶＣＣを
供給するＰＭＯＳＰ２とからなる回路を備え、ＰＭＯＳ
Ｐ２（ＮＭＯＳＮ２）のドレイン（共通接続点）を入力
としている。特に、この回路において、ＲＣＴ８は浮遊
ゲートに電子が注入されていない消去状態であるように
しておき、ＮＭＯＳＮ３は、読み出し動作では、常にダ
ミービット線を導通させるように機能する。
【０００５】かかる基本構成をとる半導体記憶装置の読
み出し動作を、以下に説明する。
み出し動作を、以下に説明する。
【０００６】まず、読み出し動作が開始されると、制御
線（制御信号）ＣＮＴに″Ｈ″レベルが印加されるが、
ＲＣＴ８は消去状態であるため導通する。すると、ＮＭ
ＯＳＮ２，Ｎ３を介して、ＰＭＯＳＰ２，ＮＭＯＳＮ２
の接続節点の電位（すなわち、ｂ電位）は低下を始める
が、負荷抵抗として機能するＰＭＯＳＰ２との釣り合い
により、或る所定電位でやがて安定する。この所定電位
をＶＲＥＦとする。
線（制御信号）ＣＮＴに″Ｈ″レベルが印加されるが、
ＲＣＴ８は消去状態であるため導通する。すると、ＮＭ
ＯＳＮ２，Ｎ３を介して、ＰＭＯＳＰ２，ＮＭＯＳＮ２
の接続節点の電位（すなわち、ｂ電位）は低下を始める
が、負荷抵抗として機能するＰＭＯＳＰ２との釣り合い
により、或る所定電位でやがて安定する。この所定電位
をＶＲＥＦとする。
【０００７】次に、ワード線より″Ｈ″レベルが印加さ
れると、ＭＣＴ１が選択される。
れると、ＭＣＴ１が選択される。
【０００８】ここで、ＭＣＴ１が消去状態のために導通
する場合、ＭＣＴ１の導通によりＳＡ３の一方の入力ａ
の電位は低下を始めるが、負荷抵抗として機能するＰＭ
ＯＳＰ１との釣り合いにより、ａ点電位は或る所定電位
でやがて安定する。この電位をＶＯＮとする。
する場合、ＭＣＴ１の導通によりＳＡ３の一方の入力ａ
の電位は低下を始めるが、負荷抵抗として機能するＰＭ
ＯＳＰ１との釣り合いにより、ａ点電位は或る所定電位
でやがて安定する。この電位をＶＯＮとする。
【０００９】一方、ＭＣＴ１が書き込み状態のために、
非導通の場合、ビット線電位およびａ点電位は上昇を始
め、負荷抵抗として機能するＰＭＯＳＰ１のしきい値を
考慮した電位（＝ＶＣＣ−ＶＴＰ）まで上昇する。この
電位をＶＯＦＦとする。
非導通の場合、ビット線電位およびａ点電位は上昇を始
め、負荷抵抗として機能するＰＭＯＳＰ１のしきい値を
考慮した電位（＝ＶＣＣ−ＶＴＰ）まで上昇する。この
電位をＶＯＦＦとする。
【００１０】ところで、ＳＡ３はＭＣＴ１よりの入力ａ
（ＶＯＮあるいはＶＯＦＦ）と、ＲＣＴ８よりの入力ｂ
（ＶＲＥＦ）とを比較し、入力ａがＶＲＥＦよりも大き
ければ、例えば″Ｈ″（または″１″）をセンス出力Ｓ
Ｏから出力し、ＶＲＥＦよりも小さければ、例えば″
Ｌ″（または″０″）をセンス出力ＳＯから出力するよ
うに動作する。このようにして、ＭＣＴ１のデータが″
１″であるか、″０″であるかを読み出すことができ
る。
（ＶＯＮあるいはＶＯＦＦ）と、ＲＣＴ８よりの入力ｂ
（ＶＲＥＦ）とを比較し、入力ａがＶＲＥＦよりも大き
ければ、例えば″Ｈ″（または″１″）をセンス出力Ｓ
Ｏから出力し、ＶＲＥＦよりも小さければ、例えば″
Ｌ″（または″０″）をセンス出力ＳＯから出力するよ
うに動作する。このようにして、ＭＣＴ１のデータが″
１″であるか、″０″であるかを読み出すことができ
る。
【００１１】上述したＶＲＥＦは、差動増幅方式によっ
て読み出しを行えるように、「ＶＯＦＦ〉ＶＲＥＦ〉Ｖ
ＯＮ」のような関係を持つように、電位を設定する。こ
こでは、ＶＯＦＦ，ＶＯＮ，ＶＲＥＦ電位を、負荷素子
であるＰＭＯＳＰ１，Ｐ２の電流能力を調節して設定す
る方法を示したが、他にもＲＣＴ８のディメンジョンを
加減することにより、ＲＣＴ８の電流能力を調節して電
位を設定する方法もある。要するに、前述した「ＶＯＦ
Ｆ〉ＶＲＥＦ〉ＶＯＮ」のような関係を持つものであれ
ば、どのような方法で設定してもよい。
て読み出しを行えるように、「ＶＯＦＦ〉ＶＲＥＦ〉Ｖ
ＯＮ」のような関係を持つように、電位を設定する。こ
こでは、ＶＯＦＦ，ＶＯＮ，ＶＲＥＦ電位を、負荷素子
であるＰＭＯＳＰ１，Ｐ２の電流能力を調節して設定す
る方法を示したが、他にもＲＣＴ８のディメンジョンを
加減することにより、ＲＣＴ８の電流能力を調節して電
位を設定する方法もある。要するに、前述した「ＶＯＦ
Ｆ〉ＶＲＥＦ〉ＶＯＮ」のような関係を持つものであれ
ば、どのような方法で設定してもよい。
【００１２】このように、ＲＣＴ８とＭＣＴ１とを同一
のデバイスで構成した場合、ＲＣＴ８とＭＣＴ１の電流
特性が全く同じであるので、差動増幅方式によるセンス
アンプは、理想的に動作するが、その半面、電気的に書
き込み・消去の可能なスタックゲート型のＮＭＯＳで
は、かかる読み出しのためのデバイスに長時間電圧を印
加すると、浮遊ゲートに電子が注入されてしまうことに
なる。このため、その電流特性が変化することにより、
ＶＲＥＦが変動し、ＳＡ３が所望のデータを出力できな
いという問題を生ずる。
のデバイスで構成した場合、ＲＣＴ８とＭＣＴ１の電流
特性が全く同じであるので、差動増幅方式によるセンス
アンプは、理想的に動作するが、その半面、電気的に書
き込み・消去の可能なスタックゲート型のＮＭＯＳで
は、かかる読み出しのためのデバイスに長時間電圧を印
加すると、浮遊ゲートに電子が注入されてしまうことに
なる。このため、その電流特性が変化することにより、
ＶＲＥＦが変動し、ＳＡ３が所望のデータを出力できな
いという問題を生ずる。
【００１３】従来、この問題を回避するためには、ＲＣ
Ｔ８の電流特性を消去状態の電流特性に維持または調節
するための書き込み回路または消去回路を設ければよい
が、当然のことながら、回路面積を増加させ、ひいては
チップ面積を増大させるという新たな問題を生ずる。
Ｔ８の電流特性を消去状態の電流特性に維持または調節
するための書き込み回路または消去回路を設ければよい
が、当然のことながら、回路面積を増加させ、ひいては
チップ面積を増大させるという新たな問題を生ずる。
【００１４】また、ＭＣＴ１と同一のデバイスを使用し
たＲＣＴ８に起因する上述の問題を回避するために、周
辺回路で使用されるシングルゲート型のＮＭＯＳをＲＣ
Ｔ８として使用する方法がある。この場合は、長時間の
読み出しバイアス電圧の印加に基くしきい値の変化で電
流特性が変化するという問題はないものの、スタックゲ
ート型のＭＣＴ１とシングルゲート型のＲＣＴ８とで、
ドレイン電流（ＩＤ）およびゲート電圧（ＶＧ）特性が
異なることに起因する別の問題が生ずる。
たＲＣＴ８に起因する上述の問題を回避するために、周
辺回路で使用されるシングルゲート型のＮＭＯＳをＲＣ
Ｔ８として使用する方法がある。この場合は、長時間の
読み出しバイアス電圧の印加に基くしきい値の変化で電
流特性が変化するという問題はないものの、スタックゲ
ート型のＭＣＴ１とシングルゲート型のＲＣＴ８とで、
ドレイン電流（ＩＤ）およびゲート電圧（ＶＧ）特性が
異なることに起因する別の問題が生ずる。
【００１５】図６は上述した別の問題を説明するための
メモリセル，リファレンスセル各トランジスタの電流特
性図である。図６に示すように、ここでは、消去状態に
あるＭＣＴ１のしきい値電圧を、例えば３Ｖ、書き込み
状態のしきい値電圧を、例えば７Ｖとし、またＲＣＴ８
のしきい値電圧は、例えば１Ｖとする。このときの特性
ＭＣＴＡは消去状態のＭＣＴ１のＩＤ−ＶＧ特性であ
り、特性ＭＣＴＢは書き込み状態のＭＣＴ１のＩＤ−Ｖ
Ｇ特性である。同様に、特性ＲＣＴＡおよびＲＣＴＢは
ＲＣＴ８のＩＤ−ＶＧ特性であり、その傾きはＲＣＴ８
のディメンジョン、例えばゲート幅を加減することによ
り、調節することができる。なお、ここでの特性ＲＣＴ
Ａは電圧ＶＧが４Ｖ（ボルト）のときに、例えばＭＣＴ
１の電流値の約３分の１になるように設定している。前
述したように、この例では、「ＶＯＦＦ〉ＶＲＥＦ〉Ｖ
ＯＮ」のような関係を持たせるために、ＲＣＴ８のディ
メンジョンを加減し、ＲＣＴ８の電流能力を調節する方
法を示している。
メモリセル，リファレンスセル各トランジスタの電流特
性図である。図６に示すように、ここでは、消去状態に
あるＭＣＴ１のしきい値電圧を、例えば３Ｖ、書き込み
状態のしきい値電圧を、例えば７Ｖとし、またＲＣＴ８
のしきい値電圧は、例えば１Ｖとする。このときの特性
ＭＣＴＡは消去状態のＭＣＴ１のＩＤ−ＶＧ特性であ
り、特性ＭＣＴＢは書き込み状態のＭＣＴ１のＩＤ−Ｖ
Ｇ特性である。同様に、特性ＲＣＴＡおよびＲＣＴＢは
ＲＣＴ８のＩＤ−ＶＧ特性であり、その傾きはＲＣＴ８
のディメンジョン、例えばゲート幅を加減することによ
り、調節することができる。なお、ここでの特性ＲＣＴ
Ａは電圧ＶＧが４Ｖ（ボルト）のときに、例えばＭＣＴ
１の電流値の約３分の１になるように設定している。前
述したように、この例では、「ＶＯＦＦ〉ＶＲＥＦ〉Ｖ
ＯＮ」のような関係を持たせるために、ＲＣＴ８のディ
メンジョンを加減し、ＲＣＴ８の電流能力を調節する方
法を示している。
【００１６】しかるに、ＭＣＴ１の特性ＭＣＴＡとＲＣ
Ｔ８の特性ＲＣＴＡとは、ＭＣＴ１のしきい値とＲＣＴ
のしい値とが異なるため、その立ち上がり電圧が異な
り、交点Ｘを境に両者の電流値が逆転する。この交点Ｘ
よりも小さい電圧では、読み出しは行われない。また、
読み出しが正常に行われる電圧の下限は、マージンを考
慮して交点Ｘより大きな電源電圧となる。例えば、その
値は３．５Ｖとなり、そのために正常な読み出し動作の
可能な電圧範囲は狭くなるという問題がある。
Ｔ８の特性ＲＣＴＡとは、ＭＣＴ１のしきい値とＲＣＴ
のしい値とが異なるため、その立ち上がり電圧が異な
り、交点Ｘを境に両者の電流値が逆転する。この交点Ｘ
よりも小さい電圧では、読み出しは行われない。また、
読み出しが正常に行われる電圧の下限は、マージンを考
慮して交点Ｘより大きな電源電圧となる。例えば、その
値は３．５Ｖとなり、そのために正常な読み出し動作の
可能な電圧範囲は狭くなるという問題がある。
【００１７】この範囲を広げるために、例えばＲＣＴ８
のディメンジョンを調節して特性ＲＣＴＢのように傾き
を小さくし、交点Ｘを電圧の小さい方へシフトすること
が考えられるが、この場合には、ＯＮ状態のＭＣＴ１の
読み出し速度とＯＦＦ状態のＭＣＴ１の読み出し速度と
がアンバランスになる問題があったり、またはＯＦＦ状
態のＭＣＴ１の電流値とのマージンの確保が困難になる
ため、読み出しの信頼性が低下するという問題もある。
のディメンジョンを調節して特性ＲＣＴＢのように傾き
を小さくし、交点Ｘを電圧の小さい方へシフトすること
が考えられるが、この場合には、ＯＮ状態のＭＣＴ１の
読み出し速度とＯＦＦ状態のＭＣＴ１の読み出し速度と
がアンバランスになる問題があったり、またはＯＦＦ状
態のＭＣＴ１の電流値とのマージンの確保が困難になる
ため、読み出しの信頼性が低下するという問題もある。
【００１８】図７は一般的なゲート電圧発生回路図であ
る。図７に示すように、このゲート電圧発生回路は、Ｒ
ＣＴ８のＩＤ−ＶＧ特性をスタックゲート型であるＭＣ
Ｔ１と合わせるために、そのゲートに供給するゲート電
圧を調節する回路である。すなわち、その場合には、制
御信号をゲートに供給してオン・オフを制御するＰＭＯ
ＳＰと抵抗素子Ｒ１，Ｒ２とを用い、抵抗素子Ｒ１，Ｒ
２による分圧方式によって生成した任意の中間電位をシ
ングルゲート型のＮＭＯＳを用いたＲＣＴ８のゲートに
印加するものである。この回路を用いると、その立ち上
がり電圧を揃えることが可能になるため、メモリセルの
しきい値電圧（例えば、３Ｖ）近傍の低い電圧において
も、読み出し動作を正常に行うことができるようにな
る。しかしながら、かかる対策を施した場合には、貫通
電流の発生を避けるために、抵抗値を大きく設定する必
要が生じ、このために回路面積も大きく、ひいてはチッ
プサイズを増大させることになる。
る。図７に示すように、このゲート電圧発生回路は、Ｒ
ＣＴ８のＩＤ−ＶＧ特性をスタックゲート型であるＭＣ
Ｔ１と合わせるために、そのゲートに供給するゲート電
圧を調節する回路である。すなわち、その場合には、制
御信号をゲートに供給してオン・オフを制御するＰＭＯ
ＳＰと抵抗素子Ｒ１，Ｒ２とを用い、抵抗素子Ｒ１，Ｒ
２による分圧方式によって生成した任意の中間電位をシ
ングルゲート型のＮＭＯＳを用いたＲＣＴ８のゲートに
印加するものである。この回路を用いると、その立ち上
がり電圧を揃えることが可能になるため、メモリセルの
しきい値電圧（例えば、３Ｖ）近傍の低い電圧において
も、読み出し動作を正常に行うことができるようにな
る。しかしながら、かかる対策を施した場合には、貫通
電流の発生を避けるために、抵抗値を大きく設定する必
要が生じ、このために回路面積も大きく、ひいてはチッ
プサイズを増大させることになる。
【００１９】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、ＩＤ−ＶＧ特性を改善しようとすると、回
路面積やチップサイズを増大させたりなどして、何らか
の問題が発生してしまうという欠点がある。
記憶装置は、ＩＤ−ＶＧ特性を改善しようとすると、回
路面積やチップサイズを増大させたりなどして、何らか
の問題が発生してしまうという欠点がある。
【００２０】本発明の目的は、スタックゲート型のＮＭ
ＯＳであるメモリセルトランジスタ（ＭＣＴ）と同じ電
流−電圧特性を備え、長時間の使用においても電流特性
が変化しない信頼性を実現するとともに、回路面積すな
わちチップサイズを増加させることのない半導体記憶装
置を提供することにある。
ＯＳであるメモリセルトランジスタ（ＭＣＴ）と同じ電
流−電圧特性を備え、長時間の使用においても電流特性
が変化しない信頼性を実現するとともに、回路面積すな
わちチップサイズを増加させることのない半導体記憶装
置を提供することにある。
【００２１】
【課題を解決するための手段】本発明の半導体記憶装置
は、浮遊ゲートを備えたスタックゲート型のＮＭＯＳか
らなり、ゲートにワード線信号を供給されるメモリセル
トランジスタと、前記メモリセルトランジスタに接続さ
れ、ゲートに列選択信号を供給される列選択トランジス
タと、電源および接地間に直列接続した第１および第２
の容量素子と、シングルゲート型のＮＭＯＳからなり、
参照電圧を得るために前記第１および第２の容量素子の
接続点の電位をゲートに供給されるリファレンストラン
ジスタと、前記リファレンストランジスタのゲートに接
続したディスチャージ用トランジスタと、前記列選択ト
ランジスタを介した前記メモリセルトランジスタ側の電
圧および前記リファレンストランジスタ側の電圧を比較
するための差動増幅方式をとるセンスアンプとを有し、
前記第１および第２の容量素子の容量比を前記メモリセ
ルトランジスタの容量比とほぼ同じに設定して構成され
る。
は、浮遊ゲートを備えたスタックゲート型のＮＭＯＳか
らなり、ゲートにワード線信号を供給されるメモリセル
トランジスタと、前記メモリセルトランジスタに接続さ
れ、ゲートに列選択信号を供給される列選択トランジス
タと、電源および接地間に直列接続した第１および第２
の容量素子と、シングルゲート型のＮＭＯＳからなり、
参照電圧を得るために前記第１および第２の容量素子の
接続点の電位をゲートに供給されるリファレンストラン
ジスタと、前記リファレンストランジスタのゲートに接
続したディスチャージ用トランジスタと、前記列選択ト
ランジスタを介した前記メモリセルトランジスタ側の電
圧および前記リファレンストランジスタ側の電圧を比較
するための差動増幅方式をとるセンスアンプとを有し、
前記第１および第２の容量素子の容量比を前記メモリセ
ルトランジスタの容量比とほぼ同じに設定して構成され
る。
【００２２】また、本発明の半導体記憶装置における前
記メモリセルトランジスタと前記リファレンストランジ
スタは、オン電流を流すための最小ゲート電圧を一致さ
せて形成される。
記メモリセルトランジスタと前記リファレンストランジ
スタは、オン電流を流すための最小ゲート電圧を一致さ
せて形成される。
【００２３】また、本発明の半導体記憶装置における前
記ディスチャージ用トランジスタは、ＮＭＯＳで構成す
るとともに、ゲートに第１の制御信号を供給して動作さ
せ、また前記第１および第２の容量素子は、制御用イン
バータを介して第２の制御信号のハイレベルあるいはロ
ウレベルを供給して容量接続点の電位を変化させ、前記
リファレンストランジスタのゲート電圧を制御して形成
される。
記ディスチャージ用トランジスタは、ＮＭＯＳで構成す
るとともに、ゲートに第１の制御信号を供給して動作さ
せ、また前記第１および第２の容量素子は、制御用イン
バータを介して第２の制御信号のハイレベルあるいはロ
ウレベルを供給して容量接続点の電位を変化させ、前記
リファレンストランジスタのゲート電圧を制御して形成
される。
【００２４】さらに、本発明の半導体記憶装置における
前記リファレンストランジスタは、前記メモリセルトラ
ンジスタと同じスタックゲート型ＮＭＯＳトランジスタ
を用い、その制御ゲートと浮遊ゲートを短絡させて形成
してもよい。
前記リファレンストランジスタは、前記メモリセルトラ
ンジスタと同じスタックゲート型ＮＭＯＳトランジスタ
を用い、その制御ゲートと浮遊ゲートを短絡させて形成
してもよい。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態ついて
図面を参照して説明する。
図面を参照して説明する。
【００２６】図１は本発明の一実施の形態を説明するた
めの半導体記憶装置の要部回路図である。図１に示すよ
うに、本実施の形態における半導体記憶装置は、浮遊ゲ
ートを有するスタックゲート型のＮＭＯＳをメモリセル
トランジスタ（ＭＣＴ）１として用いる不揮発性メモリ
であり、センスアンプ３に差動増幅方式を採用したもの
である。また、このセンスアンプ３の参照電圧を得るた
めに、シングルゲート型のＮＭＯＳをダミーメモリセル
トランジスタ（ＲＴ）４として用い、そのＲＴ４のゲー
ト電圧は、直列に接続した容量素子Ｃ１およびＣ２によ
って分圧される中間電圧を印加するようにしたものであ
る。
めの半導体記憶装置の要部回路図である。図１に示すよ
うに、本実施の形態における半導体記憶装置は、浮遊ゲ
ートを有するスタックゲート型のＮＭＯＳをメモリセル
トランジスタ（ＭＣＴ）１として用いる不揮発性メモリ
であり、センスアンプ３に差動増幅方式を採用したもの
である。また、このセンスアンプ３の参照電圧を得るた
めに、シングルゲート型のＮＭＯＳをダミーメモリセル
トランジスタ（ＲＴ）４として用い、そのＲＴ４のゲー
ト電圧は、直列に接続した容量素子Ｃ１およびＣ２によ
って分圧される中間電圧を印加するようにしたものであ
る。
【００２７】この本実施の形態における半導体記憶装置
も、前述した図５の従来例と同様、説明を簡略化するた
めに、最小限の論理ゲートおよび素子のみを示し、セン
スアンプ３の差動入力の一方ａには、ワード線より駆動
され且つソースをＧＮＤに接続したＭＣＴ１と、ソース
をＭＣＴ１のドレインに接続し且つゲートに列選択信号
を供給することによりオンとなる列選択トランジスタ
（列選択Ｔ）２と、ソースをインバータＩ１を介してゲ
ートと接続するとともに、列選択Ｔ２のドレインと接続
したＮＭＯＳＮ１と、ゲートに短絡したドレインをＮＭ
ＯＳＮ１のドレインに接続し、ソースに電源電圧ＶＣＣ
を供給するＰＭＯＳＰ１とからなる回路を備え、ＰＭＯ
ＳＰ１（ＮＭＯＳＮ１）のドレイン（共通接続点）を入
力としている。特に、この回路において、ＭＣＴ１は浮
遊ゲートを有するスタックゲート型トランジスタであ
り、浮遊ゲートに電子が注入されていなければ消去状
態、電子が注入されていれば書き込み状態という二つの
状態をとることができる。また、列選択Ｔ２は、読み出
し動作において、ゲートへの列選択信号により選択した
ビット線を導通させるように機能する。
も、前述した図５の従来例と同様、説明を簡略化するた
めに、最小限の論理ゲートおよび素子のみを示し、セン
スアンプ３の差動入力の一方ａには、ワード線より駆動
され且つソースをＧＮＤに接続したＭＣＴ１と、ソース
をＭＣＴ１のドレインに接続し且つゲートに列選択信号
を供給することによりオンとなる列選択トランジスタ
（列選択Ｔ）２と、ソースをインバータＩ１を介してゲ
ートと接続するとともに、列選択Ｔ２のドレインと接続
したＮＭＯＳＮ１と、ゲートに短絡したドレインをＮＭ
ＯＳＮ１のドレインに接続し、ソースに電源電圧ＶＣＣ
を供給するＰＭＯＳＰ１とからなる回路を備え、ＰＭＯ
ＳＰ１（ＮＭＯＳＮ１）のドレイン（共通接続点）を入
力としている。特に、この回路において、ＭＣＴ１は浮
遊ゲートを有するスタックゲート型トランジスタであ
り、浮遊ゲートに電子が注入されていなければ消去状
態、電子が注入されていれば書き込み状態という二つの
状態をとることができる。また、列選択Ｔ２は、読み出
し動作において、ゲートへの列選択信号により選択した
ビット線を導通させるように機能する。
【００２８】また、ＳＡ３の差動入力の他方ｂには、Ｍ
ＣＴ１とは異なり、シングルゲート型のＮＭＯＳで形成
するとともに、ゲートに制御信号すなわち節点ｄ、ソー
スをＧＮＤに接続するリファレンスセルトランジスタ
（以下、ＲＴと称す）４と、制御線ＣＮＴ２に接続され
た制御用インバータ５と、この制御用インバータ５の出
力端およびＧＮＤ間に直列接続され且つその中間の節点
ｄをＲＴ４のゲートに接続する容量素子Ｃ１，Ｃ２と、
この節点ｄにドレインを接続し且つＧＮＤにソースを接
続するとともに、ゲートに制御線ＣＮＴ１を接続したデ
ィスチャージ用ＮＭＯＳ６と、ソースをＲＴ４のドレイ
ンに接続し且つゲートに電源電圧ＶＣＣを供給するＮＭ
ＯＳＮ３と、ソースをインバータＩ２を介してゲートに
接続するとともに、ＮＭＯＳＮ３のドレインと接続した
ＮＭＯＳＮ２と、ゲートに短絡したドレインをＮＭＯＳ
Ｎ２のドレインに接続し、ソースに電源電圧ＶＣＣを供
給するＰＭＯＳＰ２とからなる回路を備え、ＰＭＯＳＰ
２（ＮＭＯＳＮ２）のドレイン（共通接続点）を入力と
している。特に、この回路において、容量素子Ｃ１の高
電位側の電極は制御用のインバータ５の出力端に接続
し、またＮＭＯＳＮ３は、読み出し動作では、常にダミ
ービット線を導通させるように機能する。
ＣＴ１とは異なり、シングルゲート型のＮＭＯＳで形成
するとともに、ゲートに制御信号すなわち節点ｄ、ソー
スをＧＮＤに接続するリファレンスセルトランジスタ
（以下、ＲＴと称す）４と、制御線ＣＮＴ２に接続され
た制御用インバータ５と、この制御用インバータ５の出
力端およびＧＮＤ間に直列接続され且つその中間の節点
ｄをＲＴ４のゲートに接続する容量素子Ｃ１，Ｃ２と、
この節点ｄにドレインを接続し且つＧＮＤにソースを接
続するとともに、ゲートに制御線ＣＮＴ１を接続したデ
ィスチャージ用ＮＭＯＳ６と、ソースをＲＴ４のドレイ
ンに接続し且つゲートに電源電圧ＶＣＣを供給するＮＭ
ＯＳＮ３と、ソースをインバータＩ２を介してゲートに
接続するとともに、ＮＭＯＳＮ３のドレインと接続した
ＮＭＯＳＮ２と、ゲートに短絡したドレインをＮＭＯＳ
Ｎ２のドレインに接続し、ソースに電源電圧ＶＣＣを供
給するＰＭＯＳＰ２とからなる回路を備え、ＰＭＯＳＰ
２（ＮＭＯＳＮ２）のドレイン（共通接続点）を入力と
している。特に、この回路において、容量素子Ｃ１の高
電位側の電極は制御用のインバータ５の出力端に接続
し、またＮＭＯＳＮ３は、読み出し動作では、常にダミ
ービット線を導通させるように機能する。
【００２９】図２は図１における制御信号等のタイミン
グ図である。図２に示すように、制御信号ＣＮＴ１，Ｃ
ＮＴ２が共に″Ｌ″レベルにあるとき、節点ｄは″Ｈ″
レベルとなり、このときにＳＡ３はセンスアンプ動作
（ＳＡ動作）を行う。なお、これら制御信号は″Ｈ″で
５Ｖ、″Ｌ″で０Ｖに設定しているので、節点ｄは″
Ｈ″で中間電圧、″Ｌ″で０Ｖとなる。
グ図である。図２に示すように、制御信号ＣＮＴ１，Ｃ
ＮＴ２が共に″Ｌ″レベルにあるとき、節点ｄは″Ｈ″
レベルとなり、このときにＳＡ３はセンスアンプ動作
（ＳＡ動作）を行う。なお、これら制御信号は″Ｈ″で
５Ｖ、″Ｌ″で０Ｖに設定しているので、節点ｄは″
Ｈ″で中間電圧、″Ｌ″で０Ｖとなる。
【００３０】このようなゲート電圧を制御するための信
号ＣＮＴ１，ＣＮＴ２は、ＳＡ３を制御するために必要
な信号で実現できるので、新たな制御信号の生成回路を
付加する必要はない。
号ＣＮＴ１，ＣＮＴ２は、ＳＡ３を制御するために必要
な信号で実現できるので、新たな制御信号の生成回路を
付加する必要はない。
【００３１】かかる基本構成をとる半導体記憶装置の読
み出し動作を、以下に説明する。
み出し動作を、以下に説明する。
【００３２】まず、読み出し動作が開始されると、制御
線（制御信号）ＣＮＴ１に″Ｌ″レベルが印加され、デ
ィスチャージ用ＮＭＯＳ６が非導通になる。ついで、制
御線ＣＮＴ２に″Ｌ″レベルが印加されると、制御用イ
ンバータ５はＶＣＣと導通して″Ｈ″レベルとなるの
で、節点ｄの電位は容量素子Ｃ１，Ｃ２の容量比で決ま
る中間電位まで持ち上がる。この容量素子Ｃ１，Ｃ２の
容量比は、ＲＴ４のＩＤ（ドレイン電流）−ＶＧ（ゲー
ト電圧）特性がＭＣＴ１のＩＤ−ＶＧ特性とほぼ同じ特
性を持つように設定されるべきである。なお、これら容
量素子Ｃ１，Ｃ２の分圧に基くＭＯＳトランジスタのＩ
Ｄ−ＶＧ特性については、後述する図３で具体的に説明
する。
線（制御信号）ＣＮＴ１に″Ｌ″レベルが印加され、デ
ィスチャージ用ＮＭＯＳ６が非導通になる。ついで、制
御線ＣＮＴ２に″Ｌ″レベルが印加されると、制御用イ
ンバータ５はＶＣＣと導通して″Ｈ″レベルとなるの
で、節点ｄの電位は容量素子Ｃ１，Ｃ２の容量比で決ま
る中間電位まで持ち上がる。この容量素子Ｃ１，Ｃ２の
容量比は、ＲＴ４のＩＤ（ドレイン電流）−ＶＧ（ゲー
ト電圧）特性がＭＣＴ１のＩＤ−ＶＧ特性とほぼ同じ特
性を持つように設定されるべきである。なお、これら容
量素子Ｃ１，Ｃ２の分圧に基くＭＯＳトランジスタのＩ
Ｄ−ＶＧ特性については、後述する図３で具体的に説明
する。
【００３３】上述したように、節点ｄの電位が持ち上が
ると、ＲＴ４が導通するため、ＮＭＯＳＮ３，Ｎ２を介
して他方の差動入力ｂの電位は低下を始めるが、負荷抵
抗として機能するＰＭＯＳＰ２との釣り合いによって、
或る電位で安定する。この電位をＶＲＥＦとする。
ると、ＲＴ４が導通するため、ＮＭＯＳＮ３，Ｎ２を介
して他方の差動入力ｂの電位は低下を始めるが、負荷抵
抗として機能するＰＭＯＳＰ２との釣り合いによって、
或る電位で安定する。この電位をＶＲＥＦとする。
【００３４】次に、ワード線に″Ｈ″レベルが印加され
ると、ＭＣＴ１が選択される。このＭＣＴ１は消去状態
のときと、書き込み状態のときとで、差動入力ａの電位
が異なってくる。
ると、ＭＣＴ１が選択される。このＭＣＴ１は消去状態
のときと、書き込み状態のときとで、差動入力ａの電位
が異なってくる。
【００３５】まず、ＭＣＴ１が消去状態のときは、ワー
ド線（Ｈレベル）信号によりＭＣＴ１が導通し、ビット
線上に接続された列選択ＭＯＳトランジスタ（Ｔ）２，
ＮＭＯＳＮ１を介しａ入力は低下を始めるが、負荷抵抗
として機能するＰＭＯＳＰ１との釣り合いによって、或
る電位で安定する。この電位をＶＯＮとする。
ド線（Ｈレベル）信号によりＭＣＴ１が導通し、ビット
線上に接続された列選択ＭＯＳトランジスタ（Ｔ）２，
ＮＭＯＳＮ１を介しａ入力は低下を始めるが、負荷抵抗
として機能するＰＭＯＳＰ１との釣り合いによって、或
る電位で安定する。この電位をＶＯＮとする。
【００３６】また、ＭＣＴ１が書き込み状態のために、
非導通の場合には、ゲートに列選択信号が供給される列
選択Ｔ２とＭＣＴ１とを接続するビット線電位、および
差動入力ａは増加を始め、負荷抵抗として機能するＰＭ
ＯＳＰ１のしきい値を考慮した電位まで持ち上がる。こ
の電位をＶＯＦＦとする。
非導通の場合には、ゲートに列選択信号が供給される列
選択Ｔ２とＭＣＴ１とを接続するビット線電位、および
差動入力ａは増加を始め、負荷抵抗として機能するＰＭ
ＯＳＰ１のしきい値を考慮した電位まで持ち上がる。こ
の電位をＶＯＦＦとする。
【００３７】しかる後、ＳＡ３はＭＣＴ１からの入力ａ
（ＶＯＮあるいはＶＯＦＦ）とＲＴ４からの入力ｂ（Ｖ
ＲＥＦ）とを比較し、入力ａが入力ｂより大きければ、
出力ＳＯに、例えば″Ｈ″レベル（または″１″）を出
力し、またこの逆であれば、″Ｌ″レベル（または″
０″）を出力する。
（ＶＯＮあるいはＶＯＦＦ）とＲＴ４からの入力ｂ（Ｖ
ＲＥＦ）とを比較し、入力ａが入力ｂより大きければ、
出力ＳＯに、例えば″Ｈ″レベル（または″１″）を出
力し、またこの逆であれば、″Ｌ″レベル（または″
０″）を出力する。
【００３８】このようにして、メモリセルＭＣＴ１のデ
ータが″１″であるか、″０″であるかを読み出すこと
ができる。ここで、ＶＲＥＦは差動増幅方式によって読
み出しを行うため、各電位は「ＶＯＦＦ〉ＶＲＥＦ〉Ｖ
ＯＮ」の関係を持つように設定される。
ータが″１″であるか、″０″であるかを読み出すこと
ができる。ここで、ＶＲＥＦは差動増幅方式によって読
み出しを行うため、各電位は「ＶＯＦＦ〉ＶＲＥＦ〉Ｖ
ＯＮ」の関係を持つように設定される。
【００３９】最後に、ＳＡ３の動作を中心とした読み出
し動作が終了すると、制御線ＣＮＴ１に″Ｈ″レベルが
印加されるので、ディスチャージ用ＮＭＯＳ６は導通
し、接点ｄの電位を″Ｌ″レベルにする。ついで、制御
線ＣＮＴ２も″Ｈ″レベルが印加され、制御用インバー
タ５は″Ｌ″レベルを出力する。
し動作が終了すると、制御線ＣＮＴ１に″Ｈ″レベルが
印加されるので、ディスチャージ用ＮＭＯＳ６は導通
し、接点ｄの電位を″Ｌ″レベルにする。ついで、制御
線ＣＮＴ２も″Ｈ″レベルが印加され、制御用インバー
タ５は″Ｌ″レベルを出力する。
【００４０】このようにして、図２におけるＳＡ動作の
１つのサイクルが終了し、以下同様の動作が繰返し行う
ことにより、一連の読み出し動作が完了する。
１つのサイクルが終了し、以下同様の動作が繰返し行う
ことにより、一連の読み出し動作が完了する。
【００４１】上述した各電位の関係を設定する方法とし
ては、負荷素子として機能するＰＭＯＳＰ１，Ｐ２の駆
動能力を調整することで実現してもよく、あるいはＲＴ
４の電流能力を加減することにより実現してもよい。要
するに、「ＶＯＦＦ〉ＶＲＥＦ〉ＶＯＮ」のような関係
を持つように、各電位を設定できるものであればよい。
ては、負荷素子として機能するＰＭＯＳＰ１，Ｐ２の駆
動能力を調整することで実現してもよく、あるいはＲＴ
４の電流能力を加減することにより実現してもよい。要
するに、「ＶＯＦＦ〉ＶＲＥＦ〉ＶＯＮ」のような関係
を持つように、各電位を設定できるものであればよい。
【００４２】本実施の形態では、ＲＴ４の電流特性にお
いて、電流の流れ始めるゲート電圧をＭＣＴ１と同じに
なるように設定できるため、ＳＡ３で正常に読み出し可
能な電源電圧範囲を従来よりも大きくできる。
いて、電流の流れ始めるゲート電圧をＭＣＴ１と同じに
なるように設定できるため、ＳＡ３で正常に読み出し可
能な電源電圧範囲を従来よりも大きくできる。
【００４３】図３は図１におけるメモリセル，リファレ
ンスセル各トランジスタの電流特性図である。図３に示
すように、図１におけるＭＣＴ１，ＲＴ４の電流特性、
特にＲＴ４の電流特性を決めるにあたり、節点ｄの電圧
を容量素子Ｃ１，Ｃ２の分圧により設定している。この
ため、前述した図７（従来例）の抵抗素子で形成した分
圧器に比べると、貫通電流が流れないため分圧器を小型
化でき、チップサイズを小さくするとともに、消費電流
を少なくすることができる。
ンスセル各トランジスタの電流特性図である。図３に示
すように、図１におけるＭＣＴ１，ＲＴ４の電流特性、
特にＲＴ４の電流特性を決めるにあたり、節点ｄの電圧
を容量素子Ｃ１，Ｃ２の分圧により設定している。この
ため、前述した図７（従来例）の抵抗素子で形成した分
圧器に比べると、貫通電流が流れないため分圧器を小型
化でき、チップサイズを小さくするとともに、消費電流
を少なくすることができる。
【００４４】すなわち、図３に示すとおり、ＭＣＴ１の
オン電流が流れるための最小ゲート電圧（ここでは、３
Ｖとする）特性とほぼ同じ特性を持つように、ＲＴ４
（ｇｍ大のときと、ｇｍ小のときとを示す）のＩＤ−Ｖ
Ｇ特性を設定するには、容量素子Ｃ１，Ｃ２の容量比を
決めることにより設定している。この容量比を設定する
ことにより、ＭＣＴ１，ＲＴ４の立ち上がり電圧（３
Ｖ）をほぼ等しくすることができる。なお、ＲＴ４の電
流特性曲線の傾きの調節は、ＲＴ４のディメンジョンを
変化させることにより可能であり、回路設計により任意
に設定することができる。
オン電流が流れるための最小ゲート電圧（ここでは、３
Ｖとする）特性とほぼ同じ特性を持つように、ＲＴ４
（ｇｍ大のときと、ｇｍ小のときとを示す）のＩＤ−Ｖ
Ｇ特性を設定するには、容量素子Ｃ１，Ｃ２の容量比を
決めることにより設定している。この容量比を設定する
ことにより、ＭＣＴ１，ＲＴ４の立ち上がり電圧（３
Ｖ）をほぼ等しくすることができる。なお、ＲＴ４の電
流特性曲線の傾きの調節は、ＲＴ４のディメンジョンを
変化させることにより可能であり、回路設計により任意
に設定することができる。
【００４５】また、容量素子Ｃ１，Ｃ２で分圧した中間
電位をＲＴ４のゲートへ印加する構成をとることによ
り、ＭＣＴ１と同一のデバイスを使用したＲＣＴ８（図
５）に比べ、長時間使用しても電流特性が変動する問題
もない。したがって、本実施の形態では、ＲＣＴ８の電
流特性を補正するための書き込み回路および消去回路が
不要になり、チップサイズを小さくすることができる。
電位をＲＴ４のゲートへ印加する構成をとることによ
り、ＭＣＴ１と同一のデバイスを使用したＲＣＴ８（図
５）に比べ、長時間使用しても電流特性が変動する問題
もない。したがって、本実施の形態では、ＲＣＴ８の電
流特性を補正するための書き込み回路および消去回路が
不要になり、チップサイズを小さくすることができる。
【００４６】図４は本発明の他の実施の形態を説明する
ための半導体記憶装置の要部回路図である。図４に示す
ように、本実施の形態における半導体記憶装置は、前述
した一実施の形態におけるリファレンストランジスタＲ
Ｔ４に替えて、リファレンスセルトランジスタＲＴ７を
用いた回路である。このＲＴ７はＭＣＴ１と同様のプロ
セスによって形成されるスタックゲート型のＮＭＯＳを
使用するが、その制御ゲートと浮遊ゲートを短絡させ、
シングルゲート型のＮＭＯＳとして機能するようにして
いる。なお、その他の回路の構成および動作は、前述し
た一実施の形態における構成および動作と同様であるの
で、説明を省略する。
ための半導体記憶装置の要部回路図である。図４に示す
ように、本実施の形態における半導体記憶装置は、前述
した一実施の形態におけるリファレンストランジスタＲ
Ｔ４に替えて、リファレンスセルトランジスタＲＴ７を
用いた回路である。このＲＴ７はＭＣＴ１と同様のプロ
セスによって形成されるスタックゲート型のＮＭＯＳを
使用するが、その制御ゲートと浮遊ゲートを短絡させ、
シングルゲート型のＮＭＯＳとして機能するようにして
いる。なお、その他の回路の構成および動作は、前述し
た一実施の形態における構成および動作と同様であるの
で、説明を省略する。
【００４７】本実施の形態では、一実施の形態に比べて
より一層メモリセルＭＣＴ１の特性に近い電流特性を備
えたＲＴ７がＳＡ３の基準側電圧ＶＲＥＦ生成に使用さ
れるので、広い電源電圧範囲で読み出し動作を行うこと
ができ、より信頼性を確保することができる。しかも、
このＲＴ７はその浮遊ゲートを制御ゲートと短絡させて
いるため、長期間の使用においても、電子の注入などに
よって生ずる電流特性の変動もない。
より一層メモリセルＭＣＴ１の特性に近い電流特性を備
えたＲＴ７がＳＡ３の基準側電圧ＶＲＥＦ生成に使用さ
れるので、広い電源電圧範囲で読み出し動作を行うこと
ができ、より信頼性を確保することができる。しかも、
このＲＴ７はその浮遊ゲートを制御ゲートと短絡させて
いるため、長期間の使用においても、電子の注入などに
よって生ずる電流特性の変動もない。
【００４８】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、センスアンプ（ＳＡ）の基準側電圧を作成す
るにあたり、シングルゲート型のＮＭＯＳをリファレン
スセルトランジスタとして用いても、スタックゲート型
のＮＭＯＳで形成されるメモリセルトランジスタ（ＭＣ
Ｔ）と同じ電流−電圧特性を実現し、長時間の使用にお
いても電流特性の変化しないように信頼性を確保すると
ともに、回路面積を小さく、すなわちチップサイズを増
加させることなく、簡単な回路構成で精度のよいリファ
レンス電圧特性を得られるという効果がある。
憶装置は、センスアンプ（ＳＡ）の基準側電圧を作成す
るにあたり、シングルゲート型のＮＭＯＳをリファレン
スセルトランジスタとして用いても、スタックゲート型
のＮＭＯＳで形成されるメモリセルトランジスタ（ＭＣ
Ｔ）と同じ電流−電圧特性を実現し、長時間の使用にお
いても電流特性の変化しないように信頼性を確保すると
ともに、回路面積を小さく、すなわちチップサイズを増
加させることなく、簡単な回路構成で精度のよいリファ
レンス電圧特性を得られるという効果がある。
【図１】本発明の一実施の形態を説明するための半導体
記憶装置の要部回路図である。
記憶装置の要部回路図である。
【図２】図１における制御信号等のタイミング図であ
る。
る。
【図３】図１におけるメモリセル，リファレンスセル各
トランジスタの電流特性図である。
トランジスタの電流特性図である。
【図４】本発明の他の実施の形態を説明するための半導
体記憶装置の要部回路図である。
体記憶装置の要部回路図である。
【図５】従来の一例を説明するための半導体記憶装置の
要部回路図である。
要部回路図である。
【図６】図５におけるメモリセル，リファレンスセル各
トランジスタの電流特性図である。
トランジスタの電流特性図である。
【図７】一般的なゲート電圧発生回路図である。
１ メモリセルトランジスタ（ＭＣＴ） ２ 列選択トランジスタ（列選択Ｔ） ３ センスアンプ（ＳＡ） ４，７ リファレンストランジスタ（ＲＴ） ５ 制御用インバータ ６ ディスチャージ用ＮＭＯＳ Ｐ１，Ｐ２ ＰＭＯＳ Ｎ１〜Ｎ３ ＮＭＯＳ Ｉ１，Ｉ２ インバータ Ｃ１，Ｃ２ 容量素子
Claims (4)
- 【請求項１】 浮遊ゲートを備えたスタックゲート型の
ＮＭＯＳからなり、ゲートにワード線信号を供給される
メモリセルトランジスタと、前記メモリセルトランジス
タに接続され、ゲートに列選択信号を供給される列選択
トランジスタと、電源および接地間に直列接続した第１
および第２の容量素子と、シングルゲート型のＮＭＯＳ
からなり、参照電圧を得るために前記第１および第２の
容量素子の接続点の電位をゲートに供給されるリファレ
ンストランジスタと、前記リファレンストランジスタの
ゲートに接続したディスチャージ用トランジスタと、前
記列選択トランジスタを介した前記メモリセルトランジ
スタ側の電圧および前記リファレンストランジスタ側の
電圧を比較するための差動増幅方式をとるセンスアンプ
とを有し、前記第１および第２の容量素子の容量比を前
記メモリセルトランジスタの容量比とほぼ同じに設定し
たことを特徴とする半導体記憶装置。 - 【請求項２】 前記メモリセルトランジスタと前記リフ
ァレンストランジスタは、オン電流を流すための最小ゲ
ート電圧を一致させた請求項１記載の半導体記憶装置。 - 【請求項３】 前記ディスチャージ用トランジスタは、
ＮＭＯＳで構成するとともに、ゲートに第１の制御信号
を供給して動作させ、また前記第１および第２の容量素
子は、制御用インバータを介して第２の制御信号のハイ
レベルあるいはロウレベルを供給して容量接続点の電位
を変化させ、前記リファレンストランジスタのゲート電
圧を制御する請求項１記載の半導体記憶装置。 - 【請求項４】 前記リファレンストランジスタは、前記
メモリセルトランジスタと同じスタックゲート型ＮＭＯ
Ｓトランジスタを用い、その制御ゲートと浮遊ゲートを
短絡させた請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13714896A JP3114620B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体記憶装置 |
| KR1019970021693A KR100247575B1 (ko) | 1996-05-30 | 1997-05-29 | 반도체 기억 장치 |
| US08/866,270 US5781489A (en) | 1996-05-30 | 1997-05-30 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13714896A JP3114620B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09320283A true JPH09320283A (ja) | 1997-12-12 |
| JP3114620B2 JP3114620B2 (ja) | 2000-12-04 |
Family
ID=15191947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13714896A Expired - Fee Related JP3114620B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5781489A (ja) |
| JP (1) | JP3114620B2 (ja) |
| KR (1) | KR100247575B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407946B2 (en) | 1999-12-08 | 2002-06-18 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device |
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