JPWO2007125590A1 - 半導体装置およびその制御方法 - Google Patents
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Abstract
本発明は、メモリセル(12)に接続したビットライン(BL)と、電源(Vcc)からビットライン(BL)に供給される電圧を制御する電圧制御回路(36)と、ビットライン(BL)に結合したノードの電圧(DATAB)と参照電圧(CASBIAS)とに対応し電圧制御回路(36)に制御電圧(Vo)を供給する差動増幅回路(32)と、差動増幅回路(32)に電流を供給する電流源(34)と、を具備し、電流源(34)はプリチャージを含む第1期間においてはプリチャージ後の第2期間に比べ差動増幅回路に供給する電流を増加させる半導体装置およびその制御方法である。
Description
本発明は半導体装置およびその制御方法に関し、特にカスコード回路を有する半導体装置およびその制御方法に関する。
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。例えば、代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。電荷蓄積層に電荷が蓄積されるとトランジスタの閾値電圧が変化する。データの読み出しは、このトランジスタの閾値電圧をドレイン電流値として読み取ることにより行う。
ドレイン電流値の読み取りは以下のように行われる。まず、カスコード回路において、メモリセルに接続されたビットラインをプリチャージする。プリチャージ後、カスコード回路はドレイン電流を電圧に変換する。センスアンプが変換された電圧をレファレンス電圧と比較し、データが“0”か“1”を判断する。ここで、ビットラインのプリチャージとは、カスコード回路がドレイン電流を読み出す前に、ビットラインを所定の電圧に昇圧しておくことである。
図1は従来例に係るカスコード回路100の回路図である。メモリセル12を構成するトランジスタ(以下、単にメモリセルともいう)のドレインにビットラインBLが接続される。ビットラインBLは抵抗101およびキャパシタ102からなるパスゲートを介しノードDATABに接続される。ノードDATABは差動増幅回路105に入力する。差動増幅回路105はDATABの電圧と参照電圧CASREFとを比較し、DATABとCASREFとの差に比例した電圧Voを出力する。VoはノードDATABと電源Vccとの間に設けられたP型FET104のゲートに入力する。
ビットラインBLのプリチャージを行う際、ビットラインBLの電圧に相当するDATABの電圧が参照電圧CASREFより低ければVoは低くなりFET104は電流を供給する。よって、ビットラインBLがチャージされる。ビットラインBLがメモリセル12のデータを読み出す電圧となると、プリチャージは終了する。メモリセル12のデータを読み出す際(すなわち、メモリセル12を流れる電流を読み出す際)は、差動増幅回路105はビットラインBLの電圧が一定になるようにFET104を制御する。メモリセル12を流れる電流が大きければ、FET104を流れる電流も大きく電圧Voは低くなる。メモリセル12を流れる電流が小さければ、FET104を流れる電流は小さく電圧Voは高くなる。このようにして、メモリセル12を流れる電流を電圧Voに変換し、センスアンプ回路に電圧Voを出力する。
特許文献1にはプリチャージの際に、プリチャージ用のトランジスタがオンすることにより、データの高速読み出しを可能とするセンスアンプ回路が開示されている。
特開平11−149790号公報
従来例に係る差動増幅回路105を有するカスコード回路100においては、差動増幅回路105はプリチャージの際とデータの読み出しの際に用いられる。データの読み出し時間を短縮するためには、プリチャージに要する時間を短縮することが有効である。差動増幅回路105の電流を大きくすれば、プリチャージの時間は短縮できる。しかしながら、データを読み出す際の電流が増加し、消費電力が大きくなってしまう。
本発明は、上記課題に鑑みなされたものであり、ビットラインのプリチャージ時間を短縮し、かつ、データを読み出す際の消費電力を削減することが可能な半導体装置およびその制御方法を提供することを目的とする。
本発明は、メモリセルに結合したビットラインと、該ビットラインと接続され、制御電圧に対応し電源から前記ビットラインに供給される電圧を制御する電圧制御回路と、該電圧制御回路に結合され、前記ビットラインに関係した電圧と参照電圧とに対応し前記電圧制御回路に前記制御電圧を供給する差動増幅回路と、前記差動増幅回路に電流を供給する電流源と、を具備し、前記電流源は、前記ビットラインをプリチャージする期間を含む第1期間において、前記差動増幅回路に第1電流を供給し、前記ビットラインのプリチャージ終了後の前記メモリセルからデータを読み出す期間を含む第2期間において、前記差動増幅回路に第2電流を供給し、前記第1電流は前記第2電流より大きい半導体装置である。本発明によれば、プリチャージする期間は差動増幅回路に大きい電流を供給することによりプリチャージに要する時間を短縮することができる。一方、プリチャージが終了した後は、差動増幅回路により小さな電流を供給することにより消費電流を削減することができる。
上記構成において、前記電圧制御回路は電界効果トランジスタ(FET)であり、前記制御電圧は前記FETのゲートに供給される構成とすることができる。この構成によれば、簡単に電圧制御回路を構成することができる。
上記構成において、前記電流源は、2つのサブ電流源を有し、前記第1期間は、前記2つのサブ電流源が前記差動増幅回路に電流を供給し、前記第2期間は、前記2つのサブ電流源のうち1つが前記差動増幅回路に電流を供給する構成とすることができる。この構成によれば、簡単に早期に差動増幅回路に供給する電流を変えることができる。
上記構成において、前記2つのサブ電流源は2つのトランジスタである構成とすることができる。また、上記構成において、前記差動増幅回路はカレントミラー型差動増幅回路である構成とすることができる。
上記構成において、前記メモリセルは不揮発性メモリセルである構成とすることができる。また、上記構成において、前記不揮発性メモリセルは仮想接地型メモリセルである構成とすることができる。
本発明は、メモリセルに接続したビットラインと、制御電圧に対応し電源から前記ビットラインに供給される電圧を制御する電圧制御回路と、前記ビットラインに関係した電圧と参照電圧とに対応し電圧制御回路に制御電圧を供給する差動増幅回路と、不揮発性メモリを有するメモリセルアレイと、を具備する半導体装置の制御方法において、前記ビットラインをプリチャージする期間を含む第1期間に前記差動増幅回路に第1電流を供給するステップと、前記ビットラインのプリチャージ終了後の前記メモリセルからデータを読み出す期間を含む第2期間に、前記差動増幅回路に前記第1期間より小さな第2電流を供給するステップと、を具備する半導体装置の制御方法である。本発明によれば、プリチャージする期間は差動増幅回路に大きい電流を供給することによりプリチャージに要する時間を短縮することができる。一方、プリチャージが終了した後は、差動増幅回路により小さな電流を供給することにより消費電流を削減することができる。
上記構成において、第1期間に前記差動増幅回路に第1電流を供給するステップは、2つのサブ電流源から前記差動増幅回路に前記第1電流を供給するステップを含み、第2期間に前記差動増幅回路に第2電流を供給すステップは、前記2つのサブ電流源のうち1つのサブ電流源から前記差動増幅回路に前記第2電流を供給するステップを含む構成とすることができる。この構成によれば、簡単に早期に差動増幅回路に供給する電流を変えることができる。
上記構成において、前記2つのサブ電流源は2つのトランジスタである構成とすることができる。
本発明によれば、ビットラインのプリチャージ時間を短縮し、かつ、データを読み出す際の消費電力を削減することが可能な半導体装置およびその制御方法を提供することができる。
以下、図面を用い本発明に係る実施例について説明する。
図2は実施例1に係るフラッシュメモリのブロック図である。メモリセルアレイ10は複数の不揮発性メモリセルを有している。メモリセルアレイ10のビットラインBLはビットラインBLを選択するYセレクト回路20に接続される。メモリセルアレイ10のワードラインWLはXデコーダ86に接続される。外部から入力されたアドレスはアドレスバッファ88を介しXデコーダ86、Yデコーダ84に入力する。Xデコーダ86はメモリセルにデータを書き込み、消去および読み出す際、メモリセルに接続するワードラインWLを選択する。Yデコーダ84はYセレクト回路20にビットラインBLを選択させる。
メモリセルに書き込みまたは読み出されるデータは、書き込み読み出し回路80を介し入出力回路82に入出力される。入出力回路82は外部にデータを入出力する。外部から入力したコマンドは制御回路90に入力し、制御回路90はアドレスバッファ88および書き込み読み出し回路80を制御し、アドレスで指定されたメモリセルよりデータを外部に入出力する。
図3はメモリセルアレイ10、Yセレクト回路20、書き込み読み出し回路80の一部であるカスコード回路30およびセンスアンプ回路60を示すブロック図である。メモリセルアレイ10は複数の不揮発性メモリセル12がマトリックス状に配置されている。メモリセル12は仮想接地型フラッシュメモリセルである。仮想接地型メモリセルは電荷蓄積層として窒化シリコン膜からなるトラップ層を用い、ソースとドレインを入れ替えることにより対称に動作することができる。これにより、1つのメモリセル12に2ビットを記憶することができる。
メモリセル12のゲートはワードラインWLに結合され、ソースおよびドレインはビットラインBLに接続されている。ビットラインBLはYセレクト回路20のドレイン選択FET22とソース選択FET24に接続している。ドレイン選択線YSDによりドレイン選択FET22がオンするとビットラインBLはカスコード回路30に接続する。ソース選択線YSSによりソース選択回路24がオンするとビットラインBLは接地される。メモリセル12のデータを読み出す際は、ビットラインBLはカスコード回路30に接続される。カスコード回路30はメモリセル12を流れる電流を電圧に変換し出力SAIをセンスアンプ回路60に出力する。センスアンプ回路60はカスコード回路30の出力SAIと、レファレンスセルに関連したレファレンス出力を比較し、メモリセルのデータが“0”か“1”を判断しDSIを出力する。
図4はカスコード回路30の回路図である。メモリセル12に接続されたビットラインBLはパスゲート51を介しDATABに接続される。カレントミラー型差動増幅回路32は、P−FET41、42、N−FET43、44からなり、電源Vccと電流源34との間に設けられている。FET44のゲートにDATABが入力し、FET43のゲートに参照電圧CASREF(例えば1.2V)が入力する。電流源34は、差動増幅回路32とグランドとの間に配置され、差動増幅回路32に電流を供給する。電流源34は、N−FET45、N−FET46が並列に差動増幅回路32とグランドとの間に配置される。N−FET45のゲートはビットラインBLのプリチャージの際、高レベルとなるPRECHが接続される。よって、N−FET45はプリチャージの際オンし、プリチャージが終了した後はオフする。N−FET46のゲートにはCASBIASが接続する。N―FET46はプリチャージおよびデータを読み出す際はオンする。電流源34とグランドとの間のN−FET47は動作信号PDCASBにより差動増幅回路32を動作させるスイッチである。
差動増幅回路32の出力SAI(電圧Vo)と電源Vccとの間には動作信号PDCASBでオンオフするP−FET48が接続される。差動増幅回路32の出力SAIはP−FET50のゲートに接続される。FET50のドレインはDATABに接続される。FET50ソースはP−FET49を介しVccに接続される。FET49はプリチャージの際、電源VccからビットラインBLに流れる電流を制限する抵抗として機能する。DATABの電圧が参照電圧CASREFより高いと、FET50は電流を多く流し、低いとFET50は電流を絞る。このようにして、FET50はDATABを介しビットラインBLを参照電圧CASREFにプリチャージする。さらに、プリチャージが終了し、メモリセル12の電流を読み出す際は、メモリセル12を流れる電流は、差動増幅回路32の出力電圧Voに変換され、センスアンプ回路60に出力される。
以上のように、カスコード回路30は、制御電圧Voに対応し電源VccからビットラインBLに供給される電圧を制御する電圧制御回路36であるFET(電界効果トランジスタ)50を有している。また電圧制御回路36に結合し、ビットラインBLに結合したノードDATABの電圧と参照電圧CASREFとに対応し電圧制御回路36に制御電圧Voを供給する差動増幅回路32と、差動増幅回路32に電流を供給する電流源34と、を有している。
図5はセンスアンプ回路60の回路図である。P−FET71、72およびN−FET73、74、75を有するカレントミラー型差動増幅回路62、P−FET77およびN−FET78を有する増幅回路64、P−FET80、N−FET81を有するインバータ66を有している。FET76、79、82は動作信号PDCASBによりセンスアンプ回路60を動作させるスイッチである。
カスコード回路30の出力SAIとレファレンスセルに関連した参照電圧REFとがそれぞれ差動増幅回路62に入力する。SAIがREFより低ければ、増幅回路64はローレベルを出力し、インバータ66はセンスアンプ回路60の出力DSIにハイレベルを出力する。SAIがREFより高ければ、増幅回路64はハイレベルを出力し、インバータ66はDSIにローレベルを出力する。このように、カスコード回路30の出力SAIと参照電圧REFとを比較することにより、メモリセル12が“1”か“0”か、を判定する。
実施例1においては、プリチャージの間は、FET45はオンし、FET45およびFET46が差動増幅回路32に大きい電流を供給する。プリチャージ終了後、センスアンプ回路60がカスコード回路30の出力SAIと参照電圧REFよりメモリセル12のデータを読み出している間は、FET45はオフし、FET46のみが差動増幅回路32に電流を供給する。
図6(a)から図6(c)は、時間に対するそれぞれ差動増幅回路32を流れる電流Io、差動増幅回路32の出力電圧VoおよびDATABの電圧VDATABを示す計算結果の図である。FET45を有しプリチャージの際FET45をオンする実施例1を実線、FET45を有さない従来例1を破線で示している。
時間T0のとき、アドレスがチェンジし、カスコード回路30およびセンスアンプ回路60に関連したメモリセル12からデータを読み出す動作が開始される。時間T0からT1の間は、ブースタ回路等の高電圧生成回路に高電圧を発生させる等のデータを読み出すための準備を行っている。
時間T1のとき、PDCASBがハイレベルとなる。これにより、図4のFET47がオンし、FET48がオフしカスコード回路30が活性化する。また、図5のFET76、82がオンし、FET79がオフする。これにより、センスアンプ回路60が活性化する。プリチャージが開始されると実施例1では、図4のFET45がオンする。これにより、実施例1では差動増幅回路32に電流源34のFET46およびFET45から電流が供給される。よって、図6(a)のように、実施例1は従来例1のように、差動増幅回路32に流れる電流Ioが増加する。
図6(b)および図6(c)のように、実施例1の差動増幅回路32の出力VoおよびVDATABは従来例1に比べ急激に安定し、30nsの時点ではほぼ安定となる。つまり実施例1のプリチャージが完了する。プリチャージが終了した後は、センスアンプ回路60がセンシングし、メモリセル12からデータを読み出す。実施例1は時間T2において、FET45をオフする。つまり、電流源34から差動増幅回路32に供給される電流を減少させる。これに対し、従来例1では、図6(b)および図6(c)のように、VoおよびVDATABが安定するのは約40nsの時点である。このように、実施例1によれば、プリチャージ時間を5〜10ns短縮させることができる。時間T3において、センスアンプ回路60のセンシングが終了する。つまりメモリセル12からのデータの読み出しが終了する。その後、PDCASBがローレベルとなり、カスコード回路30およびセンスアンプ回路60を非活性化させる。
次に、従来例2としてFET46が大きく、ビットラインBLをプリチャージする際、実施例1と同じ期間でビットラインBLをプリチャージできるようにした場合の計算結果について説明する。図7(a)から図7(c)は、時間に対するそれぞれDATABの電圧VDATAB、差動増幅回路32の電流Ioおよびカスコード回路30のトータル電流Itotalを示す計算結果の図である。図7(a)のように、T1においてプリチャージが開始されると、従来例2は実施例1とほぼ同じ期間でビットラインBLをプリチャージする。図7(b)および図7(c)のように、実施例1のFET45がオンしているT1からT2の期間はIoおよびItotalはほぼ同じである。しかし、T2において、FET45をオフすると、T2以降は、実施例1の差動増幅回路32を流れる電流Ioは減少する。一方、従来例2においては、電流源がT1からT2の期間と同じ電流を差動増幅回路32に供給するためIoは一定のままである。ItotalについてもT2以降は実施例1ではIoが減少するためItotalが減少するが、従来例2では減少しない。
表1は以上をまとめたものであり、1つのメモリセル12からデータを読み出す際の差動増幅回路32の電流Ioの平均およびカスコード回路30のトータル電流Itotalの平均を示した表である。表1のように、実施例1は従来例2に比べ電流を削減することができる。
実施例1によれば、ビットラインBLをプリチャージする期間を含む第1期間(T1からT2の期間)において、電流源34が差動増幅回路32に供給する電流を第1電流とする。また、ビットラインBLのプリチャージが終了した後のメモリセル12からデータを読み出す期間(つまり差動増幅回路32が動作している期間)を含む第2期間(T2以降の期間)において電流源34が差動増幅回路32に供給する電流を第2電流とする。このとき、図6(a)から図7(c)のように、第1電流は第2電流より大きい。プリチャージする期間はビットラインBLの電圧を例えば0Vから1.2Vに上昇させるため、早期にビットラインBLの電圧を安定化させるためには電流源34は差動増幅回路32に第1電流として大きい電流を供給することが求められる。よって、第1期間に、電流源34が差動増幅回路32に大きい電流を供給することによりプリチャージに要する時間を短縮することができる。一方、プリチャージが終了した後は、ビットラインBLの電圧を1.2Vに維持するのみであり、差動増幅回路32に大きな電流を供給することは求められない。よって、第2期間に、差動増幅回路32により小さな電流である第2電流を供給することにより消費電流を削減することができる。つまり、ビットラインのプリチャージ時間を短縮し、データを読み出す際の消費電力を削減することが可能となる。
電圧制御回路36は制御電圧Voに基づき電源VccからビットラインBLに供給される電圧を制御する機能を有するが、図4のように、電圧制御回路36としてFET50を用い、ソースおよびドレインを電流制限素子FET49を介して電源Vccおよびビットラインに接続し、ゲートに制御電圧Voを供給することにより、簡単に電圧制御回路36を構成することができる。
また、電流源34として、2つのFET45、46(サブ電流源)を有し、第1期間は、2つのFET45、46が差動増幅回路32に電流を供給し、第2期間は、2つのFET45、46のうち1つであるFET46が差動増幅回路32に電流を供給する。このように、2つのFET45、46で電流源34を構成することにより、第1期間から第2期間に切り替わる際に、簡単に早期に差動増幅回路32に供給する電流を変えることができる。電流源34としては、実施例1以外でも例えばFET46を1つを有し、CASBIASを変更することにより、差動増幅回路32に供給する電流を変更することもできる。また、サブ電流源をFET45、46のようにトランジスタとすることにより簡単にサブ電流源を構成することができる。
実施例1は、メモリセル12として仮想接地型メモリセルの例であったが、本発明は、その他のSONOS型フラッシュメモリセル、フローティングゲート型フラッシュメモリセル、その他の不揮発性メモリセル、不揮発性メモリセル以外のメモリセルに適用することもできる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
Claims (10)
- メモリセルに接続したビットラインと、
該ビットラインと結合され、制御電圧に対応し電源から前記ビットラインに供給される電圧を制御する電圧制御回路と、
該電圧制御回路に結合され、前記ビットラインに関係した電圧と参照電圧とに対応し前記電圧制御回路に前記制御電圧を供給する差動増幅回路と、
前記差動増幅回路に電流を供給する電流源と、を具備し、
前記電流源は、前記ビットラインをプリチャージする期間を含む第1期間において、前記差動増幅回路に第1電流を供給し、前記ビットラインのプリチャージ終了後の前記メモリセルからデータを読み出す期間を含む第2期間において、前記差動増幅回路に第2電流を供給し、前記第1電流は前記第2電流より大きい半導体装置。 - 前記電圧制御回路は電界効果トランジスタ(FET)であり、前記制御電圧は前記FETのゲートに供給される請求項1記載の半導体装置。
- 前記電流源は、2つのサブ電流源を有し、前記第1期間は、前記2つのサブ電流源が前記差動増幅回路に電流を供給し、前記第2期間は、前記2つのサブ電流源のうち1つが前記差動増幅回路に電流を供給する請求項1または2記載の半導体装置。
- 前記2つのサブ電流源は2つのトランジスタである請求項3記載の半導体装置。
- 前記差動増幅回路はカレントミラー型差動増幅回路である請求項1から4のいずれか一項記載の半導体装置。
- 前記メモリセルは不揮発性メモリセルである請求項1から5のいずれか一項記載の半導体装置。
- 前記不揮発性メモリセルは仮想接地型メモリセルである請求項6記載の半導体装置。
- メモリセルに接続したビットラインと、制御電圧に対応し電源から前記ビットラインに供給される電圧を制御する電圧制御回路と、前記ビットラインに関係した電圧と参照電圧とに対応し電圧制御回路に制御電圧を供給する差動増幅回路と、不揮発性メモリを有するメモリセルアレイと、を具備する半導体装置の制御方法において、
前記ビットラインをプリチャージする期間を含む第1期間に前記差動増幅回路に第1電流を供給するステップと、
前記ビットラインのプリチャージ終了後の前記メモリセルからデータを読み出す期間を含む第2期間に、前記差動増幅回路に前記第1期間より小さな第2電流を供給するステップと、を具備する半導体装置の制御方法。 - 第1期間に前記差動増幅回路に第1電流を供給するステップは、2つのサブ電流源から前記差動増幅回路に前記第1電流を供給するステップを含み、
第2期間に前記差動増幅回路に第2電流を供給すステップは、前記2つのサブ電流源のうち1つのサブ電流源から前記差動増幅回路に前記第2電流を供給するステップを含む請求項8記載の半導体装置の制御方法。 - 前記2つのサブ電流源は2つのトランジスタである請求項9記載の半導体装置の制御方法。
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