JP2005050421A - 半導体記憶装置 - Google Patents

Abstract

【課題】 プログラム状態と消去状態の中間の閾値電圧や抵抗値を用いずに、高速且つ安定した読み出し動作を可能とする半導体記憶装置を提供する。
【解決手段】 メモリセルＭ３と、メモリセルＭ３の取り得る複数の状態を少なくとも１つずつ備えた複数の参照セルＭ１、Ｍ２と、メモリセルＭ１に電流を供給して、メモリセルＭ１の記憶状態に応じた第１出力電圧を出力する第１プリセンス回路１１と、参照セルＭ１、Ｍ２に各別に電流を供給して、参照セルＭ１、Ｍ２の各記憶状態に応じた第２出力電圧を各別に出力する複数の第２プリセンス回路１２、１３と、差動増幅回路で構成され、一方の差動入力段を参照セルと同数に並列に分割して、分割した夫々の入力に複数の第２プリセンス回路１２、１３の第２出力電圧を各別に供給し、他方の差動入力段に第１プリセンス回路１１の第１出力電圧を供給可能に構成されたセンスアンプ１４と、を備えてなる。
【選択図】 図１

Description

本発明は、半導体集積回路装置、特に、半導体記憶装置に関し、更に詳細には、メモリセルに流れる電流を検知して、その記憶状態を判定する半導体記憶装置の読み出し回路に関する。

半導体記憶装置においては、そのメモリセルの記憶状態を読み出すために、様々な手法が利用されている。不揮発性の半導体記憶装置の１つであるフラッシュメモリを例に説明する。フラッシュメモリは、各メモリセルがフローティングゲート構造のメモリトランジスタを備えて構成され、各メモリセルのフローティングゲートに注入された電荷（電子）の蓄積量に従って情報を記憶している。具体的には、フローティングゲートに電子が多く注入されている状態においては、チャネル領域には反転層が形成されにくく、このためメモリセルの閾値電圧は高くなる（プログラム状態と定義する）。一方、フローティングゲートから電子が放出されている状態では、チャネル領域には反転層が形成されやすく、このメモリセルの閾値電圧は低くなる（消去状態と定義する）。選択したメモリセルの状態が上記プログラム状態か上記消去状態かを高速に判定するために、プログラム状態と消去状態の中間の閾値電圧を有する参照セルを用意して差動入力型のセンスアンプ回路に入力する。

このような判定回路、すなわちメモリセルの読み出し回路の基本的な回路構成を図２に示す。図２に示す読み出し回路は、参照セル２０４、複数のメモリセルの中から読み出し対象として選択された選択メモリセル２０５、選択メモリセル２０５に負荷回路２０６から電流を供給して、選択メモリセル２０５の記憶状態に応じた第１出力電圧をｓｌｓｅｌノードに出力する第１プリセンス回路、参照セル２０４に負荷回路２０１から電流を供給して、参照セル２０４の記憶状態に応じた第２出力電圧をｓｌｒｅｆノードから出力する第２プリセンス回路、及び、第１出力電圧と第２出力電圧を比較して、選択メモリセルの状態がプログラム状態か消去状態かを判定するセンスアンプ２００を備えて構成される。参照セル２０４のソースは接地され、ドレインは選択トランジスタであるＮ型ＭＯＳＦＥＴ２０２のソースに接続される。またＮ型ＭＯＳＦＥＴ２０２のドレインはｓｌｒｅｆノードによって負荷回路２０１とセンスアンプ２００の一方の入力に接続される。同様に、選択メモリセル２０５のソースは接地され、ドレインは選択トランジスタであるＮ型ＭＯＳＦＥＴ２０３のソースに接続される。またＮ型ＭＯＳＦＥＴ２０３のドレインはｓｌｓｅｌノードによって負荷回路２０６とセンスアンプ２００の他方の入力に接続される。

センスアンプ２００は公知回路を用いて構成され、例えば、図３に示すようなカレントミラー型センスアンプ回路が知られている。Ｐ型ＭＯＳＦＥＴのＰ１、Ｐ２のゲート及びＰ１のドレインを接続してカレントミラーを構成し、Ｎ型ＭＯＳＦＥＴのＮ１、Ｎ２のドレインとＰ型ＭＯＳＦＥＴのＰ１、Ｐ２のドレインをそれぞれ接続し、Ｎ型ＭＯＳＦＥＴのＮ１、Ｎ２のソースをＮ型ＭＯＳＦＥＴ、Ｎ３のドレインに接続する。また、Ｎ型ＭＯＳＦＥＴ、Ｎ３のソースを接地し、ゲートにはバイアス電圧を印加する。かかる構成のカレントミラー型センスアンプを用いて、参照セルのｓｌｒｅｆノードのビット線電圧（第２出力電圧）と選択セルのｓｌｓｅｌノードのビット線電圧（第１出力電圧）を比較して読み出しを行っている。ここで、参照セル２０４の閾値電圧を３Ｖと仮定する。選択メモリセル２０５が３Ｖより高い閾値電圧を有する場合は、選択メモリセル２０５を流れる電流が参照セル２０４を流れる電流より少ないため、負荷回路２０１と２０６の抵抗特性が同等とすると第１出力電圧は第２出力電圧より高くなる。この電圧差を差動入力型のセンスアンプ２００で増幅し、センスアンプ２００の出力ｓｄｏｕｔはＬレベル（低電圧レベル）を出力する。一方、選択メモリセルが３Ｖより低い閾値電圧を有する場合は、選択メモリセル２０５を流れる電流が参照セル２０４を流れる電流より多いため、負荷回路２０１と２０６の抵抗特性が同等とすると第１出力電圧は第２出力電圧より低くなる。この電圧差を差動入力型のセンスアンプ２００で増幅し、センスアンプ２００の出力ｓｄｏｕｔはＨレベル（高電圧レベル）を出力する。用途やチップ面積の観点からセンスアンプ２００の回路構成はその他にも多数存在し、例えば、図３では、Ｐチャンネルカレントミラー型センスアンプ回路を示したが、例えば、下記の特許文献１等に示されているようなＮチャンネルカレントミラー型センスアンプ回路でもよい。この場合、Ｎ型ＭＯＳＦＥＴでカレントミラー回路を構成して、Ｐ型ＭＯＳＦＥＴのゲートに信号線を入力すればよい。

また、メモリの大容量化に伴い、各ビット線に接続されるメモリセルの数が増加するだけでなくビット線長も長くなるため、ビット線上に寄生する抵抗と容量のＲＣ定数の増加による配線遅延も増加する。このため、帰還型バイアス回路を導入することにより、ビット線の寄生抵抗及び容量の影響を最小限に抑える手法が用いられている。この手法としては、例えば、下記の特許文献２等に開示されている。

かかる帰還型バイアス回路を用いた読み出し回路の一例を図４に示す。参照セル４１１のソースは接地され、ドレインは選択トランジスタ４０４を介してＮ型ＭＯＳＦＥＴ４００のソースおよび充電回路４０３に接続される。また、Ｎ型ＭＯＳＦＥＴ４００のソースはインバータ４０１の入力に接続され、インバータ４０１の出力はＮ型ＭＯＳＦＥＴ４００のゲートに接続され、帰還型バイアス回路４１０を構成している。さらにＮ型ＭＯＳＦＥＴ４００のドレインはｓｌｒｅｆノードによってセンスアンプ２００と負荷回路４０２に接続されている。また、選択メモリセル４１２のソースは接地され、ドレインは選択トランジスタ４０９を介してＮ型ＭＯＳＦＥＴ４０５のソースおよび充電回路４０８に接続される。また、Ｎ型ＭＯＳＦＥＴ４０５のソースはインバータ４０６の入力に接続され、インバータ４０６の出力はＮ型ＭＯＳＦＥＴ４０５のゲートに接続され、帰還型バイアス回路を構成している。さらにＮ型ＭＯＳＦＥＴ４０５のドレインはｓｌｓｅｌノードによってセンスアンプ２００と負荷回路４０７に接続されている。

次に、図４に示す読み出し回路の動作について述べる。まず充電回路４０３及び４０８にてノードｎ１〜ｎ４を充電する。この時にＮ型ＭＯＳＦＥＴ４００及び４０５のＶｇｓ（ゲート・ソース間電圧）が閾値電圧付近でカットオフ状態になるようにインバータ４０１及び４０６の反転レベルを調整することが望ましい。充電レベルもその反転レベル付近とするのが好ましい。この結果、ｓｌｓｅｌノードとｓｌｒｅｆノードは、Ｎ型ＭＯＳＦＥＴ４００及び４０５によってノードｎ１、ｎ３と分離し、夫々負荷回路４０７と負荷回路４０２によって所定の高電圧レベルに充電される。充電回路４０３及び４０８による充電期間は、参照セル４１１と選択メモリセル４１２を活性化するワード線ＷＬが立ち上る前から開始し、ワード線ＷＬが立ち上り、所定時間経過後に充電回路４０３及び４０８を停止すると、選択メモリセル４１２が消去状態である場合には、ノードｎ３の電圧が低下し、且つ、インバータ４０６の入力レベルが反転レベル以下となるためＮ型ＭＯＳＦＥＴ４０５のＶｇｓ（ゲート・ソース間電圧）が閾値電圧以上となり急峻にオン状態となる。このためｓｌｓｅｌノードの第１出力電圧は、ノードｎ３に追従して低下する。一方、選択メモリセルがプログラム状態である場合には、選択メモリセルより電流が流れないために、ノードｎ３の電圧は低下しない。このためＮ型ＭＯＳＦＥＴ４０５はオフ状態となるため、ｓｌｓｅｌノードは負荷回路４０７による充電レベルを維持する。

しかしながら、参照セル４１１の場合には、前述のようにプログラム状態と消去状態の中間の閾値電圧を有しているため、ノードｎ１の電圧がノードｎ３よりは緩やかではあるが低下し、且つ、インバータ４０１の入力レベルが反転レベル以下となるためＮ型ＭＯＳＦＥＴ４００のＶｇｓ（ゲート・ソース間電圧）が閾値電圧以上となり、Ｎ型ＭＯＳＦＥＴ４０５よりは緩やかではあるが急峻にオン状態となる。このため、ｓｌｒｅｆノードの第２出力電圧も、ノードｎ１に追従して一旦低下する。

従って、選択メモリセル４１２が消去状態である場合には、ｓｌｓｅｌノードの第１出力電圧とｓｌｒｅｆノードの第２出力電圧の両方が同時に低下し、最終的に、第１出力電圧は、負荷回路４０７の負荷電流と消去状態の選択メモリセル４１２のセル電流の釣り合う電圧値まで低下し、第２出力電圧は、負荷回路４０２の負荷電流と参照セル４１１のセル電流の釣り合う電圧値まで低下して、両出力電圧に電圧差が生じる。この時の第１出力電圧と第２出力電圧の低下速度は、ビット線の負荷（寄生抵抗及び容量）に依存するため、読み出し速度が遅くなり、帰還型バイアス回路を導入した効果が全く発揮されず、反って逆影響を与える結果となる。

上記の説明では、負荷回路４０２、４０７として直流負荷型のものを想定したが、ダイナミック型で充電回路４０３、４０８の停止とともにｓｌｓｅｌノードとｓｌｒｅｆノードの充電を開始する場合を想定しても、同様に、第１出力電圧と第２出力電圧の充電速度が、ビット線の負荷（寄生抵抗及び容量）に依存する結果となる。

フラッシュメモリはメモリセルの閾値電圧を制御可能なメモリであるため、読み出し時に使用する参照電圧（第２出力電圧）は、同じメモリセルを用いた参照セルの閾値電圧を自在に設定することにより容易に生成可能であった。一方、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ｃｏｎｔｒｏｌ ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のように電気抵抗を変化させる事で情報を記憶し、その変化した抵抗値に対応付けられた情報を読み出すという形で不揮発性メモリを実現しているものがある。かかる可変抵抗素子型のメモリにおいては、中間の抵抗値を１セルで生成することが困難であるため、２極端の可変抵抗素子４つを用いて、その合成抵抗により中間の抵抗値を示す参照セルを得ていた。これを図５に示す。電気抵抗値の高いＲｍａ（プログラム状態）と電気抵抗値の低いＲｍｉ（消去状態）を直列に接続した２組の抵抗を並列に接続することにより1（Ｒｍａ＋Ｒｍｉ) ／２の参照抵抗値を生成する。しかしながら、この場合、参照セルは４つの可変抵抗素子を備えて構成されるのに対し、選択メモリセルは１つの可変抵抗素子を備えて構成されることから、製造上、参照セルと選択メモリセル間で容量負荷等を同一にすることは困難であるという問題があった。このため参照電圧が安定するまでの待ち時間が生じて、読み出し速度に影響が出たり、場合によっては読み出し不良を誘発する可能性があった。
特開昭６２−００８３９８号公報 特開平２−２８５５９３号公報

上述の如く、プログラム状態と消去状態の中間の閾値電圧や抵抗値を有する参照セルを用いると、大容量化に対応した高速読み出し技術を十分に活用できないという問題や、参照セルと選択メモリセル間で容量負荷等を同一にすることが困難という問題等があった。

本発明は、上記問題点に鑑みてなされたもので、その目的は、上記問題点を解消し、プログラム状態と消去状態の中間の閾値電圧や抵抗値を用いずに、高速且つ安定した読み出し動作を可能とする半導体記憶装置を提供することにある。

上記目的を達成するための本発明に係る半導体記憶装置は、状態の変化によって情報を記憶するメモリセルと、前記メモリセルの取り得る複数の状態を各別に備えた複数の参照セルと、前記メモリセルに電流を供給して、前記メモリセルの記憶状態に応じた第１出力電圧を出力する第１プリセンス回路と、前記複数の参照セルに各別に電流を供給して、前記複数の参照セルの各記憶状態に応じた第２出力電圧を各別に出力する複数の第２プリセンス回路と、差動増幅回路で構成され、前記差動増幅回路の一方の入力を前記参照セルと同数に並列に分割して、分割した夫々の入力に前記複数の第２プリセンス回路の前記第２出力電圧を各別に供給し、前記差動増幅回路の他方の入力に前記第１プリセンス回路の前記第１出力電圧を供給可能に構成されたセンスアンプと、を備えてなることを第１の特徴とする。

本発明に係る半導体記憶装置は、第１の特徴に加えて、前記差動増幅回路の両方の入力を夫々前記参照セルと同数のＭＯＳトランジスタで構成し、前記一方の入力を構成する前記各ＭＯＳトランジスタのゲートに前記複数の第２プリセンス回路の前記第２出力電圧を各別に供給し、前記他方の入力を構成する前記各ＭＯＳトランジスタの全てのゲートに前記第１プリセンス回路の前記第１出力電圧を供給することを第２の特徴とする。

上記何れかの特徴を備えた本発明に係る半導体記憶装置によれば、参照セルとして中間的な閾値電圧や抵抗値のものを用意せずとも、実質的に中間的な閾値電圧や抵抗値の参照セルを用いた場合と同様にメモリセルの記憶状態の読み出しが可能となる。ここで、説明の簡単のためにメモリセルに記憶する情報を２値データとして一方の記憶状態をプログラム状態、他方の記憶状態を消去状態とすると、センスアンプの一方の分割された入力に供給される複数の第２出力電圧は、プログラム状態の参照セルの第２出力電圧と消去状態の第２出力電圧を必ず含むため、実効的には第２出力電圧はプログラム状態と消去状態の中間的な値となり、センスアンプの他方の入力に供給されるメモリセルのプログラム状態または消去状態の何れかに対応する第１出力電圧となるため、センスアンプで両電圧を差動増幅して出力することで、メモリセルの記憶情報を読み出すことができる。

更に、参照セルの状態としてプログラム状態と消去状態の何れかに固定されるため、従来技術で説明した帰還型バイアス回路を第１及び第２プリセンス回路に導入することで、その読み出し速度の促進効果を享受することができる。また、参照セル及びメモリセルに可変抵抗素子を用いた場合でも、中間的な抵抗値の参照セルを、可変抵抗素子４つを用いて抵抗値の合成により形成する必要がないため、容量負荷の不平衡の問題も解消され、高速読み出し、安定読み出しが可能となる。

本発明に係る半導体記憶装置は、第１または第２の特徴に加えて、前記センスアンプが独立して少なくとも前記参照セルと同数存在し、前記参照セルと同数の前記センスアンプの前記一方の入力に、前記複数の第２プリセンス回路の前記各第２出力電圧が共通に供給されることを第３の特徴とする。

また、上記第３の特徴を備えた本発明に係る半導体記憶装置によれば、前記複数の第２プリセンス回路の前記各第２出力電圧の容量負荷と、第１プリセンス回路の第１出力電圧の容量負荷を等しくでき、より確実に高速読み出し、安定読み出しが可能となる。

本発明に係る半導体記憶装置は、更に、上記何れかの特徴に加えて、前記参照セルの数が２であることを第４の特徴とし、更に、前記メモリセルが２値データを記憶可能であって、前記参照セルの一方が前記２値データの一方値に対応する状態に固定され、前記参照セルの他方が前記２値データの他方値に対応する状態に固定されていることを第５の特徴とする。

上記第４または第５の特徴を備えた本発明に係る半導体記憶装置によれば、参照セルの数が２の簡単な回路構成で、上記第１乃至第３の特徴の作用効果を奏する半導体記憶装置が実現できる。

本発明に係る半導体記憶装置は、更に、上記第１乃至第３の何れかの特徴に加えて、前記参照セルの数が３以上であることを第６の特徴とし、更に、前記メモリセルが２値データを記憶可能であって、前記参照セルの少なくとも１つが前記２値データの一方値に対応する状態に固定され、前記参照セルの少なくとも１つが前記２値データの他方値に対応する状態に固定されるように、前記各参照セルが前記２値データの何れかに対応する状態に固定されていることを第７の特徴とする。

上記第６または第７の特徴を備えた本発明に係る半導体記憶装置によれば、参照セルの数が３以上であるので、上記第１の特徴において説明した実効的に取り得る第２出力電圧のプログラム状態と消去状態の中間的な値を細かく調整することができ、プログラム状態と消去状態における参照セル及びメモリセルの電流特性に応じた調整が可能となる。更に、不揮発性メモリにおけるメモリセルの書き込み動作、消去動作のベリファイ（検証用の読み出し）では、単なるプログラム状態と消去状態の判定ではなく、十分にプログラム状態或いは消去状態となっているかの判定であるので、その判定に使う参照レベルはプログラム状態と消去状態の中間値を、プログラム状態寄り、或いは、消去状態寄りにシフトさせるのが好ましい。従って、本特徴構成によれば、高速且つ安定動作可能なベリファイ用の読み出し回路を実現できる。

本発明に係る半導体記憶装置は、更に、上記何れかの特徴に加えて、前記第１プリセンス回路と前記複数の第２プリセンス回路が、夫々同じ回路構成で、対応する回路素子の設計寸法が同じであることを第８の特徴とする。

本発明に係る半導体記憶装置は、更に、上記何れかの特徴に加えて、前記第１プリセンス回路が、前記メモリセルと前記第１出力電圧を出力する第１出力ノードとの間の電流経路上に、少なくとも１つの第１分離トランジスタを設け、前記第１分離トランジスタの前記メモリセル側の第１中間ノードの電圧に応じて前記第１分離トランジスタの電流量を制御して、前記第１中間ノードを所定電位にバイアスする第１帰還バイアス回路を備え、前記複数の第２プリセンス回路の夫々が、前記参照セルと前記第２出力電圧を出力する第２出力ノードとの間の電流経路上に、少なくとも１つの第２分離トランジスタを設け、前記第２分離トランジスタの前記参照セル側の第２中間ノードの電圧に応じて前記第２分離トランジスタの電流量を制御して、前記第２中間ノードを所定電位にバイアスする第２帰還バイアス回路を備えていることを第９の特徴とする。

上記第９の特徴を備えた本発明に係る半導体記憶装置によれば、第１プリセンス回路と第２プリセンス回路の両方が夫々帰還バイアス回路を備えているので、メモリセル及び参照セルの状態に応じて変化するセル電流の電流差が微小でも、第１プリセンス回路と第２プリセンス回路の各状態に対応する出力電圧間に大きな電圧差をつけて高速に出力することができ、高速且つ安定した読み出しが可能となる。ここで、参照セルがメモリセルの取り得る何れかの状態に設定されるため、参照セルの中間的な状態に起因する従来の帰還バイアス回路を用いた読み出し回路の問題点は解消されている。

本発明に係る半導体記憶装置は、更に、第９の特徴に加えて、前記第１プリセンス回路が、前記第１中間ノードを所定期間中に充電する第１充電回路を備え、前記複数の第２プリセンス回路の夫々が、前記第２中間ノードを所定期間中に充電する第１充電回路を備えていることを第１０の特徴とする。

上記第１０の特徴を備えた本発明に係る半導体記憶装置によれば、半導体記憶装置の大容量化に伴ってメモリセル及び参照セルと第１プリセンス回路及び第２プリセンス回路を夫々連絡するビット線の寄生容量や寄生抵抗の増加による配線遅延の影響を抑制して、第１中間ノードと第２中間ノードを夫々の帰還バイアス回路で定まる所定電圧値に高速に充電できるため、帰還バイアス回路による高速動作を安定して発揮することができる。

本発明に係る半導体記憶装置は、更に、上記何れかの特徴に加えて、前記メモリセルと前記参照セルは、閾値電圧の変化によって情報を記憶可能な不揮発性のメモリトランジスタを備えて構成されることを第１１の特徴とし、また、上記何れかの特徴に加えて、前記メモリセルと前記参照セルは、抵抗値の変化によって情報を記憶可能な不揮発性の抵抗素子を備えて構成されることを第１２の特徴とする。

上記第１１または第１２の特徴を備えた本発明に係る半導体記憶装置によれば、上記第１乃至第１０の特徴の作用効果を発揮して、高速で安定した記憶情報の読み出しが可能な不揮発性半導体記憶装置を提供することができる。

以上詳細に説明したように、本発明に係る半導体記憶装置によれば、メモリセルに流れる微少な電流差を読み取り、その記憶状態を判定するメモリにおいても、従来のような参照セルにオン状態とオフ状態の中間的な状態を用いずに参照電流を生成できるため、高速かつ高精度の読み出しを行うことが可能となる。また、プログラム状態と消去状態の中間の閾値電圧を有する参照セルが不必要になるため、ノイズやプロセスばらつき等の影響を受けにくい読み出し回路を実現できる。これは情報記憶に抵抗値を用いる場合にも同様に有効である。更に、参照セルを３つ以上設けてこれらのプログラム状態と消去状態を組み合わせることにより異なる複数の参照電流を生成できるため、１つのセルに１ビット以上の多値を記憶させる場合にも高速な読み出しを実現することができる。

本発明に係る半導体記憶装置（以下、適宜「本発明装置」という。）の一実施の形態につき、図面に基づいて説明する。

本発明装置は、図１に示す回路構成の読み出し回路１０を備えて構成される。本発明装置は、その読み出し回路１０（以下、適宜「本発明回路」という。）に特徴があり、その他のメモリセルアレイ、及び、アドレス入力回路、アドレスデコーダ回路、データ入出力回路、データ書き込み回路、データの読み出し及び書き込みに係る制御を行う制御回路等の周辺回路部の構成は、半導体記憶装置の種類及び容量に応じて適宜周知の回路構成を採用するものとし、本発明の本旨ではないので説明を省略する。尚、以下の説明では、半導体記憶装置としては不揮発性メモリの１つであるフラッシュメモリを想定し、そのメモリセルとしてフローティングゲート構造のメモリトランジスタを備えて構成されるものとする。従って、メモリセルはその記憶状態を、フローティングゲートに蓄積される電子の多寡で設定し、その記憶状態が、メモリトランジスタの閾値電圧の差となって現れる。つまり、同じゲート電圧を印加した状態で、閾値電圧の高いプログラム状態と、閾値電圧の低い消去状態では、メモリトランジスタのドレイン・ソース間を流れるドレイン電流が異なる。本発明回路１０はそのドレイン電流を判別してメモリセルの記憶情報を読み出す回路である。

図１に本発明回路１０の回路図を示す。本発明回路１０は、図１に示すように、メモリセルＭ３と、メモリセルＭ３の取り得る複数の状態（プログラム状態と消去状態）を１つずつ備えた２つの参照セルＭ１及びＭ２と、メモリセルＭ３に電流を供給して、メモリセルＭ３の記憶状態に応じた第１出力電圧をｓｌｓｅｌノードから出力する第１プリセンス回路１１と、参照セルＭ１とＭ２に各別に電流を供給して、参照セルＭ１とＭ２の各記憶状態に応じた第２出力電圧をｓｌｒｅｆ１ノードとｓｌｒｅｆ２ノードから各別に出力する２つの第２プリセンス回路１２，１３と、第１プリセンス回路１１の第１出力電圧を一方の差動入力とし、２つの第２プリセンス回路１２，１３の各第２出力電圧を他方の差動入力とする差動増幅回路で構成されたセンスアンプ１４とを、備えて構成される。

メモリセルＭ３は、通常メモリ容量に応じてその複数がアレイ状に配列されているが、図１では、読み出し対象として選択された１または複数の選択メモリセルの１つのみを表示している。データ入出力端子が複数ある半導体記憶装置において、１回の読み出し動作で複数のメモリセルが選択され、これらを同時並列に高速に読み出す場合は、図１に示す本発明回路１０が複数必要となる。

また、参照セルＭ１とＭ２は、選択メモリセルＭ３と同じワード線に接続されており、選択メモリセルＭ３と同じメモリアレイ内の同一行に配置されている。従って、参照セルＭ１とＭ２は、選択メモリセルの行アドレスに応じて、異なる参照セルが選択されることになる。更に、参照セルＭ１とＭ２、及び、選択メモリセルＭ３は、各ドレインが夫々のビット線（図１中、夫々のビット線はノードｎ４，ｎ２，ｎ６に対応している。）に接続しているが、同じメモリアレイ内の同じ行に配置されていることから、夫々同じ長さのビット線を有し、そのビット線上の寄生抵抗、寄生容量は同じとなっている。図１中、参照セルＭ１とＭ２、及び、選択メモリセルＭ３の各ソースは接地されているが、実際は共通ソース線に接続される。しかし、読み出し動作中は共通ソース線がグランドレベルであるので、上記各ソースも実質的に接地状態となる。

Ｎ型ＭＯＳＦＥＴ１１１、１０６、１０７はコラム選択用の選択トランジスタで、各ビット線と対応する各プリセンス回路１１，１２，１３との間に挿入されている。図１中は、夫々１つのトランジスタであるが２段以上の階層的な構造であっても構わない。

各プリセンス回路１１，１２，１３は、同じ回路構成で、第１プリセンス回路１１を例に説明すれば、メモリセルＭ３に電流を供給する負荷回路１０８と、出力ノードｓｌｓｅｌと選択トランジスタ１１１のドレイン側に位置する第１中間ノードｎ３との間に設けられたＮ型ＭＯＳＦＥＴからなる第１分離トランジスタ１０９と、第１中間ノードｎ３と入力が接続し第１分離トランジスタ１０９のゲートと出力が接続するインバータ１１０と、第１中間ノードｎ３を所定電圧に所定期間中充電する充電回路１１４を備えて構成される。ここで、第１分離トランジスタ１０９とインバータ１１０で帰還バイアス回路（第１帰還バイアス回路）が構成される。

充電回路１１４は、この第１帰還バイアス回路と類似の回路構成で、Ｎ型ＭＯＳＦＥＴからなる第１プルアップトランジスタ１０９’とインバータ１１０’を備えて構成される。第１プルアップトランジスタ１０９’は、ドレインが電源電圧に、ソースが第１中間ノードｎ３に、ゲートがインバータ１１０’の出力に夫々接続し、インバータ１１０’の入力は第１中間ノードｎ３に接続している。インバータ１１０’はインバータ１１０と同じ反転レベルを有し、その電源は、選択されたワード線ＷＬの立ち上がる前後の一定期間だけ電源電圧レベルとなるクロック信号ＣＬＫから供給され、当該期間外はグランドレベルとなり、インバータ１１０’の出力もグランドレベルとなって、第１プルアップトランジスタ１０９’はオフする。

２つの第２プリセンス回路１２，１３についても、図１に示すとおり、その回路構成は第１プリセンス回路１１と全く同じである。第２プリセンス回路１２は、参照セルＭ１に電流を供給する負荷回路１００と、出力ノードｓｌｒｅｆ１と選択トランジスタ１０６のドレイン側に位置する第２中間ノードｎ１との間に設けられたＮ型ＭＯＳＦＥＴからなる第２分離トランジスタ１０２と、第２中間ノードｎ１と入力が接続し第２分離トランジスタ１０２のゲートと出力が接続するインバータ１０４と、第２中間ノードｎ１を所定電圧に所定期間中充電する充電回路１１２を備えて構成される。ここで、第２分離トランジスタ１０２とインバータ１０４で帰還バイアス回路（第２帰還バイアス回路）が構成される。第２プリセンス回路１３は、参照セルＭ２に電流を供給する負荷回路１０１と、出力ノードｓｌｒｅｆ２と選択トランジスタ１０７のドレイン側に位置する第２中間ノードｎ５との間に設けられたＮ型ＭＯＳＦＥＴからなる第２分離トランジスタ１０３と、第２中間ノードｎ２と入力が接続し第２分離トランジスタ１０３のゲートと出力が接続するインバータ１０５と、第２中間ノードｎ２を所定電圧に所定期間中充電する充電回路１１３を備えて構成される。ここで、第２分離トランジスタ１０３とインバータ１０５で帰還バイアス回路（第２帰還バイアス回路）が構成される。

充電回路１１２，１１３の構成も、第１プリセンス回路１１の充電回路１１４と同じであり、夫々のインバータ１０４’及び１０５’には同じクロック信号ＣＬＫが供給される。尚、その他の重複する説明は割愛する。

また、各トランジスタ及びインバータの回路定数（ゲート長やゲート幅等の設計寸法）の各プリセンス回路１１，１２，１３間で対応するもの同士は同じ値に設定されている。

センスアンプ１４は、図３に示した従来のＰチャンネルカレントミラー型センスアンプ回路に対して、各差動入力段のＮ型ＭＯＳＦＥＴを夫々２つ並列にした構成とし、４つのＮ型ＭＯＳＦＥＴ、Ｎ１、Ｎ２、Ｎ４、Ｎ５のトランジスタサイズ（ゲート長、ゲート幅等）は同寸法に設定している。第２プリセンス回路１２のｓｌｒｅｆ１ノードと第２プリセンス回路１３のｓｌｒｅｆ２ノードを夫々、一方の差動入力トランジスタＮ１、Ｎ４のゲートに夫々接続し、第１プリセンス回路１１のｓｌｓｅｌノードを他方の差動入力トランジスタＮ２、Ｎ５のゲートに接続している。尚、図示していないが、第２プリセンス回路１２のｓｌｒｅｆ１ノードと第２プリセンス回路１３のｓｌｒｅｆ２ノードは、他の出力ビットのセンスアンプの同じ差動入力トランジスタＮ１、Ｎ４のゲートにも接続している。かかる構成により、各プリセンス回路１１〜１３の出力ノードのゲート容量負荷は何れも差動入力トランジスタＮ１、Ｎ２、Ｎ４、Ｎ５の２つ分となって同じとなる。従って、選択メモリセルＭ３と同じ記憶状態の参照セルＭ１またはＭ２のプリセンス回路１１、１２または１３における過渡応答特性は同じとなる。

次に、本発明回路１０の動作を説明する。ここで、説明の便宜上、参照セルＭ１が消去状態に設定されてその閾値電圧が低く、参照セルＭ２がプログラム状態に設定されてその閾値電圧が高いと仮定する。

本発明回路１０の動作原理は、センスアンプ１４の一方の差動入力トランジスタＮ１、Ｎ４には、参照セルＭ１、Ｍ２の２つの状態（消去状態とプログラム状態）に応じた合成電流（Ｉｅ＋Ｉｐ）が流れ、センスアンプ１４の他方の差動入力トランジスタＮ２、Ｎ５には、メモリセルＭ３の記憶状態（消去状態またはプログラム状態）に応じて、２×Ｉｅまたは２×Ｉｐが流れる。この時、Ｉｐ＞Ｉｅなる関係により、２×Ｉｅ＜（Ｉｅ＋Ｉｐ）＜２×Ｉｐなる関係にあるので、２つの差動入力トランジスタ群間で電流差が生じ、この電流差が差動増幅され、メモリセルＭ３の記憶状態に応じた出力ｓｄｏｕｔが得られるという考えに基づく。

先ず、クロック信号ＣＬＫが電源電圧レベルに立ち上がり、充電回路１１２〜１１４が活性化されると、ノードｎ１〜ｎ６の充電が開始され、夫々所定の電圧まで充電される。この時、第１中間ノードｎ３及び第２中間ノードｎ１、ｎ５は、夫々の帰還バイアス回路で決定される電圧レベルまで急速に充電される。ここで、帰還バイアス回路で決定される電圧レベルは、第１分離トランジスタ１０９及び第２分離トランジスタ１０２，１０３の各ゲート・ソース間電圧Ｖｇｓが閾値電圧に略等しく、ぎりぎりカットオフしている（或いは、しかけている）状態を維持可能な電圧レベルである。従って、夫々のインバータ１１０，１０４，１０５は中間レベルを出力することになり、当該電圧レベルは、インバータ１１０，１０４，１０５の反転レベル近傍の値となっている。

この状態では、第１分離トランジスタ１０９及び第２分離トランジスタ１０２，１０３はオン抵抗が極めて高い状態或いはオフ状態であるので、各プリセンス回路１１，１２，１３の出力ノードｓｌｓｅｌ，ｓｌｒｅｆ１，ｓｌｒｅｆ２は、夫々の中間ノードｎ３，ｎ１，ｎ５及びビット線ノードｎ４，ｎ２，ｎ６と分離された低負荷状態で、夫々の負荷回路１０８，１００，１０１によって所定の電圧レベルまで高速に充電される。

一方、第１中間ノードｎ３及び第２中間ノードｎ１、ｎ５の充電が完了した時点或いは完了前に、選択メモリセルＭ３及び参照セルＭ１，Ｍ２に接続する選択されたワード線ＷＬが立ち上がる。尚、第１中間ノードｎ３及び第２中間ノードｎ１、ｎ５の充電が完了後にクロック信号ＣＬＫがグランドレベルにリセットされ、充電回路１１２〜１１４を非活性化するように充電期間が予め設定されている。

選択ワード線ＷＬが立ち上がると、参照セルＭ１の閾値電圧が低いのでオンし、参照セルＭ２に比べて大きな電流が流れ、第２中間ノードｎ１及びノードｎ２の電圧レベルが低下し、第２帰還バイアス回路のインバータ１０４によって第２分離トランジスタ１０２はオン状態となる。このため、第２プリセンス回路１２のｓｌｒｅｆ１ノードは、第２中間ノードｎ１の低下に追従してＬレベル（低電圧レベル）となる。一方、参照セルＭ２は、選択ワード線ＷＬが立ち上がっても、閾値電圧が高いため、オフ状態のままか、或いは、オンしても流れる電流が少ないため、第２中間ノードｎ５及びノードｎ６の電圧が低下せず、第２帰還バイアス回路のインバータ１０４によって第２分離トランジスタ１０３のカットオフ状態が維持される。従って、第２プリセンス回路１３のｓｌｒｅｆ２ノードは、負荷回路１０１による充電レベルを維持するじか、或いは、まだ充電途中の場合は、そのまま充電が続行される。

参照セルＭ１とＭ２の各第２プリセンス回路１３の第２出力電圧をセンスアンプ１４の一方の差動入力トランジスタＮ１、Ｎ４のゲートに夫々入力することにより、プログラム状態と消去状態の両状態に対応する電流を差動入力トランジスタＮ１、Ｎ４を通じて並列に流す。ここで、消去状態に対応する差動入力トランジスタＮ１を流れる電流をＩｅ、プログラム状態に対応する差動入力トランジスタＮ４流れる電流をＩｐとすると、Ｉｐ＞Ｉｅであり、差動入力トランジスタＮ１、Ｎ４を流れる電流の合計は、（Ｉｅ＋Ｉｐ）となる。

次に、選択メモリセルＭ３は、記憶状態に応じて消去状態とプログラム状態の何れかを取り得る。選択メモリセルＭ３が消去状態の場合には、上記参照セルＭ１と同様に、ｓｌｓｅｌノードがＬレベルとなる。消去状態に対応する出力電圧を、ｓｌｓｅｌノードを通じて、センスアンプ１４の他方の差動入力トランジスタＮ２、Ｎ５のゲートに入力することにより、消去状態に対応する電流（２×Ｉｅ）を差動入力トランジスタＮ２、Ｎ５を通じて流す。

他方、選択メモリセルＭ３がプログラム状態の場合には、上記参照セルＭ２と同様に、ｓｌｓｅｌノードがＨレベル（高電圧レベル）となる。プログラム状態に対応する電圧を、ｓｌｓｅｌノードを通じて、センスアンプ１４の他方の差動入力トランジスタＮ２、Ｎ５のゲートに入力することにより、プログラム状態に対応する電流（２×Ｉｐ）を差動入力トランジスタＮ２、Ｎ５を通じて流す。

以上から明らかなように、参照セルＭ１，Ｍ２に対応する合計電流値（Ｉｅ＋Ｉｐ）と選択メモリセルＭ３に対応する合計電流値（２×Ｉｅ）または（２×Ｉｐ）には、上述の如く、２×Ｉｅ＜（Ｉｅ＋Ｉｐ）＜２×Ｉｐなる関係が成り立つため、この電流差をセンスアンプ１４が差動増幅し、且つ、電圧変換して出力ノードｓｄｏｕｔから出力する。図１に例示する本発明回路１０では、選択メモリセルＭ３が消去状態である場合には、出力ノードｓｄｏｕｔはＨレベルを出力し、選択メモリセルＭ３がプログラム状態である場合には、Ｌレベルを出力する。

次に、本発明回路１０の別実施の形態につき説明する。

〈１〉上記実施形態では、センスアンプ１４の参照セルＭ１、Ｍ２側の差動入力段（トランジスタＮ１、Ｎ４）を流れる電流（参照電流）を、消去状態に対応する電流値Ｉｅとプログラム状態に対応するＩｐの夫々の合計（Ｉｅ＋Ｉｐ）になるような場合を説明した。しかしながら、参照セルＭ１、Ｍ２側の差動入力段を流れる参照電流は、必ずしも（Ｉｅ＋Ｉｐ）である必要はなく、３つ以上の参照セルを用いて、ＩｅとＩｐを任意に組み合わせて種々の参照電流を生成してもよい。

図６に３つの参照セルＭ１，Ｍ２，Ｍ４を使用して参照電流を生成する本発明回路２０を示している。ここで、図１との相違点は、参照セルＭ４に係る第２プリセンス回路１５が追加になった点と、センスアンプ１４の差動入力段の各トランジスタが３つに増えた点であり、その他の構成、及び、各部の機能、動作は、図１に示す本発明回路１０と同じである。

図６に示す本発明回路２０は、通常の読み出し用だけでなく、プログラム後や消去後のベリファイ動作を行うためのベリファイ用の読み出し回路を構成することが可能である。

例えば、参照セルＭ１，Ｍ２，Ｍ４の内、２つが消去状態、１つがプログラム状態である場合には、（２×Ｉｅ＋Ｉｐ）の参照電流を生成することができる。ここで、（２×Ｉｅ＋Ｉｐ）以上の電流値を発生させるメモリセルＭ３を消去状態と判定するようにすれば、消去ベリファイ用の読み出し回路が実現できる。出力ノードｓｄｏｕｔがＨレベルとなった場合には、センスアンプ１４のメモリセル側の差動入力段を流れる被判定電流が（２×Ｉｅ＋Ｉｐ）より小さい電流値であることを意味するため、選択メモリセルＭ３は、消去状態であると判定できる。一方、出力ノードｓｄｏｕｔがＬレベルとなった場合には、（２×Ｉｅ＋Ｉｐ）より大きい電流値であることを意味するため、選択メモリセルＭ３の消去が不十分であると判定できる。この場合には、再度消去動作を行えばよい。

例えば、参照セルＭ１，Ｍ２，Ｍ４の内、１つが消去状態、２つがプログラム状態である場合には、（Ｉｅ＋２×Ｉｐ）の参照電流を生成することができる。ここで、（Ｉｅ＋２×Ｉｐ）以下の電流値を発生させるメモリセルＭ３をプログラム状態と判定するようにすれば、プログラムベリファイ用の読み出し回路が実現できる。出力ノードｓｄｏｕｔがＬレベルとなった場合には、センスアンプ１４のメモリセル側の差動入力段を流れる被判定電流が（Ｉｅ＋２×Ｉｐ）より大きい電流値であることを意味するため、選択メモリセルＭ３は、プログラム状態であると判定できる。一方、出力ノードｓｄｏｕｔがＨレベルとなった場合には、（Ｉｅ＋２×Ｉｐ）より小さい電流値であることを意味するため、選択メモリセルＭ３のプログラムが不十分であると判定できる。この場合には、再度プログラム動作を行えばよい。

〈２〉上記〈１〉の別実施の形態の本発明回路２０を用いれば、３以上の参照セルを使用して、消去状態とプログラム状態の組み合わせで異なる複数の参照電流を生成することができるため、所定の範囲内に複数の参照電流を設定して、１つのメモリセルに３値以上の多値を記憶させる場合の読み出し回路にも、応用することができる。

〈３〉上記各実施形態では、メモリセルとしてフラッシュメモリセルを想定したが、メモリセルはこれに限定されるものではない。また、メモリセルは、記憶状態の違いがメモリトランジスタの閾値電圧の違いとなって現れるもの以外に、ＭＲＡＭ、ＯＵＭ、ＲＲＡＭ等のように可変抵抗素子型のメモリセルであっても構わない。この場合、複数の参照セルは、その内の少なくとも１つの抵抗値が大きく、その内の少なくとも１つの抵抗値が小さく設定することにより、図１及び図６に示す本発明回路１０，２０が利用できる。

〈４〉上記実施形態において、各プリセンス回路１１，１２，１３の帰還バイアス回路のインバータ１１０，１０４，１０５の反転レベルと、充電回路１１２，１１３，１１４のインバータ１１０’，１０４’，１０５’を同じに設定する場合を説明したが、両インバータの反転レベルは必ずしも等しく設定する必要はない。また、充電回路１１２，１１３，１１４による充電レベルの調整は、インバータ１１０’，１０４’，１０５’の反転レベルの他、クロック信号ＣＬＫのタイミングで調整しても構わない。

〈５〉上記実施形態において例示した、充電回路１１２，１１３，１１４の充電期間、ワード線の立ち上がり時期等のタイミング関係は、一例であり、適宜変更可能である。また、負荷回路１０８，１００，１０１として直流負荷型のものを想定し、第１分離トランジスタ１０９及び第２分離トランジスタ１０２，１０３の動作状態に応じて、各プリセンス回路１１，１２，１３の出力ノードｓｌｓｅｌ，ｓｌｒｅｆ１，ｓｌｒｅｆ２を充電する構成を説明したが、負荷回路１０８，１００，１０１として制御信号によってオンオフするダイナミック型を想定し、ワード線の立ち上がり、或いは、充電期間の終了時期に同期して活性化する構成でも構わない。

〈６〉本発明回路において、各プリセンス回路１１，１２，１３に充電回路１１２，１１３，１１４を設けることで、高速読み出しが実現できるが、必ずしも設けなくても構わない。また、本発明回路は、各プリセンス回路１１，１２，１３に帰還バイアス回路を導入することにより、その効果を最大限に発揮できる。しかし、帰還型バイアス回路も必ずしも設けなくても、複数の参照セルを用いた本発明の読み出し原理は応用できる。

本発明に係る半導体記憶装置の読み出し回路の一実施形態を示す回路図。 半導体記憶装置の読み出し回路の一従来例を示す回路図。 Ｐチャンネルカレントミラー型センスアンプ回路の一例を示す回路図。 半導体記憶装置の帰還型バイアス回路を導入した読み出し回路の一従来例を示す回路図。 可変抵抗素子をメモリセルに使用した半導体記憶装置の読み出し回路で用いる参照セルの従来の構成例を示す回路図。 本発明に係る半導体記憶装置の読み出し回路の他の実施形態を示す回路図。

符号の説明

１０、２０ ：本発明に係る半導体記憶装置の読み出し回路
１１ ：第１プリセンス回路
１２、１３、１５ ：第２プリセンス回路
１４ ：センスアンプ
１００、１０１、１０８：負荷回路
１１５ ：負荷回路
１０２、１０３ ：第２分離トランジスタ（第２帰還バイアス回路）
１０２’、１０３’ ：プルアップトランジスタ（充電回路）
１０４、１０５ ：インバータ（第２帰還バイアス回路）
１０４’、１０５’ ：インバータ（充電回路）
１０６、１０７、１１１：コラム選択用の選択トランジスタ
１０９ ：第１分離トランジスタ（第１帰還バイアス回路）
１０９’ ：プルアップトランジスタ（充電回路）
１１０ ：インバータ（第１帰還バイアス回路）
１１０’ ：インバータ（充電回路）
１１２、１１３、１１４：充電回路
１１９ ：充電回路
Ｍ１、Ｍ２、Ｍ４ ：参照セル
Ｍ３ ：メモリセル（選択メモリセル）
ｎ１、ｎ５ ：第２中間ノード
ｎ３ ：第１中間ノード
ｎ２，ｎ４，ｎ６ ：ノード（ビット線）
Ｎ１、Ｎ２、Ｎ４、Ｎ５：差動入力段の入力トランジスタ
Ｎ３ ：Ｎ型ＭＯＳＦＥＴ（バイアストランジスタ）
Ｎ６、Ｎ７ ：差動入力段の入力トランジスタ
Ｐ１、Ｐ２ ：Ｐ型ＭＯＳＦＥＴ（カレントミラー）
ｓｌｒｅｆ１ ：第２プリセンス回路の出力ノード
ｓｌｒｅｆ２ ：第２プリセンス回路の出力ノード
ｓｌｓｅｌ ：第１プリセンス回路の出力ノード
ｓｄｏｕｔ ：センスアンプの出力ノード
ＷＬ ：ワード線（選択ワード線）

Claims (12)

1. 状態の変化によって情報を記憶するメモリセルと、
   前記メモリセルの取り得る複数の状態を少なくとも１つずつ備えた複数の参照セルと、
   前記メモリセルに電流を供給して、前記メモリセルの記憶状態に応じた第１出力電圧を出力する第１プリセンス回路と、
   前記複数の参照セルに各別に電流を供給して、前記複数の参照セルの各記憶状態に応じた第２出力電圧を各別に出力する複数の第２プリセンス回路と、
   差動増幅回路で構成され、前記差動増幅回路の一方の入力を前記参照セルと同数に並列に分割して、分割した夫々の入力に前記複数の第２プリセンス回路の前記第２出力電圧を各別に供給し、前記差動増幅回路の他方の入力に前記第１プリセンス回路の前記第１出力電圧を供給可能に構成されたセンスアンプと、を備えてなることを特徴とする半導体記憶装置。
2. 前記差動増幅回路の両方の入力を夫々前記参照セルと同数のＭＯＳトランジスタで構成し、前記一方の入力を構成する前記各ＭＯＳトランジスタのゲートに前記複数の第２プリセンス回路の前記第２出力電圧を各別に供給し、前記他方の入力を構成する前記各ＭＯＳトランジスタの全てのゲートに前記第１プリセンス回路の前記第１出力電圧を供給することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記センスアンプが独立して少なくとも前記参照セルと同数存在し、前記参照セルと同数の前記センスアンプの前記一方の入力に、前記複数の第２プリセンス回路の前記各第２出力電圧が共通に供給されることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記参照セルの数が２であることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
5. 前記メモリセルが２値データを記憶可能であって、
   前記参照セルの一方が前記２値データの一方値に対応する状態に固定され、前記参照セルの他方が前記２値データの他方値に対応する状態に固定されていることを特徴とする請求項４に記載の半導体記憶装置の読み出し回路。
6. 前記参照セルの数が３以上であることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
7. 前記メモリセルが２値データを記憶可能であって、
   前記参照セルの少なくとも１つが前記２値データの一方値に対応する状態に固定され、前記参照セルの少なくとも１つが前記２値データの他方値に対応する状態に固定されるように、前記各参照セルが前記２値データの何れかに対応する状態に固定されていることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記第１プリセンス回路と前記複数の第２プリセンス回路は、夫々同じ回路構成で、対応する回路素子の設計寸法が同じであることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
9. 前記第１プリセンス回路は、前記メモリセルと前記第１出力電圧を出力する第１出力ノードとの間の電流経路上に、少なくとも１つの第１分離トランジスタを設け、前記第１分離トランジスタの前記メモリセル側の第１中間ノードの電圧に応じて前記第１分離トランジスタの電流量を制御して、前記第１中間ノードを所定電位にバイアスする第１帰還バイアス回路を備え、
   前記複数の第２プリセンス回路の夫々は、前記参照セルと前記第２出力電圧を出力する第２出力ノードとの間の電流経路上に、少なくとも１つの第２分離トランジスタを設け、前記第２分離トランジスタの前記参照セル側の第２中間ノードの電圧に応じて前記第２分離トランジスタの電流量を制御して、前記第２中間ノードを所定電位にバイアスする第２帰還バイアス回路を備えていることを特徴とする請求項１〜８の何れか１項に記載の半導体記憶装置。
10. 前記第１プリセンス回路は、前記第１中間ノードを所定期間中に充電する第１充電回路を備え、
    前記複数の第２プリセンス回路の夫々は、前記第２中間ノードを所定期間中に充電する第１充電回路を備えていることを特徴とする請求項９に記載の半導体記憶装置。
11. 前記メモリセルと前記参照セルは、閾値電圧の変化によって情報を記憶可能な不揮発性のメモリトランジスタを備えて構成されることを特徴とする請求項１〜１０の何れか１項に記載の半導体記憶装置。
12. 前記メモリセルと前記参照セルは、抵抗値の変化によって情報を記憶可能な不揮発性の抵抗素子を備えて構成されることを特徴とする請求項１〜１０の何れか１項に記載の半導体記憶装置。

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