JP2006294206A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】データ書込／読出の信頼性が改善された不揮発性半導体記憶装置を実現する。
【解決手段】書込電流を供給する書込電流源（４Ｗ）から内部データ線（ＩＤＬ）、ビット線（ＢＬ）、ソース線（ＳＬ）、基準電位ノード（ＮＤ）に至る経路のメモリセル（ＭＣ）を除く抵抗値を常時一定とし、かつこの電流経路においてメモリセルと可変電流源の間の抵抗値およびメモリセルから基準電位ノードの間の抵抗値を各々５００Ω以内に設定する。
【選択図】図６

Description

この発明は不揮発性半導体記憶装置に関し、特に、記憶データに応じて選択的に結晶状態（多結晶状態）または非晶質状態となるデータ記憶部を有するメモリセルを含む相変化メモリの書込／読出データの信頼性を改善するための構成に関する。

携帯機器用途などにおいては、情報を不揮発的に記憶する不揮発性メモリが広く用いられている。このような不揮発性メモリには、積層ゲート型トランジスタのフローティングゲートに電荷を蓄積して情報を記憶するフラッシュメモリの他に、記憶情報に応じて記憶素子の抵抗値が変化する抵抗値変化型のメモリセルを用いるメモリがある。このような抵抗値変化型メモリとしては、磁気抵抗効果を利用する磁気メモリ（ＭＲＡＭ）、ペロブスカイト型酸化物の電圧パルス刺激による抵抗変化を利用するレジスタンスＲＡＭ（ＲＲＡＭ）、および熱処理により結晶化（多結晶）状態と非晶質状態の間で変化し、各状態で抵抗値が異なる相変化材料を記憶素子として利用する相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）などが知られている。

特許文献１（特開２００３−２９８０１３号公報）においては、相変化メモリにおける相変化材料素子を低抵抗化するために、ＧＳＴ膜（Ｇｅ−Ｓｂ−Ｔｅ膜）に代えて、Ｓｂ−Ｔｅ膜を主要成分とし、Ｓｂ添加量を５６％以上とすることにより、比抵抗を１００Ωｃｍとして、微細化されたセルを実現する構成を開示している。この特許文献１においては、また、添加材料として、総量として原子比で１５％以下のＩｎ、Ａｇ、およびＧｅが含まれてもよい事が示されている。

特許文献２（特開２００４−１８６５５３号公報）においては、ＲＲＡＭにおいて、ソース線をワード線と平行に配置し、ビット線と直交する方向のメモリセルでソース線を共有する構成が示されている。この特許文献２においては、行方向に隣接する２つの可変抵抗素子に共通にアクセストランジスタを設け、このアクセストランジスタのゲート幅を広くして、そのオン抵抗を低減することを図る構成が示されている。加えて、この特許文献２においては、単位セルの構成として、ビット線と平行にソース線が配置される構成が例示されている。
特開２００３−２９８０１３号公報 特開２００４−１８６５５３号公報

前述の特許文献１に示される構成においては、相変化材料素子の材料組成を選択することにより、この相変化材料素子の抵抗値を低減することが図られている。特許文献１によれば、結晶化（結晶質または多結晶）状態と非晶質状態とで、抵抗値が１０Ωと１０ＫΩのオーダの間で変化する。通常、抵抗値によりデータを記憶しているメモリセル間では、製造プロセスのばらつきなどにより、抵抗値のばらつきが生じ、特に、相変化材料素子の場合、非晶質状態を利用するため、この抵抗値のばらつきは相当大きい。上述の特許文献１においては、このような抵抗値のばらつきの問題については何ら考慮していない。

また、通常、このような相変化メモリにおいては内部で複数ビットのメモリセルのデータを同時に読出することが行なわれる。これらの同時にデータが読出されるメモリセルがソース線を共有する構成の場合、これらの選択メモリセルを介して並行して読出電流が流れ、共有ソース線を介して読出電流による選択メモリセル間の相互干渉が生じ、正確な読出を行なうことができなくなる可能性がある。たとえば、共有ソース線に複数のメモリセルが接続される場合、一番抵抗値が低いメモリセルにより、共有ソース線に大きな電流が流れ、この電流により、ソース線電位が上昇すると、他の選択メモリセルの読出電流が制限され、アクセス時間が長くなるまたは誤読出が生じるという問題が生じる。

また、前述の特許文献１においても示されているように、データ書込時、その結晶状態を非晶質状態とするためにデータ書込時と読出時とで１桁以上異なる電流を同じ電流経路を介して流す。したがって、この大きな書込電流を供給するための書込回路系の浮遊容量が、読出電流経路に付随し、読出電流の変化を高速で生じさせることができなくなるという問題が生じる。

特許文献２においては、データ読出の高速化を行なうために、アクセストランジスタを共有する抵抗素子の一方を低抵抗状態および他方を高抵抗状態とし、相補ビット線構造として、相補データをセンスアンプで検出する構成が示されている。しかしながら、この場合、２つの可変抵抗素子により、１ビットのデータを記憶しており、記憶容量が低減されるという問題が生じる。

この相補ビット線構成に代えて、センスアンプに対して選択メモリセルを結合し、さらに、このセンスアンプに対し選択メモリセルに対する参照データ（電流）を供給する方法を用いる構成が考えられる。この場合、参照電流を生成する素子として、正規メモリセルと同様の構成を有する参照セルを利用し、この参照セルにより、高抵抗状態と低抵抗状態の間の中間の抵抗値状態に対応する電流を生成する。この構成の場合、データ線に存在する寄生抵抗および寄生容量を充電しつつ、正規メモリセルおよび参照セルに対し電流が流れるため、充電動作中においても、正規メモリセルおよび参照セルの電流差を読出すことができ、高速読出が可能となる。この場合、参照セルとして、メモリセルと同一構造および形状のセルを利用することによって温度特性等を一致させることができ、動作環境に起因する電流変化が相殺され、特性補償回路を読出回路に設ける必要がなく、読出回路を簡略化することができる。

通常、参照セルは、正規メモリセルと整列して配置され、同一行の正規メモリセルおよび参照セルを選択して正規メモリセルビット線および参照セルビット線をセンスアンプに接続する。したがって、正規メモリセルが選択される回数よりも、参照セルが選択される回数が多くなる。この場合、参照セルには読出電流が流れるため、この読出電流により、相変化材料素子の状態が非晶質状態から徐々に結晶化状態に変化するリードディスターブが生じる可能性が高く、正確な参照電流を生成することができなくなるという問題が生じる。

上述の特許文献２においては、単にメモリセルにおけるアクセストランジスタのオン抵抗を低減する構成が考慮されているだけであり、このような高抵抗状態の参照セルを用いて参照電流を生成する読出部の構成は何ら考慮されていない。

また、データ読出時には、選択メモリセルの抵抗値を判定するために、選択メモリセルに読出電流を供給し、基準電圧または基準電流と比較して読出動作を行なう。この選択メモリセルへ供給される読出電流が流れる電流経路は、センスアンプ（読出回路）−内部データ線−コラム（ビット線）選択ゲート−ビット線−メモリセル選択トランジスタ−メモリセル抵抗（相変化材料素子）−ソース線−接地電位（基準電位源）というような経路である。この電流経路において、内部データ線、ビット線およびソース線の長さが、選択アドレスの位置（選択メモリセルの位置）に応じて変化した場合、読出電流経路の総抵抗値が変化するため、応じて読出電流も変化し、データ読出時のセンス動作に対するマージンが低くなるという問題が生じ、正確なデータの高速読出を行なうことができなくなるという問題が生じる。

また、データ書込時においても、同様、選択メモリセルに書込電流を流す書込電流経路が形成される。この書込電流経路は、書込電流源−内部データ線−コラム選択ゲート−ビット線−メモリセル選択トランジスタ−メモリセル（相変化材料素子）−ソース線−接地電位というような経路である。したがって、この場合においても、選択アドレス位置によって、この書込電流経路に含まれる内部データ線、ビット線およびソース線の長さが変わると、この書込電流経路の総抵抗値が変化し、応じて書込電流値が変化し、データ書込動作時のマージンが損なわれ正確な高速書込を行なうことができなくなるという問題が生じる。

また、複数ビット単位でデータの読出が行われる場合、データ書込時においても、複数ビット単位でメモリセルに対するデータの書込が行なわれる。これらの同時に選択されるメモリセルがソース線を共有する場合、読出時と同様、書込動作時においても選択メモリセル間で共有ソース線を介して相互干渉が生じる。たとえば、一番抵抗値の低いメモリセルを介して共有ソース線に大きな書込電流が流れ、共有ソース線の電位が上昇し、他のメモリセルの書込電流を制限して、書込誤動作などが生じる。また、書込電流が大きく、共有ソース線の電気抵抗により、十分な大きな書込電流を流すことができず、誤書込が生じる可能性がある。

上述の特許文献２においては、このような書込時および読出時の共有ソース線におけるソース電位の変動の問題については何ら考慮していない。また、選択メモリセル位置に応じた読出電流／書込電流の変化の問題についても何ら考慮していない。

それゆえ、この発明の目的は、高信頼度でデータの書込／読出を行なうことのできる不揮発性半導体記憶装置を提供することである。

この発明の他の目的は、高速でデータ読出を行なうことのできる相変化メモリを提供することである。

この発明の第１の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が電流印加による熱により抵抗値が可変であり、その抵抗値により情報を記憶する複数の正規メモリセルと、これらの複数の正規メモリセルと整列して少なくとも１行に配列される複数の参照セルを備える。正規メモリセルは、記憶情報に応じて選択的に設定される第１の抵抗状態および第２の低抵抗状態を少なくとも有する。参照セルは、少なくとも正規メモリセルの第１の抵抗状態に対応する抵抗値と異なる抵抗値を有する記憶素子を含む。

この発明の第１の観点に係る不揮発性半導体記憶装置は、さらに、アドレス信号に従って正規セルおよび参照セルを選択するセル選択手段と、選択された正規セルおよび参照セルを流れる電流を比較して、該選択された正規セルの記憶情報を検出する読出回路を備える。

この発明の第２の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が熱印加により抵抗値が可変でありかつその抵抗値に応じてデータを記憶する複数のメモリセルと、データ書込時およびデータ読出時、前記複数のメモリセルの選択されたメモリセルに発熱用の書込電流またはデータ読出用の読出電流を供給する電流供給手段と、メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、書込電流および読出電流をそれぞれデータ書込モード時およびデータ読出モード時前記選択メモリセルを介して対応のビット線との間で伝達する複数のソース線を備える。各ソース線に接続するメモリセルにおいては、データ書込時およびデータ読出時、１つのメモリセルが選択され、各ソース線には１つのメモリセルを介して電流が流れる。

また、書込電流が流れる経路において、書込電流源から選択メモリセルまでの電流経路および選択メモリセルからソース線を介して基準電位源までの電流経路各々の抵抗値は、５００Ω以下である。

この発明の第３の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が熱印加により抵抗値が可変であり、かつその抵抗値に応じてデータを記憶する複数のメモリセルと、データ書込時、これら複数のメモリセルの選択されたメモリセルに発熱用の書込電流を供給する書込電流供給手段と、メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、ビット線と書込電流を選択メモリセルを介して対応のビット線との間で流す複数のソース線とを備える。書込電流源からビット線およびソース線および基準電位源までの電流経路におけるメモリセルを除く抵抗値は、選択メモリセルの位置に係らず実質的に一定とされる。

第１の観点に係る不揮発性半導体記憶装置においては、参照セルは、第１の抵抗状態に対応する状態以外の状態の記憶素子で構成する。したがって、この参照セルにおいて、正規のメモリセルよりも読出電流が流れる回数が多い場合においても、その状態が変化する可能性は小さいため、リードディスターブを防止することができ、正確に、参照電流を生成することができる。

第２の観点に係る不揮発性半導体記憶装置においては、また、データ書込時、選択メモリセルが、ソース線に対して１ビットのメモリセルが接続される構成とすることにより、書込電流が１つのメモリセルを介してソース線を流れるだけであり、書込電流の選択メモリセル間での相互干渉を抑制することができ、正確かつ高速でデータの書込を行なうことができる。また、書込電流経路の抵抗値を、それぞれ５００Ω以下とすることにより、電源電圧が３Ｖの場合においても、メモリセルに印加される電圧が２Ｖとなり、十分な大きさの電流をメモリセルに供給することができ、低電源電圧下においてもデータの書込を確実に行うことができる。

また、第３の観点の不揮発性半導体記憶装置においては、書込電流源からデータ線、ビット線およびソース線を介して書込電流が流れる経路のメモリセルを除く総抵抗値を、選択アドレスの位置にかかわらず実質的に同一としており、書込電流の選択メモリセルのアレイ内位置依存性を抑制することができ、正確な書込を行なうことができ、書込マージンを増大させることができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図１において、不揮発性半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１を含む。メモリセルアレイ１においては、メモリセルＭＣの各行に対応してワード線ＷＬが配置され、メモリセル列に対応してビット線ＢＬが配置される。ビット線ＢＬと平行に各ビット線に対応してソース線ＳＬが配設される。このソース線ＳＬは、メモリセルアレイ１の第１の辺に沿ってビット線ＢＬおよびソース線ＳＬと直交する方向に延在して配置されるグローバルソース線ＧＳＬに結合される。グローバルソース線ＧＳＬは、接地ノード（接地パッド；基準電位源）に結合される。メモリセルＭＣは、その構成は後に説明するが、相変化材料素子を記憶素子として含み、書込電流に応じてその相変化材料素子が結晶化状態（結晶状態または多結晶状態）または非晶質状態に設定される。結晶化状態が低抵抗状態に対応し、非晶質状態が高抵抗状態に対応する。

不揮発性半導体記憶装置は、さらに、図示しないアドレス入力回路からのアドレス信号に従ってメモリセルアレイ１の選択行に対応するワード線ＷＬを選択状態へ駆動する行選択回路２と、図示しないアドレス入力回路からの列アドレス信号に従ってメモリセルアレイ１の選択列に対応するビット線ＢＬを選択する列選択回路３と、列選択回路３外部に、ワード線ＷＬの延在方向と同方向に延在して配置される内部データ線ＩＤＬと、内部データ線ＩＤＬに書込／読出電流を供給する書込／読出回路４を含む。

メモリセルＭＣの選択時、書込／読出回路４から書込または読出電流Ｉが供給され、列選択回路３により選択されたビット線ＢＬからメモリセルＭＣおよびソース線ＳＬを介してグローバルソース線ＧＳＬに電流が流れる。

ソース線ＳＬは、ワード線ＷＬと交差しており、その交差部に対応するメモリセルＭＣが選択される。従って、１つのソース線ＳＬに対しては１つのメモリセルＭＣのみが選択されて、書込／読出電流が流れるだけであり、データ書込／読出時におけるソース線電位の選択メモリセル間の相互干渉を防止することができる。

ビット線ＢＬおよびソース線ＳＬは、単位長当りの抵抗値が等しくされる。また、内部データ線ＩＤＬおよびグローバルソース線ＧＳＬの単位長当りの抵抗値もそれぞれ等しくされる。したがって、メモリセルＭＣの抵抗値を除けば、メモリセルＭＣを介して書込／読出回路４から接地ノードへ流れる電流経路における総抵抗値は、メモリセルＭＣのメモリセルアレイ１内の位置にかかわらず一定とすることができ、書込／読出電流のメモリセルのアレイ内位置依存性を抑制することができ、正確な書込／読出を実現することができる。

図２は、図１に示す不揮発性半導体記憶装置のデータ書込に関連する部分の構成の一例を示す図である。図２においては、メモリセルアレイ１内において、ビット線ＢＬ１およびソース線ＳＬ１の間に配設されるメモリセルＭＣ１およびＭＣを代表的に示す。メモリセルＭＣ１およびＭＣ２は、それぞれ、ワード線ＷＬ１およびＷＬ２に結合される。メモリセルＭＣ１およびＭＣ２は、同一構成を有し、図２においては、メモリセルＭＣ２の構成要素に対して参照符号を付す。このメモリセルＭＣ２は、ＧＳＴ膜などのカルコゲナイド材料で構成される相変化材料素子ＰＣＥと、この相変化材料素子ＰＣＥの書込時加熱するヒータ層ＨＴと、ワード線ＷＬ２の選択時ヒータ層ＨＴをソース線ＳＬ１に電気的に結合するアクセストランジスタＡＴを含む。これらの相変化材料素子ＰＣＥ、ヒータ層ＨＴおよびアクセストランジスタＡＴは、ビット線ＢＬ１とソース線ＳＬ１の間に直列に接続される。アクセストランジスタＡＴは、一例として、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。

相変化材料素子ＰＣＥは、ＧＳＴ膜であってもよく、また、（Ａｇ）−Ｉｎ−Ｓｂ−Ｔｅ系材料素子が用いられてもよい。また、ヒータ用の抵抗素子（ヒータ層ＨＴ）としては、一般に、タングステン等の高融点の耐火性金属が用いられる。

書込／読出回路４は、データ書込時書込電流を供給する可変電流源４Ｗを含む。可変電流源４Ｗは、書込データに応じて選択的に生成される書込制御信号φ０およびφ１を受けるＮＯＲゲートＮＧと、ＮＯＲゲートＮＧの出力信号を反転するインバータＩＶと、電源ノードと内部データ線ＩＤＬの間に接続されかつそのゲートが内部ノードＮＤ０に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＴ１と、電源ノードと内部ノードＮＤ０の間に接続されかつそのゲートが内部ノードＮＤ０に接続されるＰチャネルＭＯＳトランジスタＰＴ２と、インバータＩＶの出力信号がＬレベルのときに内部ノードＮＤ０を電源ノードに結合するＰチャネルＭＯＳトランジスタＰＴ３と、書込制御信号φ０に従って内部ノードＮＤ０から接地ノードへ電流を駆動するＮチャネルＭＯＳトランジスタＮＴ１と、書込制御信号φ１に従って内部ノードＮＤ０から接地ノードへ電流を駆動するＮチャネルＭＯＳトランジスタＮＴ２を含む。

ＭＯＳトランジスタＮＴ１のチャネル幅Ｗ１は、ＭＯＳトランジスタＮＴ１のチャネル幅Ｗ２よりも小さく、ＭＯＳトランジスタＮＴ１の電流駆動力は、ＭＯＳトランジスタＮＴ１の電流駆動力よりも大きくされる。書込制御信号φ０およびφ１は、それぞれ、データ“０”および“１”を書き込むときに活性化される。

内部データ線ＩＤＬは、列選択信号ＣＳＬに応答して選択的に導通する列選択ゲートＣＳＧを介してビット線ＢＬ１に結合される。

図３は、図２に示すデータ書込系の動作を示す信号波形図である。以下、図３を参照して、図２に示すデータ書込系の動作について説明する。

データ書込前においては、書込制御信号φ０およびφ１はともにＬレベルであり、インバータＩＶの出力信号はＬレベルであり、内部ノードＮＤ０はＭＯＳトランジスタＰＴ３により電源電圧レベルに維持される。ＭＯＳトランジスタＰＴ１およびＰＴ２はともにオフ状態にある。また、書込制御信号φ０およびφ１がＬレベルであるため、ＭＯＳトランジスタＮＴ１およびＮＴ２もオフ状態にある。

データ書込時、選択行に対応するワード線ＷＬが選択状態へ駆動される。今、ワード線ＷＬ２が選択された状態を考える。応じて、メモリセルＭＣ２においてアクセストランジスタＡＴがオン状態となり、ビット線ＢＬ１からメモリセルＭＣ２を介してソース線ＳＬ１へ電流が流れる経路が形成される。ソース線ＳＬ１はグローバルソース線ＧＳＬに接続されており、このグローバルソース線ＧＳＬを介して接地ノード（接地パッド）に結合される。

次いで、列選択信号ＣＳＬが選択状態へ駆動され、列選択ゲートＣＳＧがオン状態となり、内部データ線ＩＤＬがビット線ＢＬ１に結合される。データ“０”書込時においては、書込制御信号φ０が駆動される。書込制御信号φ０がＨレベルに立上がると、ＮＯＲゲートＮＧの出力信号がＬレベルとなり、応じてインバータＩＶの出力信号がＨレベルとなり、ＭＯＳトランジスタＰＴ３がオフ状態となる。一方、ＭＯＳトランジスタＮＴ１がオン状態となり、内部ノードＮＤ０は、接地ノードへ電流を放電する。ＭＯＳトランジスタＮＴ１の駆動電流は、ＭＯＳトランジスタＰＴ２から供給される。ＭＯＳトランジスタＰＴ２およびＰＴ１が、ＭＯＳトランジスタＰＴ２をマスタとするカレントミラー回路を構成しており、ＭＯＳトランジスタＮＴ１が駆動する電流に応じた電流が、図２において太線で示すように、内部データ線ＩＤＬからビット線ＢＬ１に供給され、メモリセルＭＣ２を流れる。この書込電流は、ヒータ層ＨＴにより熱を発生させ、相変化材料素子ＰＣＥに相変化を生じさせる。しかしながら、このデータ“０”書込時における書込電流は、そのパルス幅が長くまた電流量も小さく、ヒータ層ＨＴの発熱により非晶質状態の相変化材料素子が結晶化状態へ変化した場合、その後の徐冷により、結晶化状態に維持される。結晶化状態のメモリセルは、書込電流に従って結晶化状態を維持する。

一方、データ“１”書込時の書込制御信号φ１の場合には、ＭＯＳトランジスタＮＴ２がオン状態となり、大きな書込電流が供給され、また、そのパルス幅もデータ“０”書込時よりも短いため、ヒータ層ＨＴによる相変化材料素子の急速加熱および急速冷却が行なわれ、この相変化材料素子ＰＣＥは、結晶化状態から急速加熱により非晶質状態となる。非晶質状態のメモリセルは、同様急速加熱および冷却により非晶質状態を維持する。非晶質状態は、高抵抗状態であり、また結晶化状態は低抵抗状態であり、それぞれ、書込制御信号φ０およびφ１により、データ“０”および“１”を、相変化材料素子ＰＣＥの抵抗値情報として記憶することができる。

高抵抗状態は、通常、抵抗値が８５ＫΩから１００ＫΩ程度であり、低抵抗状態は、０．１ＫΩから２．０ＫΩ程度の抵抗値を有する。この場合、メモリセル電流Ｉｃｅｌｌ（書込電流）は、データ“０”書込時、０．３ｍＡ程度であり、データ“１”書込時においては、０．７５ｍＡ程度から１．０ｍＡ程度である。

図４は、この書込電流が流れる経路を概略的に示す図である。図４において、可変電流源４Ｗからの書込電流Ｉｗは、内部データ線ＩＤＬを介して選択列に位置するビット線ＢＬに供給される。ビット線ＢＬに供給された書込電流は、メモリセルＭＣを介して対応のソース線ＳＬへ流れる。さらに、このソース線ＳＬ上の電流が、グローバルソース線ＧＳＬを介して接地ノード（接地パッド）ＧＮＤへ流れる。内部データ線ＩＤＬおよびグローバルソース線ＧＳＬが互いに平行に配置され、また、ビット線ＢＬおよびソース線ＳＬが、互いに平行に配置される。ソース線ＳＬおよびビット線ＢＬの単位長さ当りの抵抗値が等しく、また、内部データ線ＩＤＬおよびグローバルソース線ＧＳＬの単位長当りの抵抗値も等しくされる。

今、メモリセルＭＣについて、内部データ線ＩＤＬからビット線までの配線抵抗をＲＤ、ビット線ＢＬのメモリセルＭＣまでの抵抗をＲＢ、ソース線ＳＬからグローバルソース線ＧＳＬの抵抗をＲＳ、ソース線ＳＬから接地ノードまでのグローバルソース線ＧＳＬの抵抗値をＲＧとする。この場合、書込電流Ｉｗが流れる電流経路のメモリセルＭＣの抵抗値を除く総抵抗値Ｒａｌｌは、次式で表わされる：
Ｒａｌｌ＝ＲＤ＋ＲＢ＋ＲＳ＋ＲＧ
ビット線ＢＬおよびＳＬが、互いに平行に配列されており、選択行の位置にかかわらず、ビット線ＢＬおよびソース線ＳＬの抵抗の合計ＲＢ＋ＲＳは、常に一定となる。同様、内部データ線ＩＤＬおよびグローバルソース線ＧＳＬの抵抗の合計ＲＤ＋ＲＧも、選択列位置にかかわらず、一定となる。したがって、選択メモリセルのメモリセルアレイ内の位置にかかわらず、総抵抗値Ｒａｌｌは、常に一定となる。

たとえば、可変電流源４Ｗに最も近いメモリセルＭＣａが選択された場合、抵抗ＲＤ＋ＲＢが最小値となる。この場合、ソース線ＳＬおよびグローバルソース線ＧＳＬの抵抗の合計ＲＳ＋ＲＧが最大値となる。また、内部データ線ＩＤＬの終端でかつビット線ＢＬの終端に配置されるメモリセルＭＣｂが選択された場合、ビット線抵抗ＲＢと内部データ線の配線抵抗ＲＤの合計が最大となる。この場合、ソース線ＳＬとグローバルソース線ＧＳＬの合計抵抗ＲＳ＋ＲＧが最小値となる。

したがって、このメモリセルアレイ１において、書込電流が流れる経路のメモリセルの抵抗値を除く総抵抗値を常に一定とすることができ、同じ大きさの書込電流Ｉｗを供給することができる。また、可変電流源４Ｗは、選択メモリセルの位置に応じて書込電流量を調節することは要求されず、書込電流としては、単に、書込データに応じて所定の大きさの書込電流を供給することが要求されるだけであり、書込電流供給の制御が容易となる。

また、ソース線ＳＬとビット線ＢＬを平行に配列することにより、複数ビットのデータ書込時において複数のビット線が並行して選択されても、１つのソース線ＳＬには１つのメモリセルを介して書込電流が流れるだけであり、選択メモリセル間の書込電流の相互干渉を防止することができる。

今、図５に示すように、ソース線ＳＬがビット線ＢＬと直交する方向に、すなわちワード線ＷＬと平行に配列される状態を考える。メモリセルＭＣ１およびＭＣ２のアクセストランジスタは、ゲートが共通にワード線ＷＬに接続されかつソースがソース線ＳＬに接続される。メモリセルＭＣ１およびＭＣ２の可変抵抗素子は、それぞれビット線ＢＬ１およびＢＬ２に接続される。ここで、可変抵抗素子は、相変化材料素子およびヒータ層を含む。ビット線ＢＬ１が列選択ゲートＣＳＧ１を介して内部データ線ＩＤＬに接続され、ビット線ＢＬ２が、列選択ゲートＣＳＧ２を介して内部データ線ＩＤＬに接続される。ビット線ＢＬ２には、寄生容量Ｃｂが存在する。また、内部データ線ＩＤＬは、その一端に可変電流源４Ｗが設けられる。

今、メモリセルＭＣ１に書込電流Ｉｗを供給する状態を考える。この場合、可変電流源４Ｗから列選択ゲートＣＳＧ１を介してメモリセルＭＣ１に書込電流Ｉｗが供給される。この書込電流Ｉｗが、メモリセルＭＣ１を介してさらにソース線ＳＬを流れる。メモリセルＭＣ２においては、ワード線ＷＬの電位に従ってアクセストランジスタがオン状態であり、ソース線ＳＬの電流が、さらにビット線ＢＬ２を流れてその寄生容量Ｃｂを充電する。

したがって、ソース線ＳＬに、同一のワード線により選択されるメモリセルＭＣ１およびＭＣ２が共通に接続される場合、メモリセルＭＣ１へのデータ書込時、非選択メモリセルＭＣ２において、書込電流が流れ、その結晶の相（結晶化状態または非晶質状態）が変化するライトディスターブが起こる場合が生じる。特に、メモリセルＭＣ２が非晶質状態である場合、メモリセルＭＣ１からソース線ＳＬに流れる電流が小さい場合でも、徐冷によりメモリセルＭＣ２の非晶質状態が結晶化状態に変化する可能性が高い。したがって、このようなソース線ＳＬをビット線ＢＬ（ＢＬ１，ＢＬ２）と直交する方向に配設する場合のライトディスターブの問題を、ビット線ＢＬおよびソース線ＳＬを平行に配置することにより解消することができる。すなわち、ソース線ＳＬには選択メモリセルが１つ接続され、ソース線に対する電流経路が選択メモリセルにおいてのみ形成されるため、このようなライトディスターブの問題を解消することができる。

図６は、この発明の実施の形態１における不揮発性半導体記憶装置の要部のレイアウトを概略的に示す図である。図６において、内部データ線ＩＤＬが、第２メタルで形成され、その一端が書込／読出回路４に結合される。第２メタルは、多層メタル配線における第２番目のメタル配線層である。ビット線ＢＬも、内部データ線ＩＤＬと同様、第２メタルで形成される。このビット線ＢＬと平行に、第１メタル（第１層目のメタル配線）で形成されるソース線ＳＬが配設される。

ビット線ＢＬおよびソース線ＳＬと交差する方向に、これらの第１および第２メタル配線層下部に、ポリシリコンで形成されるワード線ＷＬが配置される。ワード線ＷＬは、メモリセルＭＣのアクセストランジスタのゲートを構成する。

ワード線ＷＬとビット線ＢＬおよびソース線ＳＬとの交差部に、メモリセルＭＣが配置される。メモリセルＭＣの領域は、隣接メモリセル間分離領域を隣接メモリセルと共有するため、活性領域ＡＲよりも大きくなる。活性領域ＡＲ内に、アクセストランジスタ（図示せず）が形成される。このアクセストランジスタは、コンタクトＣＮＴｂを介してソース線ＳＬに電気的に接続される。一方、ビット線ＢＬと平行に、相変化材料素子ＰＣＥが形成され、図示しない上部電極が、コンタクトＣＮＴａを介してビット線ＢＬに電気的に接続される。

ソース線ＳＬは、メモリセルアレイ１の外部にワード線ＷＬと同一方向に延在して配置されるグローバルソース線ＧＳＬに接続される。グローバルソース線ＧＳＬは、ソース線ＳＬと同様、第１メタルで形成される。

内部データ線ＩＤＬとビット線ＢＬは、列選択ゲートＣＳＧを介して電気的に接続される。書込／読出回路４からメモリセルＭＣまでの書込電流経路の総抵抗ＲＤ＋ＲＢは、５００Ω以下の値に設定される。同様、メモリセルＭＣのソース線ＳＬからグローバルソース線ＧＳＬを介して接地ノードまでの書込電流経路の総抵抗ＲＳ＋ＲＧは、５００Ω以内に設定される。これらの選択メモリセルＭＣに対する抵抗ＲＤ＋ＲＢおよびＲＧ＋ＲＳを、それぞれ５００Ω以内に設定することにより、以下の効果が得られる。

今、図７に示すように、可変電流源４ＷからメモリセルＭＣまでの合計抵抗ＲＤ＋ＲＢが０．５ＫΩであり、メモリセルＭＣが低抵抗状態のＲｃｌ＝２ＫΩであり、メモリセルＭＣから接地ノードまでの合計抵抗ＲＳ＋ＲＧが０．５ＫΩの状態を考える。書込用の可変電流源４Ｗの電源電圧は３Ｖである。メモリセルＭＣは、高抵抗状態の書込時には１ｍＡ以上の電流を供給する必要がある。この場合、可変電流源４Ｗから１ｍＡの電流が供給された場合、抵抗ＲＬ＋ＲＢの経路には、０．５Ｖの電圧降下が生じ、メモリセルＭＣにおいて２Ｖの電圧降下が生じる。抵抗ＲＳ＋ＲＧの経路には、０．５Ｖの電圧降下が生じる。ビット線およびソース線の抵抗が大きくなった場合、書込電流をメモリセルＭＣに供給するためには、可変電流源４Ｗにおいて３Ｖよりもさらに高い電圧を発生する必要があり、そのトランジスタサイズが大きくなり、また、低電源電圧下で動作する事が困難となる。

したがって、この図７に示すように、メモリセルＭＣと可変電流源４Ｗとの間の抵抗値およびメモリセルＭＣと接地ノードの間の抵抗値はそれぞれ５００Ω（０．５ＫΩ）以下に設定することにより、３Ｖの電源電圧を用いて、十分にメモリセルＭＣに必要な書込電流を供給することができ、可変電流源４Ｗの規模を増大させることなく正確に、メモリセルＭＣに対して書込電流を供給することができる。

後に説明するように、メモリセルＭＣに読出電流が供給される場合、メモリセルＭＣを流れる電流は、せいぜい１０μＡ程度であり、十分にその電流値は書込時の電流値に比べて小さく、読出電流により選択メモリセルの相変化材料素子の相が非晶質状態から結晶化状態へ変化するリードディスターブの問題が生じるのは、防止することができる。

［変更例１]
図８は、この発明の実施の形態１の変更例の不揮発性半導体記憶装置の要部の構成を概略的に示す図である。この図８に示す不揮発性半導体記憶装置においては、内部データ線ＩＤＬに、書込電流を供給する可変電流源４Ｗと並列に、センスアンプ４Ｓが接続される。この図８に示す不揮発性半導体記憶装置の他の構成は、図１および図２に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

センスアンプ４Ｓは、電圧センス方式のセンスアンプであってもよく、また、電流センス方式のセンスアンプであってもよい。電圧センス方式の場合、内部データ線の電圧を参照電圧と比較して内部読出データを生成する。また、電流センス方式の場合、内部データ線を流れるメモリセル電流を参照電流と比較して、内部読出データを生成してもよく、電流増幅によりメモリセル電流を増幅して内部読出データを生成してもよく、また、メモリセル電流を内部で電圧に変換して内部読出データを生成してもよい。メモリセルにデータ読出時電流を供給する構成であれば、いずれの構成がセンスアンプ４Ｓに対して用いられてもよい。

メモリセルＭＣは、記憶データに応じて高抵抗状態（非晶質状態）または低抵抗状態（多結晶状態）のいずれかに設定される。センスアンプ４Ｓは、データ読出時、列選択回路３を介して選択列上のビット線ＢＬに読出電流を供給する。したがって、このセンスアンプ４Ｓから供給される読出電流がメモリセルＭＣの抵抗値に応じてソース線ＳＬへ選択的に放電され、この内部データ線ＩＤＬの電圧レベルがメモリセルＭＣの記憶データに応じて変化する。センスアンプ４Ｓが、電圧センス方式の場合、これらの参照電圧を比較して、内部読出データＤＯを生成する。

図９は、図８に示す不揮発性半導体記憶装置のデータ読出時の動作を示す信号波形図である。以下、図９を参照して、この図８に示す不揮発性半導体記憶装置のデータ読出時の動作について簡単に説明する。

データ読出前においては、内部読出データ線ＩＤＬは、所定の電圧（電源電圧レベル）にプリチャージされる。ビット線ＢＬおよびソース線ＳＬは、接地電圧レベルにプリチャージされている。

メモリアクセスが始まると、行選択回路２により、ワード線ＷＬが選択状態へ駆動され、また、これと並行して、図示しない列デコーダ回路（列選択回路３に含まれる）からの列選択信号ＣＳＬが選択状態へ駆動され、列選択回路３において、対応の列選択ゲート（ＣＳＧ）が導通し、対応のビット線ＢＬが内部読出データ線ＩＤＬに電気的に接続される。センスアンプ４Ｓは、データ読出時、読出電流Ｉを供給する。メモリセルＭＣの記憶データ（抵抗値）に応じて、読出電流Ｉがソース線ＳＬを介して接地ノードへ放電される速度が異なる。内部読出データ線ＩＤＬの電位がメモリセルＭＣが低抵抗状態のときには低下し、一方、メモリセルＭＣが高抵抗状態の場合には、内部読出データ線ＩＤＬの電位の降下はわずかである。

センスアンプ４Ｓが電圧センス方式の場合、所定時間が経過し、内部データ線ＩＤＬの電位が十分に変化すると、センスアンプ４Ｓが、内部データ線ＩＤＬ上の電位を基準電圧Ｖｒｅｆと比較し、比較結果に基づいて内部読出データＤＯを生成する。

この図８に示すように、データ読出時においても、センスアンプ４Ｓからの読出電流Ｉが、ビット線ＢＬ、メモリセルＭＣ、ソース線ＳＬおよびグローバルソース線ＧＳＬを介して接地ノードへ伝達される。ビット線ＢＬおよびソース線ＳＬを並列に配列し、内部データ線ＩＤＬおよびグローバルソース線ＧＳＬをワード線ＷＬと平行な方向に配設する。ビット線ＢＬおよびソース線ＳＬの単位長あたりの抵抗値を等しくし、また、グローバルソース線ＧＳＬおよび内部データ線ＩＤＬの単位長当りの抵抗値を等しくする。これにより、メモリセルＭＣのメモリセルアレイ１内における位置にかかわらず、この読出電流Ｉが流れる経路をメモリセルの抵抗を除いて合計抵抗値を等しくすることができ、メモリセルアレイ１における選択メモリセル位置にかかわらず、読出電流経路に一定の大きさの読出電流を供給することができる。

また、この場合、図７に示すように、メモリセルＭＣとセンスアンプ４Ｓの間の抵抗ＲＤ＋ＲＢとメモリセルＭＣと接地ノードＧＮＤの間の抵抗ＲＳ＋ＲＧを、それぞれ０．５ＫΩとすることにより、メモリセルＭＣが低抵抗状態（２ＫΩ）の場合でも、十分な大きさの読出電流（１０μＡ程度）を、低い電源電圧下においても生じさせることができ、正確なデータ読出を行なうことができる。

［変更例２］
図１０は、この発明の実施の形態１に従うメモリセルのレイアウトの変更例を示す図である。図１０において、ビット線ＢＬおよびソース線ＳＬが、それぞれ第２メタル配線および第１メタル配線で構成され、互いに平行に配設される。第１メタル配線および第２メタル配線は、多層配線構造において、それぞれ、第１層目のメタル配線および第２層目のメタル配線を示す。

ビット線ＢＬと交差する方向に、ワード線ＷＬ１−ＷＬ４が所定の間隔をおいて配置される。ビット線ＢＬと平行に、ワード線ＷＬ１およびＷＬ３それぞれに近接して、相変化材料素子ＰＣＥ１およびＰＣＥ２が形成される。これらの相変化材料素子ＰＣＥ１およびＰＣＥ２は、それぞれコンタクトＣＮＴ１１およびＣＮＴ１２を介してビット線ＢＬに接続される。

コンタクトＣＮＴ１１およびＣＮＴ１２とワード線ＷＬ１およびＷＬ３それぞれに関して点対称な位置に、コンタクトＣＮＴ２１およびＣＮＴ２２が形成される。これらのコンタクトＣＮＴ２１およびＣＮＴ２２は、活性領域ＡＲに形成された不純物領域とソース線ＳＬを電気的に接続する。また、ワード線ＷＬ４に関してコンタクトＣＮＴ１２と対向してかつソース線ＳＬに対応してコンタクトＣＮＴ２３が形成される。

活性領域ＡＲにおいては、ワード線ＷＬ１−ＷＬ４の下部において不純物領域は形成されず、基板領域（明確には示さず）表面が、露出する（しきい値電圧調整用の不純物注入は行なわれる）。

相変化材料素子ＰＣＥ１およびＰＣＥ２とワード線ＷＬ２およびＷＬ４の間には、間隔が設けられるように示される。しかしながら、これらのワード線ＷＬ２およびＷＬ４は、相変化素子ＰＣＥ１およびＰＣＥ２それぞれと平面図的に見て重なり合うように形成されてもよい。

この図１０に示す構成においては、メモリセルＭＣは、相変化材料素子ＰＣＥ１およびワード線ＷＬ１およびコンタクトＣＮＴ２１およびソース線ＳＬで形成される。コンタクトＣＮＴ２２は、ワード線ＷＬ３の選択時、隣接メモリセルの相変化材料素子ＰＣＥ２のソース線ＳＬに対する電流経路を形成する。

ワード線ＷＬ２の選択時、ビット線ＢＬから相変化素子ＰＣＥ１および活性領域ＡＲを介してコンタクトＣＮＴ２２へ電流が流れ、さらにソース線ＳＬに電流が流れる。この偶数ワード線ＷＬ２およびＷＬ４の選択時には、ソース線ＳＬには、グローバルソース線から遠ざかる方向に電流が一旦流れる。従って、この図１０に示す構造においては、活性領域ＡＲが列方向に連続的に帯状に形成される構成として、偶数ワード線ＷＬ２およびＷＬ４を素子分離用のフィールドプレート線として利用し、活性領域ＡＲを介して列方向に連続的に複数メモリセルに渡って電流が流れるのを防止する構成が用いられてもよい。

図１０に示す構成の場合、奇数ワード線の選択時、ビット線ＢＬから、破線で示す書込電流が、常に、グローバルソース線に向かって右方向に流れる。たとえば、相変化材料素子ＰＣＥ２の選択時、ワード線ＷＬ３が選択され、ビット線ＢＬから相変化材料素子ＰＣＥ２、アクティブ領域ＡＲ、コンタクトＣＮＴ２２およびソース線ＳＬを介して電流が流れる。ワード線ＷＬ２が非選択状態であり、ワード線ＷＬ２下部にはチャネルは形成されず、電流経路は遮断される。

ワード線ＷＬ１が選択された場合においても、相変化材料素子ＰＣＥ１からコンタクトＣＮＴ２１を介してソース線ＳＬへ電流が流れる。したがって、１本のワード線を選択状態とする構成において、常に、電流が流れる経路において、ビット線抵抗の寄与部分とソース線抵抗の寄与部分とが重なり合う部分を無くすことができ、正確に、ビット線ＢＬおよびソース線ＳＬの総抵抗値を、選択メモリセル位置にかかわらず一定とすることができる。

図１１は、図１０に示すメモリセルレイアウトに対応する断面構造を概略的に示す図である。この図１１に示す断面構造においては、図１０に示すレイアウトに示される構成において、前述のように、２本のワード線を同時に選択状態に駆動して、２つのアクセストランジスタを利用して書込／読出電流を流す。

すなわち、基板領域ＳＵＢ表面に間をおいて不純物領域ＩＭＰ１１−ＩＭＰ１５が形成される。不純物領域ＩＭＰ１１は、ソース線ＳＬにコンタクトＣＮＴ２１を介して接続される。不純物領域ＩＭＰ１２は、低抵抗性電極およびヒータ層ＨＴを介して相変化材料素子ＰＣＥ１に結合される。この相変化材料素子ＰＣＥ１は、図示しない上部電極およびコンタクトＣＮＴ１１を介してビット線ＢＬに接続される。不純物領域ＩＭＰ１３はコンタクトＣＮＴ２２を介してソース線ＳＬに結合される。不純物領域ＩＭＰ１４は、低抵抗性電極およびヒータ層ＨＴを介して相変化材料素子ＰＣＥ２に接続される。相変化材料素子ＰＣＥ２は、コンタクトＣＮＴ１２を介してビット線ＢＬに接続される。

不純物領域ＩＭＰ１５は、コンタクトＣＮＴ２３を介してソース線ＳＬに接続される。不純物領域ＩＭＰ１１およびＩＭＰ１２の間にはワード線ＷＬ１が、自己整合的に形成される。不純物領域ＩＭＰ１２およびＩＭＰ１３においては、ワード線ＷＬ２が、同様、自己整合的に形成される。ワード線ＷＬ３は、不純物領域ＩＭＰ１３およびＩＭＰ１４と自己整合的に形成される。ワード線ＷＬ４に対して自己整合的に不純物領域ＩＭＰ１４およびＩＭＰ１５が形成される。

ワード線ＷＬ２の選択時においては、基板領域ＳＵＢ表面にチャネルが形成され、このチャネルが、不純物領域ＩＭＰ１２およびＩＭＰ１３と接続され、ビット線ＢＬからコンタクトＣＮＴ２２を介してソース線ＳＬに電流が流れる。同様、ワード線ＷＬ４の選択時においても、チャネルが形成されて不純物領域ＩＭＰ１４およびＩＭＰ１５は互いに電気的に接続される。すなわち、相変化材料素子ＰＣＥが隣接する２本のワード線により共有され、セル選択時においては、相変化材料素子ＰＣＥを間に挟むワード線の組が同時に選択される。したがって、アクセストランジスタのサイズ（チャネル幅）が小さくされても、相変化材料素子ＰＣＥ１に対しては、ワード線ＷＬ１およびＷＬ２を同時に選択することにより電流経路を広くすることができる。これにより、ビット線ＢＬからの書込電流を流す経路において、十分な大きさの書き込み電流をソース線ＳＬに対して放出する経路を確保することができ、正確に、相変化材料素子ＰＣＥ１を記憶情報に応じた抵抗状態に設定することができる。

また、データ読出時においても、ビット線からの読出電流を十分に記憶データに応じてソース線ＳＬに放電することができ、正確に記憶データに応じたデータの読出しを行うことができる。同様、ワード線ＷＬ３およびＷＬ４選択時においても、不純物領域ＩＭＰ１４およびＩＭＰ１５を介してのソース線ＳＬへの電流経路および不純物領域ＩＭＰ１４およびＩＭＰ１３を介してのソース線ＳＬに対する電流経路を並行して形成することができる。従って、相変化材料素子ＰＣＥ２に対して、ワード線ＷＬ３およびＷＬ４同時に選択することにより、トランジスタサイズ（チャネル幅）が低減される場合においても、十分な大きさの書込／読出電流を不純物領域ＩＭＰ１３およびＩＭＰ１５を介してソース線ＳＬへ駆動することができる。

図１１に示すメモリセルのレイアウトを利用して２本の隣接ワード線を並行して選択することにより、常に、素子の微細化においても、十分な大きさの電流駆動力を有する電流経路をソース線に対して形成することができる。また、図１０および図１１に示す構成を利用することにより、ビット線およびソース線ＳＬを流れる電流の方向をほぼ同一とすることができ、確実に各メモリセルにおいて、書込電流経路の電気的な長さ(抵抗値)を一定とすることができる。

なお、図１０に示すレイアウトの構成において、奇数ワード線をメモリセル行選択に利用し、偶数ワード線をフィールドプレート線として利用する場合、より確実な電流経路の遮断のために、ワード線ＷＬ２と不純物領域ＩＭＰ１２およびＩＭＰ１３両者との間ギャップ領域を形成し、またワード線ＷＬ４と不純物領域ＩＭＰ１４およびＩＭＰ１５との間にギャップ領域を形成してもよい。また、これに代えて、ワード線ＷＬ２およびＷＬ４に対して、相変化材料素子ＰＣＥ１およびＰＣＥ２がそれぞれ電気的に接続される不純物領域ＩＭＰ１２およびＩＭＰ１４に対するチャネルカット領域のみが形成されてもよい。また、さらに、これに代えて、不純物領域ＩＭＰ１２およびＩＭＰ１３の一方に対してのみワード線ＷＬ２がギャップ領域を形成してもよく、また、ワード線ＷＬ４は、不純物領域ＩＭＰ１４およびＩＭＰ１５の一方との間にのみギャップ領域が形成されてもよい。

ワード線ＷＬ２およびＷＬ４においてギャップ領域を形成する方法は、単に、ワード線のサイドウォール(側壁絶縁膜)をワード線ＷＬ２およびＷＬ４に対して形成して、自己整合的に不純物注入を行なって不純物領域を形成することにより、サイドウォールをマスクとしてギャップ領域を形成することができる。ワード線ＷＬ１−ＷＬ４全てにサイドウォールが形成される場合には、ワード線ＷＬ２およびＷＬ４のサイドウォールを厚くする。

以上のように、この発明の実施の形態１に従えば、ソース線およびビット線を平行に配列し、かつグローバルソース線および内部データ線をこれらのビット線およびソース線と直交する方向に配列しており、メモリセルアレイ内における選択メモリセルの位置にかかわらず、書込電流および読出電流の経路におけるメモリセルを除く抵抗値を等しくすることができ、書込データおよび読出電流のメモリセルアレイ内の選択メモリセル位置の依存性を低減することができる。

また、メモリセルＭＣと書込／読出回路の間の抵抗値およびメモリセルＭＣと接地ノードの間の抵抗値をそれぞれ０．５ＫΩ以下に設定することにより、低電源電圧下で、十分な大きさの書込および読出電流を供給することができる。

［実施の形態２］
図１２は、この発明の実施の形態２に従う不揮発性半導体記憶装置のアレイ部の構成を示す図である。図１２において、ビット線ＢＬ１−ＢＬ４が配置され、ビット線ＢＬ１およびＢＬ２の間に対応してソース線ＳＬ１が並行に配設され、ビット線ＢＬ３およびＢＬ４に対応してソース線ＳＬ２が並行にこれらの間に配設される。ビット線ＢＬ１−ＢＬ４は、それぞれ列選択ゲートＣＳＧ１−ＣＳＧ４を介して内部書込データ線ＷＤＢ（内部データ線ＩＤＬに含まれる）に結合される。

ソース線ＳＬ１およびＳＬ２は共通にグローバルソース線ＧＳＬに接続される。ビット線ＢＬ１にはメモリセルＭＣ１１、ＭＣ１２、…が接続され、ビット線ＢＬ２にはメモリセルＭＣ２１、ＭＣ２２、…が接続され、ビット線ＢＬ３には、メモリセルＭＣ３１、ＭＣ３２、…が接続され、ビット線ＢＬ４には、メモリセルＭＣ４１、ＭＣ４２、…が接続される。

ソース線ＳＬ１が、ビット線ＢＬ１およびＢＬ２に接続されるメモリセルにより共有される。すなわち、ビット線ＢＬ１およびＢＬ２に接続されるメモリセルのアクセストランジスタＡＴが共通に、ソース線ＳＬ１に接続される。同様、ビット線ＢＬ３およびＢＬ４に接続されるメモリセルのアクセストランジスタＡＴが共通に、ソース線ＳＬ２に接続される。

実施の形態１と同様、ビット線ＢＬ１−ＢＬ４およびソース線ＳＬ１−ＳＬ２の単位長当りの抵抗値は等しく、また、内部書込データ線ＷＤＢおよびグローバルソース線ＧＳＬの単位長さ当りの抵抗値も等しい。

内部書込データ線ＷＤＢには可変電流源４Ｗが接続される。可変電流源４Ｗとグローバルソース線ＧＳＬの接地ノードとの位置関係は、実施の形態１の場合と同様である。

したがって、この図１２に示す構成においても、書込電流が流れる経路における総抵抗値は、実施の形態１と同様、すべてのメモリセルについて、メモリセル自身の抵抗を除いて同一とすることができる。

また、ソース線ＳＬ１およびＳＬ２は、それぞれ、２つの隣接ビット線に対して共通に設けられており、行方向（ワード線延在方向）において隣接するメモリセルのアクセストランジスタＡＴが、共通のコンタクトを介してソース線に接続することができ、メモリセルＭＣ（ＭＣ１１、ＭＣ１２、…ＭＣ４１，ＭＣ４２、…）のレイアウト面積を低減することができる。

また、ソース線ＳＬ１およびＳＬ２は、各々、２列のメモリセルに対して１つ配置することが要求されるだけであり、ソース線のピッチ条件を緩和することができ、余裕を持ってソース線およびメモリセルを配置することができる。これにより、マスク位置合わせずれなどのマージンを大きくすることができ、歩留りを改善することができる。

図１３は、図１２に示すメモリセルアレイの平面レイアウトを概略的に示す図である。図１３においては、４ビットのメモリセルの平面レイアウトを示す。

図１３において、ビット線ＢＬａおよびＢＬｂ（ＢＬ１、ＢＬ２またはＢＬ３、ＢＬ４）と平行に、たとえばＧＣＴ膜で形成される矩形形状の相変化材料素子ＰＣＥが各々２ビットのメモリセルに共通に設けられる。ビット線ＢＬａと相変化材料素子ＰＣＥはコンタクトＣＮＴ１を介して接続され、またビット線ＢＬｂも、対応の相変化材料素子ＰＣＥとコンタクトＣＮＴ１を介して電気的に接続される。これらの４ビットのメモリセルに共通に横Ｈの字型の活性領域ＡＲが形成される。メモリセルアレイにおいては、この活性領域ＡＲが行方向および列方向に繰返し配置される。

この活性領域ＡＲは、ビット線ＢＬａおよびＢＬｂと平行な領域と、ビット線ＢＬａおよびＢＬｂの間の領域を連通する領域とを含む。活性領域ＡＲは、ビット線ＢＬａおよびＢＬｂと平行に配設されるソース線ＳＬと、コンタクトＣＮＴ２を介して電気的に接続される。このコンタクトＣＮＴ２の外側にかつ相変化材料素子ＰＣＥ内部に、ワード線ＷＬａおよびＷＬｂが、ビット線ＢＬａおよびＢＬｂとソース線ＳＬと交差する方向に配設される。

図１３に示すレイアウトにおいては、４ビットのメモリセルを共通のソース線ＳＬに接続するコンタクトＣＮＴ２が１個設けられるだけであり、メモリセルの占有面積を、個々のメモリセルにソース線コンタクトを設ける場合に比べて低減することができる。

また、ビット線ＢＬａからソース線ＳＬに電流を流すとき、このソース線電流が分流してビット線ＢＬｂの寄生容量を充電する場合があるものの、ビット線寄生容量は十分に小さく（例えば、１つのビット線に接続するメモリセルの数を１本のワード線に接続されるメモリセル（相変化素子）の数より少なくしてビット線寄生容量を低減する）、寄生容量の充電によるビット線ＢＬｂの電位変化はほとんど生じず、隣接ビット線ＢＬｂにおいてディスターブはほとんど発生しない。

図１４は、図１３に示す４ビットメモリセルのうちの２ビットのメモリセルの断面構造を概略的に示す図である。図１４において、ビット線ＢＬ（ＢＬａまたはＢＬｂ）が、コンタクトＣＮＴ１を介して相変化材料素子ＰＣＥに結合される。相変化材料素子ＰＣＥ下部には、コンタクトＣＮＴ１に対応してヒータ層ＨＴが設けられる。このヒータ層ＨＴは、低抵抗性の電極層（プラグ）ＲＥＬを介して、基板領域ＳＵＢ表面に形成された不純物領域ＩＭＰ１およびＩＭＰ３それぞれに接続される。不純物領域ＩＭＰ１およびＩＭＰ３の間の基板領域表面に、不純物領域ＩＭＰ２が形成される。不純物領域ＩＭＰ２は、コンタクトＣＮＴ２を介してソース線ＳＬに接続される。

ソース線ＳＬは、ビット線ＢＬと平行に配設されており、ヒータ層ＨＴおよび低抵抗性電極層ＲＥＬと衝突しないように別の位置に配設されて列方向に延在する。不純物領域ＩＭＰ１およびＩＭＰ２の間の基板領域表面上に、ワード線ＷＬｂが配設され、不純物領域ＩＭＰ２およびＩＭＰ３の間の基板領域表面上に、ワード線ＷＬａが配設される。

この図１４に示す構成において、一例として、ビット線ＢＬが第２メタル配線で形成され、ソース線ＳＬが第１メタル配線で形成され、ワード線ＷＬａおよびＷＬｂが、ポリシリコンで構成される。

図１４に示すように、２ビットのメモリセルが相変化材料素子ＰＣＥを共有する場合、相変化材料素子ＰＣＥが２ビットのメモリセルに対して連続的に形成されても、ヒータ層ＨＴにより、その近接部分のみにおいて相変化が記憶データに応じて生じ、その熱は、隣接ビットへは伝達しない。従って、個々のメモリセルは正確に、書込電流に応じて記憶データに応じた結晶相（抵抗状態）を形成する。また、相変化材料素子ＰＣＥは、非晶質状態であれば抵抗値が高く、書込／読出電流が隣接メモリセルの相変化素子部へ分流するのは防止される。

図１２に示すようにソース線が隣接列のメモリセルで共有される場合、１つのワード線ＷＬ（ＷＬ１，0ＷＬ２，…）が選択された場合、例えば、ソース線を共有するメモリセルに対して設けられる２つのビット線（ＢＬ１，ＢＬ２またはＢＬ３，ＢＬ４）の一方のみが選択される（多ビットデータ書込の場合）。これにより、データの衝突を生じさせることなく、多ビットデータの並列書込を実現することができる。すなわち、一例として、列選択信号ＣＳＬ１およびＣＳＬ２の一方を選択状態へ駆動し、列選択信号ＣＳＬ３およびＣＳＬ４の一方を選択状態へ駆動することにより、２ビットデータを書込むことができる（書込データ線ＷＤＢが２ビット幅）。

また、これに代えて、ソース線ＳＬにおいて書込／読出電流が２ビットのメモリセルを介して供給されても、その上昇が充分に抑制される場合には、ソース線を共有するビット線が異なるデータ線に接続される構成の場合には、各ビット線に記憶データに応じた書込電流が供給され、また、データ読出時に読出電流が供給されてもよい。

なお、この図１２に示す構成において、センスアンプが、同様、列選択ゲート（ＣＳＧ１−ＣＳＧ４）を介して、それぞれビット線に結合される。内部データ線ＩＤＬが、可変電流源４Ｗとセンスアンプに共有に設けられてもよい。また、書込データ線ＷＤＢとセンスアンプの読出電流を伝達する内部読出データ線とが別々に設けられてもよい。

［変更例１］
図１５は、この発明の実施の形態２のメモリセルの配置の変更例１の平面レイアウトを概略的に示す図である。先の図１３に示すメモリセルの配置においては、横Ｈ字型の活性領域ＡＲが行および列方向に繰返し配列される。したがって、４ビットのメモリセルに対し、活性領域ＡＲが個々に配置され、行および列方向において、４ビットのメモリセル単位で活性領域ＡＲが分離される。一方、図１５に示す変更例１に従うメモリセルの配置においては、活性領域ＡＲＡの構成においては、行方向（ワード線延在方向）に沿ってソース不純物領域が連続的に延在して形成される。列方向（ビット線延在方向）においては、活性領域ＡＲＡは２ビットのメモリセルに対し連続的に形成されだけであり、２ビットのメモリセル単位で分離される。すなわち、この図１５に示すメモリセルの配置においては、図１３に示す横Ｈの字型の活性領域が、さらに、行方向に沿って連続的にそのソース不純物領域が接続される。相変化素子ＰＣＥが、コンタクトＣＮＴ１を介して対応の活性領域ＡＲＡに結合される。

ソース線コンタクトＣＮＴ１とソース不純物領域ＳＤＬの間に、ワード線が配置される。図１５においては、ワード線ＷＬａ−ＷＬｄを示す。ソース線が、２つのビット線に対して１つの割合で設けられる。図１５に示すレイアウトにおいては、ビット線ＢＬａおよびＢＬｂの間にソース線ＳＬａが配設され、ビット線ＢＬｃおよびＢＬｄの間に、ソース線ＳＬｂが配置される。ソース線ＳＬａおよびＳＬｂは、各々ソース不純物領域ＳＤＬとコンタクトＣＮＴ２を介して結合される。

したがって、この図１５に示すメモリセルの配置においては、連続的に行方向に延在するソース不純物領域ＳＤＬが、コンタクトＣＮＴ２を介してソース線ＳＬ（ＳＬａ，ＳＬｂ）に接続される。ソース不純物領域ＳＤＬが、行方向に連続的に延在しているため、ソース不純物領域ＳＤＬは、このソース線ＳＬ（ＳＬａ，ＳＬｂ）により、裏打ちされた構造となり、ソース不純物領域ＳＤＬの抵抗のばらつきがほぼ抑制され、また、メモリセルに対するソース線抵抗も低減される。

図１６は、この図１５に示すメモリセルの配置におけるメモリセルアレイの電気的等価回路を示す図である。図１６に示すメモリセルアレイの構成は、図１２に示すメモリセルアレイの構成と、以下の点が異なる。すなわち、ソース不純物領域（拡散ソース線）ＳＤＬが、ワード線と平行に配設され、各ソース線との交差部においてソース線ＳＬ（ＳＬ１，ＳＬ２）と接続される。この図１６に示すメモリセルアレイの他の構成は、図１２に示すメモリセルアレイの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

なお、以下の説明において、基本的に、ソース不純物領域ＳＤＬの用語をメモリセルの構造について説明する際に用い、拡散ソース線ＳＤＬの用語を電気的等価回路の説明において用いる。

データ書込時、ビット線ＢＬａの選択時には、図１５に示すように、ビット線ＢＬａから相変化素子ＰＣＥを介してソース線ＳＬａに電流が流れる。このソース線ＳＬａ上を流れる電流は、図１６に示すグローバルソース線ＧＳＬへ流れ込む。このとき、また、ソース不純物領域（拡散ソース線）ＳＤＬを介して、行方向に電流が流れる（図１５において破線で示す）。このときには、ビット線ＢＬｂ、ＢＬｃ、ＢＬｄへと、リーク電流が分流する。また、加えて、ソース不純物領域（拡散ソース線）ＳＤＬを介して流れる電流は、隣接ソース線ＳＬｂ等の他のソース線を介しても分流するため、各非選択ビット線へ流れるリーク電流をより確実に、抑制することができる。応じて、ビット線ＢＬｂ、ＢＬｃ、ＢＬｄへ流れるリーク電流は小さくなり、ディスターブの発生をより確実に防止することができる。

また、以下に詳細に説明するように、拡散ソース線およびソース線の抵抗ネットワークが形成され、ソース線電位の変化を抑制することができ、メモリセルのソース電位のアレイ内位置による変動を抑制することができる。また、書込時および読出時においてメモリセルのソース抵抗をほぼ無視することができ、書込電流および読出電流を低電源電圧下においても供給することができ、低電源電圧下で安定に動作する相変化記憶装置を実現することができる。

図１７は、この発明の実施の形態２の変更例１におけるビット線、ソース線および書込データ線上の抵抗分布を概略的に示す図である。図１７において、ビット線ＢＬ１、およびＢＬ２に対しソース線ＳＬ１が平行に設けられ、また、ビット線ＢＬｎ−１およびＢＬｎに対しソース線ＳＬｋ（ｋ＝ｎ／２）が設けられる。ソース線ＳＬ１、ＳＬｉ、およびＳＬｋは、共通に、行方向に延在するグローバルソース線ＧＳＬに結合される。

ビット線ＢＬ１、ＢＬ２、…ＢＬｎ−１およびＢＬｎは、それぞれ列選択ゲートＣＳＧ１、ＣＳＧ２、ＣＳＧｎ−１およびＣＳＧｎを介して書込データ線ＷＤＢに結合される。ビット線とソース線の交差部に対応してメモリセルＭＣが配置される。このソース線ＳＬ１、ＳＬｉ、およびＳＬｋは、それぞれ行方向において、拡散ソース線ＳＤＬ１、ＳＤＬｊおよび…ＳＤＬｎにより、相互結合される。

書込電流源（可変電流源）４Ｗとグローバルソース線ＧＳＬの接地ノードの位置関係は、先の実施の形態１の場合と同様である。

ビット線ＢＬにおいては、単位配線抵抗Ｒｂｌによる抵抗分布が存在し、また、ソース線ＳＬ（ＳＬ１、ＳＬｉ、…ＳＬｋ）においても、単位配線抵抗Ｒｓｌによる抵抗分布が存在する。さらに、拡散ソース線ＳＤＬ（ＳＤＬ１、ＳＤＬｊ、…ＳＤＬｎ）においても、それぞれ、単位拡散抵抗Ｒｓｉによる抵抗分布が存在する。同様、グローバルソース線ＧＳＬにおいても、単位配線抵抗Ｒｇｓによる抵抗分布が存在する。さらに、書込データ線ＷＤＢにおいても、単位配線抵抗Ｒｄｂによる抵抗分布が存在する。図１７においては、書込データ線ＷＤＢにおいて、列選択ゲートＣＳＧ２およびＣＳＧｎ−１の間に、配線抵抗ｋ・Ｒｄｂがあると仮定する。

この図１７に示す抵抗分布に見られるように、メモリセルＭＣのソースに対しては、抵抗ネットワークが形成され、メモリセルＭＣのソース抵抗（接地ノードにいたるまでの経路の抵抗）は、ほぼ同一となり、メモリセルＭＣのソース電位は、このメモリセルアレイ内においてほぼ同一とすることができる。

書込データ線ＷＤＢには、データ書込時、可変電流源４Ｗから電流が供給される。したがって、可変電流源４Ｗから選択メモリセルＭＣまでの経路の抵抗値は、ビット線および書込データ線ＷＤＢの抵抗分布により、抵抗値が異なるものの、この可変電流源４Ｗが低電圧源の場合、選択メモリセルのビット線およびソース線の間には、一定電圧を供給することができ、書込特性の選択メモリセルの位置による特性変化は抑制することができる。また、ソース線抵抗も低減され、ソース線での電圧降下をほぼ無視することができ、実施の形態１の電流経路の配線抵抗条件はソース線については満たすことができ、安定に低電源電圧下においてデータの書込および読出を行うことができる。

また、非選択メモリセルに対するリーク電流も、ソース線ＳＬおよび拡散ソース線ＳＤＬの抵抗ネットワークにより分散され、十分に抑制でき、非選択ビット線のメモリセルのディスターブを書込時および読出時いずれにおいても抑制することができる。

［変更例２］
図１８は、この発明の実施の形態２の変更例２のメモリセルのレイアウトを概略的に示す図である。この図１８に示すメモリセルのレイアウトにおいて、４つのビット線ＢＬａ、ＢＬｂ、ＢＬｃおよびＢＬｄに対し、１つのソース線ＳＬが設けられる。このソース線ＳＬは、コンタクトＣＮＴ２を介して、活性領域ＡＲＡに設けられるソース不純物領域ＳＤＬに接続される。このソース不純物領域ＳＤＬは、先の実施の形態２の変高齢１と同様、行方向に連続的に延在する。この図１８に示すメモリセルのレイアウトの他の配置は、図１５に示すメモリセルのレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１９は、図１８に示すメモリセルのレイアウトを有するメモリセルアレイの電気的等価回路を示す図である。図１９において、ビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢＬ４に対し、ソース線ＳＬ１が、ビット線と平行に列方向に連続的に延在するように配設される。ソース線ＳＬ１は、その一端においてグローバルソース線ＧＳＬに結合される。ソース線ＳＬ１は、また、行方向に延在する拡散ソース線（ソース不純物領域）ＳＤＬ１に結合される。この拡散ソース線ＳＤＬ１は、２行に配設されるメモリセル（ＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２、ＭＣ３１、ＭＣ３２、ＭＣ４１およびＭＣ４２）に共通に設けられる。この図１９に示す回路構成は、図１６に示す電気的等価回路と、他の構成は同様であり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１８および図１９に示すように、４本のビット線ＢＬ当り１つのソース線ＳＬ（ＳＬ１）を設けるだけであり、ソース線ＳＬのピッチ条件をさらに緩和することができ、余裕を持ってソース線を配置することができる。

また、ソース線ＳＬが、拡散ソース線ＳＤＬ（ＳＤＬ１）と電気的にコンタクトが取られており、ソース線の抵抗ネットワークを変更例１の場合と同様、形成することができ、変更例１と同様の効果を得ることができる。

なお、図１８に示すメモリセルのレイアウトにおいては、ソース不純物領域ＳＤＬが、行方向に連続的に延在している。しかしながら、この活性領域ＡＲＡは、４本のビット線（ＢＬａ−ＢＬｄ）を単位として、行方向に繰返し互いに分離して配置されてもよい。この場合、メモリセルのソース電位が、ビット線およびソース線の配線抵抗により異なるものの、可変電流源からグローバルソース線の接地ノードに至る経路の抵抗値は各メモリセルに対してほぼ等しくすることができ、実施の形態１と同様、データの書込／読出を確実に行なうことができる。

［変更例３］
図２０は、この発明の実施の形態２の変更例３のメモリセルのレイアウトを概略的に示す図である。この図２０に示すレイアウトにおいては、４本のビット線ＢＬａ−ＢＬｄに対し、１つのソース線ＳＬが配置される。このソース線ＳＬは、ビット線ＢＬｃおよびＢＬｄの間に配置される。ビット線ＢＬａおよびＢＬｂの間に、列選択線ＣＳＬが配置される。列選択線ＣＳＬおよびソース線ＳＬは同一の配線層の配線で形成される。

図２０に示すレイアウトの他の配置は、図１８に示すメモリセルのレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２１は、この図２０に示すレイアウトを有するメモリセルアレイの電気的等価回路を示す図である。図２１においては、ビット線ＢＬ１−ＢＬ４に対し、ソース線ＳＬ１および列選択線ＣＳＬ１がビット線と平行に配設される。ビット線ＢＬ１およびＢＬ２の間に列選択線ＣＳＬ１が配設され、ビット線ＢＬ３およびＢＬ４の間にソース線ＳＬ１が配設される。ソース線ＳＬ１は、その一端がグローバルソース線ＧＳＬに電気的に結合される。一方、列選択線ＣＳＬ１は、ビット線ＢＬ１−ＢＬ４それぞれに対応して設けられる列選択ゲートＣＳＧ１−ＣＳＧ４に共通に列選択信号を伝達する。列選択ゲートＣＳＧ１−ＣＳＧ４は、４ビット幅の書込データバス（内部データ線）ＷＤＢに結合され、可変電流源４ＷＡは、４ビットのデータに応じて、各データバス線に、書込電流（または読出電流）を供給する。４ビット単位でのデータの書込および読出が行われる。

この図２０および図２１に示す配置の場合、列選択線とソース線を同一配線層に形成することができ、配線層の数を低減することができ、製造工程を簡略化することができる。また、別の配線層を列選択線以外の用途に利用することができ、配線のレイアウトの自由度が改善される。さらに、ソース線ＳＬおよび拡散ソース線ＳＤＬにより、先の実施の形態２の変更例２の場合と同様の効果を得ることができる。

図２２は、この発明の実施の形態２の変更例３のメモリセル配置を有する記憶装置の要部の構成を概略的に示す図である。図２２において、この不揮発性半導体記憶装置は、各々が行列状に配列される複数のメモリセルを有するメモリアレイブロックＭＢ１−ＭＢｎと、メモリアレイブロックＭＢ１−ＭＢｎそれぞれに対応して設けられるロウデコーダＸＤ１−ＸＤｎと、メモリアレイブロックＭＢ１−ＭＢｎとそれぞれローカルデータバスＬＤＢ１−ＬＤＢｎを介して結合されるローカル可変電流源ＬＶＣ１−ＬＶＣｎと、メモリアレイブロックＭＢ１−ＭＢｎに共通に設けられるコラムデコーダＹＤを含む。

ローカル化変電流源ＬＶＣ１−ＬＶＣｎがそれぞれ、図２１に示す可変電流源４ＷＡに対応する。ローカルデータバスＬＤＢ１−ＬＤＢｎが、図２１に示すデータバスＷＤＢＡに対応する。図２２においては、図２１に示す列選択ゲートは示していない。

メモリアレイブロックＭＢ１−ＭＢｎは、各々、図２０および図２１に示すセル配置および回路構成を有する。コラムデコーダＹＤからメモリアレイブロックＭＢ１−ＭＢｎに共通に列選択線ＣＳＬが延在し、列選択線ＣＳＬが、コラムデコーダＹＤにより生成される列選択信号を伝達する。

ローカル可変電流源ＬＶＣ１−ＬＶＣｎは、それぞれ４ビットのデータの書込を行なう機能を有し、ブロック選択信号ＢＳに従って選択されたメモリアレイブロックに対するローカル可変電流源が活性化されてデータの書込が行なわれる。

ロウデコーダＸＤ１−ＸＤｎも、同様、ブロック選択信号ＢＳに従って選択的に活性化され、図示しないアドレス信号を、活性化時、デコードして対応のメモリアレイブロックにおいて選択行のワード線を選択状態へ駆動する。

ローカル可変電流源ＬＶＣ１−ＬＶＣｎは、共通にメインデータバスＭＤＢを介して入出力回路ＩＯＫに結合される。この入出力回路ＩＯＫは、データ書込時には、外部データＤＱに従って内部データを生成してメインデータバスＭＤＢ上に伝達する。

この図２２に示すように、複数のメモリアレイブロックＭＢ１−ＭＢｎに共通に列選択線ＣＳＬが設けられる場合、ソース線と同一配線層の配線を利用することにより、余分の配線層を用いることなく、容易に、各メモリアレイブロックＭＢ１−ＭＢｎに共通に列選択線を配設することができる。

なお、上述の説明においては、列選択線ＣＳＬが４ビットのメモリセルを同時に選択するとして説明している。しかしながら、列選択信号がメイン列選択線およびサブ列選択線の階層構造を有し、列選択線ＣＳＬにより、４ビットのメモリセルが選択され、この４ビットのメモリセルのうちさらに１つのメモリセル（１つのビット線）が、サブ列選択線により選択される構成が用いられてもよい。この場合、１ビットデータの書込および読出が行なわれる。

なお、この変更例３においても、拡散ソース線ＳＤＬは、行方向において４本のビット線ごとに分離されていてもよい。この場合、選択メモリセルのアレイ内の位置にかかわらず、可変電流源から接地ノードまでの抵抗値をほぼ一定とすることができ、各メモリセルに対する書込電流を等しくすることができる。

［変更例４］
図２３は、この発明の実施の形態２の変更例４のメモリセルのレイアウトを概略的に示す図である。図２３において、ビット線ＢＬ（ＢＬ１−ＢＬ４）それぞれに平行に、列方向に連続的に延在するように活性領域ＡＲＢが形成される。この活性領域ＡＲＢに平行に、相変化材料で構成される相変化層ＰＣＬが形成される。図２３において、この相変化層ＰＣＬは、ビット線ＢＬと同様、列方向に連続的に延在するように配置されるように示す。しかしながら、この相変化層ＰＣＬは、列方向において所定数のメモリセルごとに分離されてもよい。相変化層ＰＣＬは、コンタクトＣＮＴ４を介して対応のビット線ＢＬ（ＢＬ１−ＢＬ４）に結合される。

２つのビット線に対してソース線ＳＬが配置される。図２３においては、ビット線ＢＬ１およびＢＬ２に対して、これらのビット線と平行にソース線ＳＬ１が配設され、ビット線ＢＬ３およびＢＬ４に対応して、ソース線ＳＬ２が列方向に連続的に延在して配置される。

ソース線ＳＬを共有するビット線に接続するメモリセルに対して、ローカルソース接続線ＬＳＣが設けられる。このローカルソース接続線ＬＳＧは、対応の活性領域のソース不純物領域を対応のソース線ＳＬに接続する。このローカルソース接続線ＬＳＣは、コンタクトＣＮＴ３を介して対応の活性領域に電気的に接続される。ソース線ＳＬおよびローカルソース接続線ＬＳＣは、同一層の配線であってもよくまた異なる配線層の配線であってもよい。図２３においては、ソース線ＳＬおよびローカルソース接続線ＬＳＣが同層の配線で形成される場合を一例として示す。

コンタクトＣＮＴ３およびＣＮＴ４の間に、行方向に連続的に延在して、ワード線を構成するゲート配線（ゲート線）が配置される。このコンタクトＣＮＴ４の列方向についての両側に配置されるゲート配線が、並行して選択状態／非選択状態へ駆動され、同じワード線を構成する。図２３においては、ワード線ＷＬ１、ＷＬ２およびＷＬ３の組を示す。これらのワード線ＷＬ１、ＷＬ２およびＷＬ３は、それぞれワード線ドライバＷＤＶ１、ＷＤＶ２およびＷＤＶ３によりそれぞれ選択状態へ駆動される。

活性領域ＡＲＢが、ビット線ＢＬと同様列方向に連続的に延在して形成されるため、この活性領域間においては、行方向においてのみ各列ごとに分離絶縁膜を配置する必要があるだけである。従って、活性領域ＡＲＢのパターニングが容易となり、また、列方向においては、メモリセル分離用の領域が不要となり、高密度にメモリセルを配置することができる。

図２４は、図２３に示す線２４Ａ−２４Ａに沿った断面構造を概略的に示す図である。図２４において、半導体基板領域ＳＵＢ表面に、同じ活性領域に含まれる不純物領域ＩＮＰ１１、ＩＮＰ１２、ＩＮＰ１３、ＩＮＰ１４およびＩＮＰ１５が、間をおいて形成される。不純物領域ＩＮＰ１１、ＩＮＰ１３およびＩＮＰ１５は、それぞれ対応のソースコンタクトＣＮＴ３を介してローカルソース接続線ＬＳＣに結合される。不純物領域ＩＮＰ１２およびＩＮＰ１４は、それぞれ低抵抗電極層（プラグ層）ＲＥＬを介してヒータ層ＨＴに結合される。このヒータ層ＨＴが、相変化層ＰＣＬに結合される。相変化層ＰＣＬは、高抵抗であり、このヒータ層ＨＴの近傍領域のみが相変化を生じさせるため、相変化層ＰＣＬが連続的に複数のメモリセルに共通に配設されても、メモリ動作（データの書込、読出および記憶）に対して何ら悪影響を生じない。ヒータ層ＨＴ近傍において相変化材料素子ＰＣＥが配置される構成と等価となる。

この相変化層ＰＣＬは、ヒータ層ＨＴ上部に設けられるビット線コンタクトＣＮＴ４を介して対応のビット線ＢＬに結合される。

不純物領域ＩＮＰ１１およびＩＮＰ１２の間のゲート配線および不純物領域ＩＮＰ１２およびＩＮＰ１３の間のゲート配線がワード線ＷＬ１を構成し、不純物領域ＩＮＰ１３およびＩＮＰ１４の間のゲート配線および不純物領域ＩＮＰ１４およびＩＮＰ１５の間に配設されるゲート配線がワード線ＷＬ２を構成する。

したがって、図２４に示す構造において、ビット線ＢＬから電流を流す場合、たとえばワード線ＷＬ１が選択された場合、相変化素子ＰＣＥから不純物領域ＩＮＰ１２に電流が流れ、さらに、不純物領域ＩＮＰ１１およびＩＮＰ１３に電流が流れる。したがって、１つの相変化材料素子に対してアクセストランジスタが、２つ並列に接続された構成と等価となり、アクセストランジスタのチャネル幅が等価的に広くなり、大きな電流を供給して、高速書込および読出を行なうことができる。

図２５は、図２３に示す線２５Ａ−２５Ａに沿った断面構造を示す図である。図２５において、半導体基板領域ＳＵＢ表面に、不純物領域ＩＮＰａおよびＩＮＰｂが配置される。これらの不純物領域ＩＮＰａおよびＩＮＰｂは、互いに隣接するビット線に対応して配置される活性領域ＡＲＢ内の領域である。これらの不純物領域ＩＮＰａおよびＩＮＰｂは、コンタクトＣＮＴ３を介してローカルソース接続線ＬＳＣに結合される。このローカルソース接続線ＬＳＣは、行方向に延在して、列方向に連続的に延在するソース線ＳＬと結合される。不純物領域ＩＭＰａおよびＩＭＰｂにほぼ整列して、ソース線ＳＣＬおよびローカルソース接続線ＬＳＣ上層に相変化層ＰＣＬが配設される。

ローカルソース接続線ＬＳＣおよびソース線ＳＬを同一配線層の配線を用いて形成することにより、活性領域ＡＲＢが列方向に帯状に形成される場合においても、複数列のメモリセルに対しソース線を共通に余分の配線層を用いることなく配線することができる。

しかしながら、このローカルソース接続線ＬＳＣとソース線ＳＬは、前述のように、異なる配線層の配線であってもよい。

図２６は、この図２３に示すメモリセルの配置を有するメモリセルアレイの電気的等価回路を示す図である。図２６においては、ビット線ＢＬａおよびＢＬｂとワード線ＷＬａの交差部に対応して配置されるメモリセルＭＣａおよびＭＣｂを代表的に示す。メモリセルＭＣａは、ビット線ＢＬａに結合される相変化材料素子ＰＣＥと、この相変化材料素子ＰＣＥに対して並列に設けられるアクセストランジスタＡＴａおよびＡＴｂを含む。これらのアクセストランジスタＡＴａおよびＡＴｂの一方導通ノード（ソースノード）は、ローカルソース接続線ＬＳＣを介してソース線ＳＬに結合される。１つのローカルソース接続線ＬＳＣは、異なる列のメモリセルのアクセストランジスタのソースノードを対応のソース線ＳＬに接続する。

アクセストランジスタＡＴａおよびＡＴｂは、それぞれ、離れて配設されるゲート線ＷＬａａおよびＷＬａｂにそのコントロールゲートが接続される。これらのゲート線ＷＬａａおよびＷＬａｂは、ロウデコーダＸＤに含まれるワード線ドライバＷＤＶａにより共通に駆動され、ワード線ＷＬａとして機能する。

メモリセルＭＣｂも同様の構成を有し、１つの相変化材料素子と２つの並列アクセストランジスタを含む。

ビット線ＢＬａおよびＢＬｂは、それぞれ列選択ゲートＣＳＧａおよびＣＳＧｂを介して書込データ線ＷＤＢに結合される。また書込データ線ＷＤＢは可変電流源４Ｗに結合され、また、ソース線ＳＬは、グローバルソース線ＧＳＬに結合される。

したがって、図２６に示す電気的等価回路において明らかに示されるように、ソース線ＳＬは２本のビット線に対して１つ設けられ、ソース線の数を低減することができる。また、可変電流源４Ｗからグローバルソース線の接地ノードまでの距離は、選択メモリセルのアレイ内の位置にかかわらずほぼ同じとすることができる。

また、アクセストランジスタＡＴａおよびＡＴｂが、並行してオン状態となるため、これらのアクセストランジスタＡＴａおよびＡＴｂのチャネル幅Ｗが並列に加算され、チャネル幅が２・Ｗのアクセストランジスタが１つ接続される構成と等価となり、可変電流源４Ｗから大きな電流を流すことが可能となり、高速書込／読出が実現される。

［変更例５］
図２７は、この発明の実施の形態２の変更例に従うメモリセルのレイアウトを概略的に示す図である。この図２７においては、先の変更例４と同様、ビット線ＢＬ（ＢＬ１−Ｂ４）と平行に活性領域ＡＲＢが帯状に連続的に形成される。ビット線ＢＬと平行して、相変化層ＰＣＬが形成され、２つのゲート配線（同一ワード線）ごとに、コンタクトＣＮＴ４を介して対応のビット線に接続される。この相変化層ＰＣＬは、また、コンタクトＣＮＴ４の形成領域において下層の活性領域ＡＲＢに電気的に接続される。

ビット線ＢＬに平行にソース線ＳＬ（ＳＬ１，ＳＬ２）が配設される。活性領域ＡＲＢは、２つのゲート線毎にソース不純物領域に対して形成される連結活性領域ＣＡＲにより２列のメモリセルに対する活性領域（ソース不純物領域）が相互結合される。この連結活性領域ＣＡＲに対して、ソース線ＳＬ（ＳＬ１，ＳＬ２）がコンタクトＣＮＴ５を介して電気的に接続される。この図２７に示すメモリセルのレイアウトの他の配置は、図２３に示すメモリセルのレイアウトと同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。

この変更例５に従うメモリセルのレイアウトにおいては、メタル配線で構成されるローカルソース接続線ＬＳＣに代えて、連結活性領域ＣＡＲが設けられ、この連結活性領域により、２列のメモリセルが共通のソース線に接続される。

図２８は、図２７に示す線２８Ａ−２８Ａに沿った断面構造を概略的に示す図である。図２８において、半導体基板領域ＳＵＢ表面に、共通の活性領域ＡＲＢに形成される不純物領域ＩＭＰ１１−ＩＭＰ１５が、互いに間をおいて配置され、これらの不純物領域ＩＭＰ１１−ＩＭＰ１５の間の基板領域表面上に、ワード線を構成するゲート配線が配設される。不純物領域ＩＭＰ１２およびＩＭＰ１４が、低抵抗電極層ＲＥＬおよびヒータ層ＨＴを介して相変化層ＰＣＬに結合される。このヒータ層ＨＴに対応してコンタクトＣＮＴ４が設けられ、相変化材料素子ＰＣＥが対応のビット線ＢＬ（ＢＬ１）に接続される。低抵抗電極層ＲＥＬの両側のゲート配線が同一のワード線を構成し、図２８において、ワード線ＷＬ１およびＷＬ２が、各々２つのゲート配線により配置される。不純物領域ＩＭＰ１１およびＩＭＰ１３は、ビット線ＢＬに沿った方向においては、連結活性領域は形成されていないため、離れて配置される。

例えば、図２８に示すように、ワード線ＷＬ１を選択すると、ビット線ＢＬからコンタクトＣＮＴ４を介して不純物領域ＩＭＰ１２に電流が流れ、さらに、図示しないチャネル領域を介して不純物領域ＩＭＰ１１およびＩＭＰ１３に電流が流れる。

図２９は、図２７に示す線２９Ａ−２９Ａに沿った断面構造を概略的に示す図である。図２９において、半導体基板領域ＳＵＢ上に、不純物領域ＩＮＰａおよびＩＮＰｂが形成される。これらの不純物領域ＩＮＰａおよびＩＮＰｂは、異なるビット線に接続されるメモリセルに対して設けられる活性領域（ＡＲＢ）に含まれる。連結活性領域ＣＡＲが、これらの不純物領域ＩＮＰａおよびＩＮＰｂの間に形成され、不純物領域ＩＮＰａおよびＩＮＰｂを電気的に結合する。この連結活性領域ＣＡＲにおいて、コンタクトＣＮＴ５が形成され、ソース線ＳＬが連結活性領域ＣＡＲを介して不純物領域ＩＮＰａおよびＩＮＰｂに結合される。

相変化層ＰＣＬが、それぞれ各列に対応して、ソース線ＳＬよりも上層に配置される。
したがって、この変更例５の構成は、変更例４の構成と、ローカルソース接続線（ＬＳＣ）に代えて、連結活性領域ＣＡＲが設けられる点が異なるだけであり、同じ効果を奏することができる。また、メモリセルの電気的等価回路は、図２６に示す構成と同じとなる。この連結領域ＣＡＲは、ソース／ドレイン不純物領域（不純物領域ＩＮＰａ，ＩＮＰｂ）の不純物注入工程時、並行してワード線に対し自己整合的に形成されればよい。

［変更例６］
図３０は、この発明の実施の形態２の変更例６のメモリセルアレイの平面レイアウトを概略的に示す図である。この図３０に示すレイアウトにおいても、ビット線ＢＬ（ＢＬ１−ＢＬ３）に平行に活性領域ＡＲＢが帯状に形成される。分割相変化層ＰＣＬＳが、列方向に延在するように形成されるが、所定数（図３０においては４本）のゲート配線ごとに分離される。この分割相変化層ＰＣＬＳは、同一ワード線を構成するゲート配線の間においてコンタクトＣＮＴ４を介して対応の活性領域ＡＲＢに電気的に結合される。

同一ワード線を構成するゲート配線外部の領域において、連結活性領域ＣＡＲが形成され、各活性領域ＡＲＢ（ソース不純物領域）が電気的に結合される。図３０においては、４つのビット線ＢＬ１−ＢＬ４に対して設けられる活性化領域（ソース不純物領域）が、連結活性領域ＣＡＲにより、相互接続される。

これらの４つのビット線ＢＬ１−ＢＬ４に対し１つのソース線ＳＬが設けられる。このソース線ＳＬは、ビット線と平行に配置され、各行において、コンタクトＣＮＴ５を介して連結領域ＣＡＲに電気的に結合される。図３０においては、ソース線ＳＬは、ビット線ＢＬ２およびＢＬ３の間に配置される。

この図３０に示す平面レイアウトの構成の他の構成は、図２７に示す平面レイアウトの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図３１は、図３０に示す線３１Ａ−３１Ａに沿った断面構造を概略的に示す図である。この図３１において、半導体基板領域ＳＵＢ表面に、同じ活性領域に含まれる不純物領域ＩＭＰ１１−ＩＭＰ１５が互いに間をおいて形成され、これらの不純物領域ＩＭＰ１１−ＩＭＰ１５の間に、ワード線ＷＬを構成するゲート配線ＷＬ１ａ、ＷＬ１ｂ、ＷＬ２ａおよびＷＬ２ｂが配設される。ゲート配線ＷＬ１ａおよびＷＬ１ｂがワード線ＷＬ１として機能し、ゲート配線ＷＬ２ａおよびＷＬ２ｂがワード線ＷＬ２として機能する。

不純物領域ＩＭＰ１２およびＩＭＰ１４が、それぞれ、低抵抗電極層ＲＥＬを介してヒータ層ＨＴに結合される。このヒータ層ＨＴが、分割相変化層ＰＣＬＳに結合され、この分割相変化層ＰＣＬＳが、ビット線ＢＬにコンタクトＣＮＰ４を介して結合される。ヒータ層ＨＴ近傍の分離相変化層ＰＣＬＳが、相変化材料素子ＰＣＥを構成する。

この図３１に示すメモリセルの断面構造は、図２８に示すメモリセルの断面構造と、相変化層ＰＣＬ（ＰＣＬＳ）が、列方向にビット線ＢＬと平行に連続的に延在するのではなく、所定数のメモリセル（２ビットのメモリセル）ごとに分離されている点を除いて同じ構成である。この相変化層を所定数のゲート配線毎に分離することにより、相変化層とビット線とが重なり合う面積を低減することができ、配線間寄生容量を低減し、応じてビット線寄生容量を低減する。

図３２は、図３０に示す線３２Ａ−３２Ａに沿った断面構造を概略的に示す図である。図３２において、それぞれが異なる活性領域に含まれる不純物領域ＩＭＰａ−ＩＭＰｄが、半導体基板領域ＳＵＢ表面に間をおいて配置される。これらの不純物領域ＩＭＰａ−ＩＭＰｄの間に、連結活性領域ＣＡＲが設けられ、不純物領域ＩＭＰａ−ＩＭＰｄが、電気的に結合される。

この不純物領域ＩＭＰｂおよびＩＭＰｃの間の連結活性領域ＣＡＲにおいて、コンタクトＣＮＴ５を介してソース線ＳＬが結合される。このソース線ＳＬ上層には、不純物領域ＩＭＰａ−ＩＭＰｄそれぞれに対応して、分割相変化層ＰＣＬＳが配置される。

図３３は、この発明の実施の形態２の変更例６のレイアウトにおけるメモリセルの電気的等価回路を示す図である。図３３において、行方向に整列する４ビットのメモリセルの電気的等価回路を示す。ビット線ＢＬａ、ＢＬｂ、ＢＬｃおよびＢＬｄそれぞれに、メモリセルＭＣａ、ＭＣｂ、ＭＣｃおよびＭＣｄが接続される。メモリセルＭＣａ−ＭＣｄの各々は、相変化素子ＰＥと、ゲート配線ＷＬａａおよびＷＬａｂ上の信号に従って導通するアクセストランジスタＡＴａおよびＡＴｂを含む。メモリセルＭＣａ−ＭＣｄの各々のアクセストランジスタＡＴａのソース領域は、連結活性領域に対応する拡散連結線ＣＡＲＬにより相互接続され、また、メモリセルＭＣａ−ＭＣｄ各々のアクセストランジスタＡＴｂのソース領域は、拡散連結線ＣＡＲＬにより相互接続される。これらの拡散連結配線ＣＡＲＬは、ソース線ＳＬに結合され、列方向に整列する４ビットのメモリセルに対し共通にソース線ＳＬが配置される。このゲート配線ＷＬａａおよびＷＬｂは、ともにワード線ＷＬａとして機能し、図３３において破線で示すように終端部において、同一のワード線ドライバ（または同じアドレス信号により選択される別々のワード線ドライバ）により駆動される。

この変更例６の構成に従えば、４本のビット線当り１つのソース線ＳＬが設けられており、ソース線のピッチをより緩和することができる。また、この連結活性領域ＣＡＲ（拡散連結線ＣＡＲＬ）により、４ビットのメモリセルを相互接続する構成の場合、可変電流源からグローバルソース線の接地ノードでの電流経路の抵抗値をほぼ等しくすることができる。

なお、各メモリセルのソース電位のばらつきを防止するために、連結拡散領域ＣＡＲが行方向において各ビット線対の間に設けられ、行方向に連続的に延在する拡散ソース線が形成されてもよい。

また、相変化層は、列方向に連続的に延在するように形成されても良い。
［変更例７］
図３４は、この発明の実施の形態２の変更例７のメモリセルアレイ部の平面レイアウトを概略的に示す図である。この図３４に示すレイアウトにおいては、連結活性領域は設けられず、それに代えて、ローカルソース接続線ＬＳＣＬが設けられる。このローカルソース接続線ＬＳＣＬは、行方向に４列の長さ延在し、この４列のメモリセルの活性領域ＡＲＢにコンタクトＣＮＴ６を介して結合される。このローカルソース線ＬＳＣＬは、同じワード線を構成するゲート線の対の外側に配置され、したがって、コンタクトＣＮＴ６が、分割相変化層ＰＣＬＳに対するコンタクトＣＮＴ４と列方向において交互に配置される。

この図３４に示すメモリセルアレイの平面レイアウトの他の構成は、図３０に示す平面レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図３５は、図３４に示す線３５Ａ−３５Ａに沿った断面構造を概略的に示す図である。図３５において、半導体基板領域表面に間をおいて不純物領域ＩＮＰ１１−ＩＮＰ１５が形成される。これらの不純物領域ＩＮＰ１１−ＩＮＰ１５は、同じ活性領域ＡＲＢに含まれる不純物領域である。不純物領域ＩＮＰ１１、ＩＮＰ１３およびＩＮＰ１５は、コンタクトＣＮＴ６を介してローカルソース接続線ＬＳＣＬに結合される。不純物領域ＩＮＰ１２およびＩＮＰ１４は、プラグＲＥＣを介してヒータ層ＨＴに結合され、このヒータ層ＨＴが、分割相変化層ＰＣＬＳに結合される。分割相変化層ＰＣＬＳは、ヒータ層ＨＴに対応して設けられコンタクトＣＮＴ４を介してビット線ＢＬ（ＢＬ１）に結合される。

したがって、列方向においては、ローカルソース接続線ＬＳＣＬと低抵抗電極層ＲＥＣが交互に配設される。２つのゲート配線が同一のワード線を構成し、図３５においてワード線ＷＬ１およびＷＬ２を示す。

したがって、この変更例７の構成においても、メモリセルのアクセストランジスタが２つ並列に接続され、相変化材料素子とソース線との間の電流経路の幅を広くすることができ（アクセストランジスタのチャネル幅を広くすることができ）、セルサイズ微細化時においても、メモリセルにおいて大きな電流を流すことができる。

図３６は、図３４に示す線３６Ａ−３６Ａに沿った断面構造を概略的に示す図である。図３６において、半導体基板領域ＳＵＢ表面に、不純物領域ＩＮＰａ−ＩＮＰｄが間をおいて形成される。これらの不純物領域ＩＮＰａ−ＩＮＰｄは、異なる列の活性領域に含まれる。一例として、ローカルソース接続線ＬＳＣＬが、ソース線ＳＬと同層に形成される。行方向の４ビットのメモリセルに対して１つのローカルソース接続線ＬＳＣＬが設けられる。このローカルソース接続線ＬＳＣＬは、それぞれ不純物領域ＩＭＰａ−ＩＭＰｄとコンタクトＣＮＴ６を介して電気的に結合される。これらの不純物領域ＩＭＰａ−ＩＭＰｄそれぞれ整列して、ローカルソース接続線ＬＳＣＬおよびソース線ＳＬ上層に、分割相変化層ＰＣＬＳが配置される。

したがって、この変更例７の構成においても、ソース線ＳＬが４列のメモリセルに対し１つ設けられるだけであり、ソース線の配線ピッチを低減することができる。また、可変電流源からグローバルソース線の接地ノードまでの電流経路の抵抗値を選択メモリセルの位置にかかわらず、メモリセルアレイ内にわたってほぼ一定とすることができ、正確な書込を行なうことができる。

なお、この変更例７においても、ローカルソース接続線ＬＳＣＬは、行方向に連続的に延在し、すべての列の活性領域を相互接続し、メッシュ状にソース線が配設される構成が用いられてもよい。メモリセルのソース電位の浮上がりを抑制することができる。

また、メモリセルの電気的等価回路は図３３に示す連結活性領域を用いた場合と同じであり、連結活性領域ＣＡＲＬに代えて、ローカルソース接続線ＬＳＣＬにより４ビットのメモリセルのアクセストランジスタが相互接続される。

また、分割相変化層を利用して、ビット線の配線間寄生容量を低減することができるものの、この相変化層は、列方向に連続的に延在するように形成されてもよい。

［変更例８］
図３７は、この発明の実施の形態２のメモリセルの配置の変更例８の構成を概略的に示す図である。図３７においては、メモリセルＭＣ５１−ＭＣ５５が行方向（ワード線の延在方向）に整列して配置される。これらのメモリセルＭＣ５１−ＭＣ５５は、ビット線またはソース線を共有する。すなわち、メモリセルＭＣ５１およびＭＣ５２がソース線ＳＬ１を共有し、メモリセルＭＣ５２およびＭＣ５３がビット線ＢＬ２を共有する。メモリセルＭＣ５３およびＭＣ５４がソース線ＳＬ２を共有し、メモリセルＭＣ５４およびＭＣ５５がビット線ＢＬ３を共有する。

ビット線ＢＬ１−ＢＬ３は、それぞれ列選択信号ＣＳＬ１−ＣＳＬ３に応答して選択的に導通状態となる列選択ゲートＣＳＧ１−ＣＳＧ３を介して書込データ線ＷＤＢ（内部データ線ＩＤＬ）に結合される。この書込データ線ＷＤＢには可変電流源４Ｗが接続される。ソース線ＳＬ１−ＳＬ３は共通にグローバルソース線ＧＳＬに接続される。

可変電流源４Ｗおよびグローバルソース線の接地ノードの位置関係およびビット線、ソース線、内部書込データ線およびグローバルソース線の抵抗値の関係は、図１２に示す構成と同様である。

この図３７に示すメモリセルレイアウトの場合、相変化材料素子がビット線を共有するため、よりメモリセルのサイズを低減することができる。ソース線とビット線とをそれぞれ隣接列のメモリセルで共有する構成とされるため、隣接列のメモリセルは、異なるワード線ＷＬ１およびＷＬ２に接続される。すなわち、メモリセルＭＣ５１、ＭＣ５３およびＭＣ５５がワード線ＷＬ１に接続され、メモリセルＭＣ５２およびＭＣ５４がワード線ＷＬ２に接続される。

この図３７に示す構成においても、先の図１２に示す構成と同様の効果を得ることができ、さらに、相変化材料素子のコンタクトを共有することができるため、より素子の占有面積を低減することができる。また、相変化材料素子を、隣接セルで共有することができるため、この相変化材料素子を、２ビットセル間にわたって延在して配置することができ、素子加工サイズに対する制限を緩和することができる。

図３８は、図３７に示すメモリセルアレイの平面レイアウトを概略的に示す図である。図３８において、ビット線ＢＬ１−ＢＬ３が、それぞれ第２メタル配線で構成され、これらのビット線ＢＬ１−ＢＬ３の間にソース線ＳＬ１およびＳＬ２がビット線と並行に配置される。これらのビット線ＢＬ１−ＢＬ３およびソース線ＳＬ１およびＳＬ２と交差する方向にワード線ＷＬ１−ＷＬ４が配設される（ワード線ＷＬ１−ＷＬ４は、それぞれポリシリコンで構成される）。

鉤形形状の活性領域ＡＲ、すなわちソース線コンタクトＣＮＴＳに関して点対称に配置されかつそれぞれ異なるビット線に対応して配置される矩形部を有する活性領域ＡＲが、２ビットのメモリセルに対応して行および列方向に繰返し配列される。この鉤形形状の活性領域ＡＲの行方向に延在する部分において、活性領域が、ソース線コンタクトＣＮＴＳにより対応のソース線ＳＬ１またはＳＬ２と接続される。活性領域ＡＲのソースコンタクトに関して点対称な位置に、１ビットのメモリセルに対する相変化材料素子ＰＣＥが形成される。相変化材料素子ＰＣＥはビット線コンタクトＣＮＴＢを介して対応のビット線にそれぞれ接続される。ビット線を共有するメモリセルの相変化材料素子ＰＣＥＳは、２ビットの隣接メモリセルに対して共通に設けられる。２ビットのメモリセルに対する相変化材料素子ＰＣＥＳは、それぞれコンタクトＣＮＴＢ１およびＣＮＴＢ２を介してビット線ＢＬ２に接続される。この相変化材料素子ＰＣＥＳは、単に、１ビットのメモリセルに対する相変化材料素子ＰＣＥを行方向に拡張することにより、形成される。

図３８においては、図面を簡略化するために、相変化材料素子ＰＣＥは、１ビットのメモリセルに対して配置されるように示すが、各相変化材料素子ＰＣＥは、拡張されて隣接列のメモリセルと共有される。

活性領域ＡＲは、列方向（ビット線延在方向）において１本のワード線置きに配置され、かつ行方向において各列に配置される。従って、相変化材料素子ＰＣＥは、隣接ワード線により選択されるメモリセルと共有されるように拡張される。

ビット線ＢＬは、ワード線延在方向において、２ビットのメモリセルに対する相変化材料素子の長さと同程度の幅を有する。一例として、ワード線ＷＬ２およびＷＬ３の間においては、２ビットのメモリセルに共有される相変化材料素子が行方向に整列して配置される。各行において、２ビットのメモリセルにより共有される相変化材料素子が、配置される。

図３８に示すレイアウトにおいて、具体的に、メモリセルＭ１およびＭ２がソース線コンタクトＣＮＴＳを共有してソース線ＳＬ１に接続される。メモリセルＭ１およびＭ２はそれぞれワード線ＷＬ１およびＷＬ２により選択される。メモリセルＭ３およびＭ４が、同様、ソース線コンタクトＣＮＴＳを共有してソース線ＳＬ２に接続される。メモリセルＭ１は、ビット線コンタクトを介してビット線ＢＬ１にその相変化材料素子が接続される。メモリセルＭ２は、ビット線コンタクトＣＮＴＢ１を介してその相変化材料素子がビット線ＢＬ２に接続される。メモリセルＭ３がビット線コンタクトを介して同様、ビット線ＢＬ２に接続される。メモリセルＭ４は、相変化材料素子が、ビット線コンタクトを介してビット線ＢＬ３に接続される。

メモリセルＭ５は、メモリセルＭ６とソース線コンタクトＣＮＴＳを共有して、ソース線ＳＬ１に接続され、それぞれビット線コンタクトＣＮＴＢを介してビット線ＢＬ１およびＢＬ２に相変化材料素子ＰＣＥが接続される。メモリセルＭ７およびＭ８がソース線コンタクトを共有してソース線ＳＬ２に接続され、またそれぞれビット線コンタクトを介してビット線ＢＬ２およびＢＬ３に接続される。

この図３８に示すレイアウトの場合、単に、相変化材料素子を攻勢する相変化層は、行方向に延在して隣接列のメモリセルにより共有され、それぞれ異なる活性領域ＡＲに別々のコンタクトＣＮＴＢ１およびＣＮＴＢ２を介して接続され、これらのコンタクト近傍領域において相変化材料素子が形成される。したがって、相変化材料素子が同一ビット線に接続される場合においても、各相変化材料素子に対応してビット線コンタクトを別々に設ける。しかしながら、ソース線コンタクトは、隣接メモリセル間で共有することができ、メモリセル面積を低減することができる。相変化材料素子ＰＣＥＳにおいて、上部電極が相変化材料素子に対して設けられ、この上部電極がビット線にコンタクトを介して接続される。したがって、この２ビットのメモリセルに対する相変化材料素子の上部電極に対するコンタクトを２ビットのセル間で共有してもよい。すなわち、コンタクトＣＮＴＢ１およびＣＮＴＢ２は、相変化材料素子ＰＣＥＳの行方向の中央領域部に１つ設ける構成が用いられてもよい。

以上のように、この発明の実施の形態２に従えば、隣接メモリセルで少なくともソース線を共有しており、ソース線コンタクトを隣接メモリセルで共有することができ、メモリセル面積を低減することができる。

なお、上述の構成は、データ書込経路（書込電流を流す経路）に適用可能だけでなく、読出電流を流す読出電流経路に対しても適用することができる。

［実施の形態３］
図３９は、この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図３９において、不揮発性半導体記憶装置は、実施の形態１と同様、メモリセルＭＣが行列状に配列されるメモリセルアレイ１と、アドレス信号に従ってメモリセルアレイ１の選択行に対応するワード線を選択状態へ駆動する行選択回路２と、アドレス信号（図示せず）に従ってメモリセルアレイ１の選択列に対する列選択信号を生成しかつ列選択信号に従って選択列を書込データ線ＷＤＢに接続する列選択回路３と、データ書込時、書込電流を書込データ線ＷＤＢに供給する可変電流源４Ｗを含む書込／読出回路４を含む。

メモリセルアレイ１においては、メモリセルＭＣの各列に対応してビット線ＢＬが配置され、またメモリセルＭＣの各行に対応してワード線ＷＬが配置される。この実施の形態３においては、ソース線ＳＬがワード線ＷＬと平行に、すなわちビット線ＢＬと直交する方向に配置される。メモリセルＭＣは、相変化材料素子を含む可変抵抗素子と、ワード線ＷＬ上の信号に従ってビット線ＢＬとソース線ＳＬの間に電流経路を形成するアクセストランジスタを含む。

可変電流源４Ｗとグローバルソース線ＧＳＬａの接地ノードとの位置関係は、先の実施の形態１の場合と同様である。

この図３９に示す不揮発性半導体記憶装置においては、ワード線ＷＬが、書込データ線ＷＤＢと平行に配列され、また、ソース線ＳＬも書込データ線ＷＤＢと平行に配列される。ビット線ＢＬはグローバルソース線ＧＳＬａと平行に配列される。ソース線ＳＬの単位長さ当たりの抵抗値は、書込データ線ＷＤＢの単位長さ当たりの抵抗値と等しく、また、ビット線ＢＬの単位長さ当たりの抵抗値は、グローバルソース線ＧＳＬａの単位長さ当たりの抵抗値と等しくされる。この場合、先の実施の形態１と同様、メモリセルアレイ１内における選択メモリセルの位置にかかわらず、書込電流経路のメモリセルを除く総抵抗値を、同一とすることができる。

図４０は、発明の実施の形態３における書込電流が流れる経路を概略的に示す図である。図４０において、可変電流源４Ｗからの書込電流Ｉは、書込データ線ＷＤＢからビット線ＢＬを介してメモリセルＭＣに流れ込む。メモリセルＭＣへ流れ込む書込電流Ｉは、ソース線ＳＬからグローバルソース線ＧＳＬへ放電され、最終的に、接地ノード（接地パッド）へ放出される。ビット線ＢＬおよびグローバルソース線ＧＳＬの単位長さ当たりの抵抗値は同じであり、また、ビット線ＢＬおよびＧＳＬは互いに平行に配列されている。したがって、メモリセルＭＣの選択行の位置にかかわらず、合計抵抗ＲＢ＋ＲＧは一定となる。同様、ソース線ＳＬおよび書込データ線ＷＤＢの単位長さ当たりの抵抗値が同じであり、ソース線ＳＬおよび書込データ線ＷＤＢは平行にビット線ＢＬと直交する方向に配置される。したがって、書込データ線ＷＤＢ上の抵抗ＲＷとソース線ＳＬのメモリセルＭＣからグローバルソース線ＧＳＬまでの抵抗ＲＳとの合計抵抗ＲＷ＋ＲＳも、メモリセルＭＣの選択コラム位置にかかわらず一定となる。したがって、メモリセルＭＣのメモリセルアレイ１内の選択位置にかかわらず、総抵抗ＲＷ＋ＲＢ＋ＲＳ＋ＲＧは、一定値とすることができる。

先の実施の形態１と同様、合計抵抗ＲＷ＋ＲＢおよびＲＳ＋ＲＧをそれぞれ０．５ＫΩ以下に設定することにより、３Ｖ程度の電源電圧でも、可変電流源４ＷからメモリセルＭＣに１ｍＡ程度の電流を供給して書込を行なうことができる。

図４０に示す書込データ線ＷＤＢ、ビット線ＢＬ、ソース線ＳＬおよびグローバルソース線ＧＳＬの配線レイアウトとしては、図６に示す配線レイアウトを利用することができ、ソース線ＳＬを、ビット線ＢＬと直交する方向に配置し、また、グローバルソース線ＧＳＬをビット線ＢＬと平行に配置する。さらに、図６に示すレイアウトにおいて、ソース線ＳＬおよびグローバルソース線ＧＳＬのレイアウトを９０°反時計方向に回転させる。さらに回転後において、ソース線ＳＬおよびグローバルソース線ＧＳＬの長さを、メモリセルアレイ１の長さに応じて調整することにより、配線レイアウトは容易に実現される。

以上のように、この発明の実施の形態３に従えば、ビット線と平行にグローバルソース線を配置し、ソース線および書込データ線をビット線およびグローバルソース線と直交する方向に配置し、ビット線およびグローバルソース線の単位長さ当たりの抵抗値を等しくし、また書込データ線およびソース線の単位長さ当たりの抵抗値を等しくしており、メモリセルのアレイ内における選択位置にかかわらず、書込電流経路のメモリセルを除く抵抗値を一定とすることができ、書込電流の選択メモリセルのアレイ内位置に対する依存性を低減することができる。

また、書込電流源からメモリセルの経路までの合計抵抗およびメモリセルから接地ノードまでの合計抵抗をそれぞれ５００Ω以下に設定することにより、可変電流源の電源電圧が低い状態でも、十分な大きさの書込電流をメモリセルに供給することができる。

［実施の形態４］
ソース線が、ビット線と平行に配置される場合およびビット線と直交して配置される場合いずれにおいても、相変化材料素子を隣接列のメモリセルで共有することができる（ビット線コンタクトを隣接メモリセルとの間で共有する）。以下、本実施の形態４においては、相変化材料素子を２ビットの隣接メモリセルで共有する場合のメモリセルの構成について説明する。

（共有構成１）
図４１は、この発明の実施の形態４に従う相変化メモリセルの断面構造を概略的に示す図である。相変化材料素子ＰＣＥが、２ビットのメモリセルにより共有され、コンタクトを介してビット線ＢＬに接続される。この相変化材料素子ＰＣＥは、相変化を記憶データに応じて生じさせるＧＳＴ膜と、ＧＳＴ膜とコンタクトとの間の上部電極とを有する。ヒータ層は、図４１においては明確には示していない。

基板領域２０表面には、不純物領域２２ａ−２２ｄが、それぞれ間をおいて形成される。不純物領域２２ｂおよび２２ｃが、それぞれ別々のコンタクトを介して相変化材料素子ＰＣＥに結合される。不純物領域２２ａおよび２２ｂが、それぞれ、別々のソース線ＳＬｊおよびＳＬｋに接続される。ワード線ＷＬ１が、不純物領域２２ａおよび２２ｂ間の基板領域２０表面上に図示しないゲート絶縁膜を介して形成され、ワード線ＷＬ２が、不純物領域２２ｃおよび２２ｂの間の基板領域２０表面上に図示しないゲート絶縁膜を介して形成される。

この図４１に示すメモリセル構造においては、ワード線ＷＬ１およびＷＬ２のそれぞれの選択時に、相変化材料素子ＰＣＥにおいて、対応の抵抗性電極（ヒータ層を含む）近傍に、発熱により、相変化が生じる。この相変化は、局所的な相変化であり、相変化材料素子ＰＣＥが２ビットメモリセルで共有される場合においても、それぞれ個別に、各メモリセルにおいて記憶データに応じた抵抗値（結晶相）を実現することができる。

図４１に示すように、相変化材料素子ＰＣＥを共有する場合、各メモリセルは、異なるソース線ＳＬｊおよびＳＬｋに接続される。この場合、ソース線の配置方向に応じてアクセストランジスタの接続態様を考えることができる。

図４２（Ａ）は、ソース線とビット線が平行に配列する場合のメモリセルの配置における電気的等価回路である。図４２（Ａ）において、メモリセルＭＣｃおよびＭＣｄの相変化材料素子がビット線ＢＬ１に共通のコンタクトを介して結合される。メモリセルＭＣｃおよびＭＣｄそれぞれのアクセストランジスタは、ソース線ＳＬ１およびＳＬ２に接続される。メモリセルＭＣｃは、ワード線ＷＬ２にそのアクセストランジスタＡＴが接続され、メモリセルＭＣｄのアクセストランジスタＡＴは、ワード線ＷＬ１に接続される。

ワード線ＷＬ１およびＷＬ２の選択時において、異なるソース線に対して電流経路が形成され、相変化材料素子ＰＣＥにおいて、ビット線と対応のアクセストランジスタとの間の領域において記憶データに応じて相変化を選択的に生じさせる。

図４２（Ｂ）は、ソース線とビット線が直交して配列される場合のメモリセルの配置における電気的等価回路を示す図である。メモリセルＭＣｅおよびＭＣｆの、相変化材料素子ＰＣＥがビット線ＢＬ１に共通に接続される。メモリセルＭＣｅのアクセストランジスタＡＴが、ワード線ＷＬ１により選択状態とされて、ソース線ＳＬ１に、対応の相変化材料素子ＰＣＥを接続する。メモリセルＭＣｆは、ワード線ＷＬ２によりアクセストランジスタＡＴが選択状態へ駆動され、対応の相変化材料素子ＰＣＥをソース線ＳＬ２に接続する。これにより、選択メモリセルにおける書込電流の競合を生じさせることなく、また、ライトディスターブを生じさせることなく、メモリセルＭＣｅまたはＭＣｆに書込電流を供給してデータの書込を行なうことができる。

図４２（Ａ）および図４２（Ｂ）に示すように、ビット線ＢＬ（ＢＬ１）と相変化材料素子ＰＣＥとの間のコンタクトは１つであり、２ビットのメモリセルに対するビット線コンタクトを１つに低減することができ、また、ソースコンタクトも２ビットのメモリセルに対して１つであり、メモリセルサイズを低減することができる。

（共有構成２）
図４３は、この発明の実施の形態４に従うメモリセルの第２の構成を概略的に示す図である。図４３において、基板領域２０表面に、間をおいて不純物領域２２ｅ−２２ｈが形成される。不純物領域２２ｅおよび２２ｈは、それぞれビット線ＢＬｊおよびＢＬｋに接続される。不純物領域２２ｆおよび２２ｇは、コンタクトおよび下部電極（抵抗性電極）を介して、相変化材料素子ＰＣＥに接続される。相変化材料素子ＰＣＥは、ＧＳＴ膜および上部電極を含み、共通のコンタクトを介してソース線ＳＬに接続される。不純物領域２２ｅおよび２２ｆの間の基板領域２０表面上にワード線ＷＬ１が形成され、不純物領域２２ｇおよび２２ｈの間の基板領域２０表面上に、ワード線ＷＬ２が形成される。

ソース線ＳＬに共通に２ビットのメモリセルの相変化材料素子ＰＣＥが接合される場合、ソース線ＳＬへ可変電流源を介して書込電流が供給されてもよい。この場合、ビット線が接地電圧レベルに維持される。ソース線ＳＬおよびビット線ＢＬそれぞれに列選択ゲートを配置することにより、ソース線を介して可変電流源からの書込電流を選択メモリセルに供給することができる。しかしながら、先の実施の形態１および３と同様、ビット線を介して書込電流が供給され、また、ソース線ＳＬがグローバルソース線に接続される構成が用いられてもよい。

図４４（Ａ）は、ソース線ＳＬがビット線ＢＬと平行に配列される場合の図４３に示すメモリセルの電気的等価回路を示す図である。メモリセルＭＣｇおよびＭＣｈのアクセストランジスタがビット線ＢＬ１およびＢＬ２に接続され、メモリセルＭＣｇおよびＭＣｈの相変化材料素子ＰＣＥが共通にソース線ＳＬ１に接続される。なお、図４４（Ａ）においては、メモリセルＭＣｇおよびＭＣｈのそれぞれの相変化領域を具体的に示すために、各メモリセルは、別々の相変化材料素子で構成されるように示す。

メモリセルＭＣｇおよびＭＣｈは、それぞれワード線ＷＬ２およびＷＬ１の選択時、この相変化材料素子ＰＣＥをビット線ＢＬ１およびＢＬ２にそれぞれ接続する。

図４４（Ｂ）は、ビット線ＢＬとソース線ＳＬが直交する方向に配列される場合の図４３に示すメモリセルの電気的等価回路を示す図である。メモリセルＭＣｉおよびＭＣｊの相変化材料素子ＰＣＥが共通にソース線ＳＬ１に接続される。メモリセルＭＣｉおよびＭＣｊはそれぞれワード線ＷＬ２およびＷＬ１の選択時、対応の相変化材料素子をビット線ＢＬ１およびＢＬ２にそれぞれ接続する。

この図４４（Ａ）および図４４（Ｂ）のいずれの構成においても、相変化材料素子ＰＣＥが２ビットのメモリセルに対して１つのコンタクトを介して同じソース線ＳＬ（ＳＬ１）に接続されており、メモリセルのコンタクトの数を低減でき、応じてメモリセルサイズを低減することができる。

図４４（Ａ）および図４４（Ｂ）に示す構成において、グローバルソース線に可変電流源が接続され、ビット線を列選択回路を介して書込データ線に接続し、この書込データ線を接地ノードに接続することにより、データの書込が行なわれてもよい。

（共有構成３）
図４５は、この発明の実施の形態４に従う第３の共有構成のメモリセルの断面構造を概略的に示す図である。図４５において、基板領域２０表面に、間をおいて不純物領域２２ｉ、２２ｊおよび２２ｋが形成される。不純物領域２２ｉおよび２２ｊの間の基板領域２０表面上にワード線ＷＬ１が配設され、不純物領域２２ｊおよび２２ｋの間の基板領域２０表面上にワード線ＷＬ２が配設される。不純物領域２２ｉおよび２２ｋは、それぞれ別々に設けられるコンタクトを介して相変化材料素子ＰＣＥに結合される。この相変化材料膜ＰＣＥは、可変抵抗素子によって機能するＧＳＴ膜およびコンタクト形成用の上部電極を含む。この相変化材料素子ＰＣＥは、ビット線ＢＬに共通のコンタクトを介して接続される。不純物領域２２ｊは、共通のソース線ＳＬｊに結合される。

図４６（Ａ）は、図４５に示すメモリセル構造のビット線がソース線と並行に配置される場合の電気的等価回路を示す図である。図４６（Ａ）においては、４つのメモリセルＭＣｋ、ＭＣｌ、ＭＣｍおよびＭＣｎを示す。メモリセルＭＣｋおよびＭＣｌは、相変化材料素子がビット線ＢＬ１に共通に結合され、アクセストランジスタがソース線ＳＬ１に共通に結合される。メモリセルＭＣｋおよびＭＣｌは、それぞれ、ワード線ＷＬ１およびＷＬ２にそれぞれ接続される。

同様、メモリセルＭＣｍおよびＭＣｎは、相変化材料素子がビット線ＢＬ２に共通に接続され、アクセストランジスタが共通にソース線ＳＬ２に接続される。メモリセルＭＣｍおよびＭＣｎは、それぞれワード線ＷＬ１およびＷＬ２により選択される。ソース線ＳＬ１およびＳＬ２は、ビット線ＢＬ１およびＢＬ２と平行に配設される。

したがって、２ビットのメモリセルに対し、ビット線に対し１つのコンタクトおよびソース線に対し１つのコンタクトが形成されるだけであり、メモリセルの占有面積を低減することができる。

図４６（Ａ）において、メモリセルＭＣｋおよびＭＣｌのレイアウトとメモリセルＭＣｍおよびＭＣｎのレイアウトをソース線に関して鏡映対象としてすることにより、メモリセルＭＣｋおよびＭＣｌとメモリセルＭＣｍおよびＭＣｎは、ソース線を共有する構成とすることもできる（ビット線の同時選択は禁止する）。しかしながら、図４６（Ａ）に示すように、２ビットのメモリセルごとに、ソース線ＳＬ（ＳＬ１，ＳＬ２）を別々に設けることにより、各ソース線において、選択メモリセルが接続されるだけであり、ライトディスターブまたはリードディスターブの問題が生じるのを防止することができる。

図４６（Ｂ）は、この図４５に示すメモリセル構造の電気的等価回路の他の構成を示す図である。この図４６（Ｂ）に示す構成においては、ソース線ＳＬ１がビット線ＢＬ１およびＢＬ２と直交する方向に配設される。メモリセルＭＣｋ、ＭＣｌ、ＭＣｍおよびＭＣｎそれぞれのアクセストランジスタが共通にソース線ＳＬ１に接続される。メモリセルＭＣｋおよびＭＣｌは、その相変化材料素子が共通のコンタクト孔を介してビット線ＢＬ１に接続され、メモリセルＭＣｍおよびＭＣｎが、共通のコンタクトを介して対応の相変化材料素子がビット線ＢＬ２に接続される。

図４６（Ｂ）に示す構成においては、ソース線ＳＬ１が、ビット線ＢＬ１およびＢＬ２と直交する方向に配設されており、複数の選択メモリセルが、同時に、ソース線ＳＬ１に接続される。しかしながら、メモリセルサイズは、ビット線コンタクトおよびソース線コンタクトがそれぞれ、２ビットセル当たり１個であり、メモリセルサイズを低減することができる。

（共有構成４）
図４７は、この発明の実施の形態４に従うメモリセルの第４の断面構造を概略的に示す図である。この図４７に示すメモリセルの断面構造においては、相変化材料素子ＰＣＥが共通のコンタクトを介してソース線ＳＬに接続され、かつ基板領域２０表面に形成される不純物領域２２ｇがソース線に代えてビット線ＢＬｇに接続される点を除いて、図４５に示すメモリセルの断面構造と同じである。したがって、図４８に示す断面構造において、図４５に示す構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。

したがって、図４８に示すメモリセルの断面構造に対応する電気的等価回路は、図４６（Ａ）および（Ｂ）に示す電気的等価回路においてビット線とソース線を入れ換えた構成となる。すなわち、図４８（Ａ）に示すように、ソース線とビット線が平行な場合、メモリセルＭＣｋおよびＭＣｌの相変化材料素子がソース線ＳＬ１に共通のコンタクトを介して接続され、また、それらのアクセストランジスタが、ビット線ＢＬ１に共通のコンタクトを介して接続される。メモリセルＭＣｍおよびＭＣｎは、同様、相変化材料素子が共通のコンタクトを介してソース線ＳＬ２に接続され、それぞれのアクセストランジスタが、共通のコンタクトを介してビット線ＢＬ２に接続される。

一方、ソース線とビット線とが直交する配置の場合、図４８（Ｂ）に示すように、メモリセルＭＣｋ、ＭＣｌ、ＭＣｍおよびＭＣｎのアクセストランジスタが共通にビット線ＢＬ１に接続される。メモリセルＭＣｋおよびＭＣｌの相変化材料素子が共通にソース線ＳＬ１に接続され、メモリセルＭＣｍおよびＭＣｎの相変化材料素子が共通にソース線ＳＬ２に接続される。

したがって、この図４７に示すような構成においても、２ビットメモリセルに対して、ソース線に対するコンタクトが１個、ビット線に対するコンタクトが１個であり、メモリセルサイズを低減することができる。

（共有構成５）
図４９は、この発明の実施の形態４の第５の共有構成のメモリセルの平面レイアウトを概略的に示す図である。図４９においては、ビット線ＢＬ１−ＢＬ３の間にかつこれらと平行にソース線ＳＬ１およびＳＬ２が配置される。これらのビット線ＢＬ１−ＢＬ３およびソース線ＳＬ１、ＳＬ２と直交する方向にワード線ＷＬ１およびＷＬ２が配設される。ワード線ＷＬ１およびＷＬ２と交差するように、ソース線ＳＬ１およびＳＬ２と平行な長軸を有する矩形形状に形成された相変化材料素子ＰＣＥＳ１およびＰＣＥＳ２が、それぞれ配置される。相変化材料素子ＰＣＥＳ１およびＰＣＥＳ２は、それぞれ、ソース線コンタクトＣＮＴＳを介して対応のソース線ＳＬ１およびＳＬ２に接続される。

基板表面には、トランジスタを形成する活性領域ＡＲ１−ＡＲ３が形成される。これらの活性領域ＡＲ１−ＡＲ３は、各々、ビット線と平行でかつ各ワード線ＷＬ１およびＷＬ２と交差する領域と、行方向に延在し別の列に設けられる相変化材料素子と結合される領域とを含む鉤形形状を有する。活性領域ＡＲ１は、コンタクトＣＮＴＡを介して相変化材料素子ＰＣＥＳ１に電気的に接続され、また、ビット線コンタクトＣＮＴＢを介してビット線ＢＬ１に接続される。活性領域ＡＲ２は、その中央部に形成されるビット線コンタクトＣＮＴＢを介してビット線ＢＬ２に接続され、このビット線コンタクトＣＮＴＢに関して点対称の位置にあるコンタクトＣＮＴＡを介して、それぞれ相変化材料素子ＰＣＥＳ１およびＰＣＥＳ２に接続される。

活性領域ＡＲ３は、ビット線コンタクトＣＮＴＢを介してビット線ＢＬ３に接続され、ワード線ＷＬ２の外部領域に形成されるコンタクトを介して相変化材料素子ＰＣＥＳ２に電気的に接続される。この図２７に示すレイアウトが、行および列方向に繰返し配列される。

コンタクトＣＮＴＡは、ワード線ＷＬ１およびＷＬ２の外部に配設され、コンタクトＣＮＴＢおよびＣＮＴＳが、ワード線ＷＬ１およびＷＬ２の間の領域に形成される。

活性領域ＡＲ２においては、ワード線ＷＬ１が選択された場合には、相変化材料素子ＰＣＥＳ２により、ソース線ＳＬ２がビット線コンタクトＣＮＴＢを介してビット線ＢＬ２に接続される。ワード線ＷＬ２の選択時には、活性領域ＡＲ２において、相変化材料素子ＰＣＥＳ１が、コンタクトＣＮＴＡおよびＣＮＴＢを介してビット線ＢＬ２に接続され、選択時、ソース線ＳＬ１とビット線ＢＬ２の間に電流が流れる経路が形成される。

図５０は、図４９に示すソース線ＳＬ（ＳＬ１またはＳＬ２）に沿った断面構造を概略的に示す図である。相変化材料素子ＰＣＥＳ（ＰＣＥＳ１またはＰＣＥＳ２）は、コンタクトＣＮＴＳを介してソース線ＳＬに接続され、また別々に設けられるコンタクトＣＮＴＢを介して基板領域２０表面に形成される不純物領域２２ｉおよび２２ｋに電気的に接続される。これらのコンタクトＣＮＴＢの間の領域にワード線ＷＬ１およびＷＬ２が配設される。ワード線ＷＬ１の選択時、不純物領域２２ｉが、別の領域に設けられる不純物領域を介してビット線に接続され、ワード線ＷＬ２選択時には、不純物領域２２ｋが、別のビット線に接続される。

図５１は、これらの図４９および図５０に示すメモリセルの配置の電気的等価回路を示す図である。図５１において、メモリセルＭＣｐ−ＭＣｓが行方向に整列して配置される。メモリセルＭＣｐおよびＭＣｑは、それぞれのアクセストランジスタが共通にビット線ＢＬ１に接続され、かつワード線ＷＬ１およびＷＬ２により選択状態へ駆動される。メモリセルＭＣｑおよびＭＣｒは、それぞれの相変化材料素子ＰＣＥＳが共通にソース線ＳＬ２に接続される。メモリセルＭＣｒおよびＭＣｓは、それぞれのアクセストランジスタが、共通にビット線ＢＬ２に接続されかつワード線ＷＬ１およびＷＬ２によりそれぞれ選択状態へ駆動される。

図５１に示すように、行方向において、アクセストランジスタがビット線に共通のコンタクトを介して接続され、また相変化材料素子が共通のソース線に接続される。ソース線またはビット線を共有するメモリセルが、異なるワード線により選択状態へ駆動される。ビット線またはソース線を共有するメモリセルを同時に選択状態へ駆動するのを回避することにより、書込電流供給時における書込電流が非選択メモリセルへ流れてライトディスターブが発生するのを防止する。

（共有構成６）
図５２は、第６の共有構成のメモリセル配置の電気的等価回路を示す図である。図５２に示す構成においては、図５１に示す電気的等価回路と、ビット線とソース線の位置が交換される。すなわち、ソース線Ｓｌ１およびＳＬ２に、隣接列のメモリセルのアクセストランジスタが共通に接続され、ビット線ＢＬ２およびＢＬ３に、隣接列のメモリセルの相変化材料素子が共通に接続される。この図５２に示す電気的等価回路の構成の場合、図４９および図５０に示す平面レイアウトおよび断面構造において、ビット線とソース線の位置が交換される。したがって、この図５２に示す構成においても、ビット線ＢＬ（ＢＬ１−ＢＬ３）とソース線ＳＬ（ＳＬ１，ＳＬ２）がワード線ＷＬ１およびＷＬ２と平行に配設される場合において、ビット線またはソース線を共有するメモリセルは異なるワード線に接続されており、データ書込時のライトディスターブを防止しつつメモリセルのサイズを低減することができる。

また、ソース線ＳＬが相変化材料素子電気的に接続される場合、ソース線ＳＬに書込電流が供給され、ビット線は、内部書込データ線を介して接地ノードへ結合されてもよい。この場合、ソース線ＳＬを選択するためのソース線スイッチを設け、書込電流供給源からソース線選択スイッチを介して選択列に対応するソース線へ書込電流を供給する。

以上のように、この発明の実施の形態４に従えば、隣接するメモリセルにおいて、相変化材料素子を共有し、共通のコンタクトを介してソース線またはビット線に接続しており、メモリセルのサイズをより低減することができる。

また、ソース線またはビット線に共有するメモリセルが同時に選択されないようにワード線を配置することにより、ソース線がビット線と並行に配置される場合、ソース線に接続される選択メモリセルは１つであり、ソース線電位の変動を抑制でき、正確なデータの書込／読出を行なうことができ、またライトディスターブの問題も確実に解消することができる。

なお、上述の説明においては、データ書込について説明しているものの、ビット線およびソース線はデータ読出時においても利用され、隣接セルを異なるワード線に接続するまたはソース線に１つの選択メモリセルのみが接続される構成を利用することにより、非選択メモリセルにおいて読出電流が流れるのを防止することができ、リードディスターブの問題が生じるのを防止することができる。

［実施の形態５］
図５３は、この発明の実施の形態５に従う不揮発性半導体記憶装置のデータ読出に関連する部分の構成を概略的に示す図である。

図５３を参照して、メモリセルアレイ１においては、相変化材料素子を記憶素子として含むメモリセルが行列状に配列される。メモリセルの相変化材料素子を含む記憶部を、図５３においては可変抵抗素子として示す。

メモリセルＭＣの各列に対応してビット線ＢＬ（ＢＬ１，ＢＬ２…）が配置され、メモリセルの各行に対応してワード線ＷＬが配設される。メモリセルアレイ１においては、ワード線ＷＬと平行にソース線ＳＬが配設され、ソース線ＳＬに共通に設けられるメモリセルＭＣは、共通のワード線ＷＬに接続される。ソース線ＳＬは、グローバルソース線ＧＳＬに接続される。グローバルソース線ＧＳＬは、ワード線ＷＬと平行な方向に配設される。このグローバルソース線ＧＳＬおよびソース線ＳＬの配置は、実施の形態１において示すものと同様であってもよい。

メモリセルアレイ１の選択メモリセルが、列選択回路３を介して読出データバスＲＤＢ（または内部データバスＩＤＢ）に結合される。読出データバスＲＤＢは、書込／読出回路４に含まれるセンスアンプ（Ｓ／Ａ）４Ｓに結合される。

メモリセルアレイ１においては、複数ビットのメモリセルが列選択回路３により並行して選択されて、複数ビット幅の読出データバスＲＤＢ（内部データバスＩＤＢ）に接合される。センスアンプ４Ｓにおいては、読出データバスＲＤＢのビット幅に対応して複数ビット幅のセンスアンプ回路Ｓ／Ａ（Ｓ／Ａ１、Ｓ／Ａ２）が設けられる。このセンスアンプ回路Ｓ／Ａは、データビットそれぞれに対応して電流制限を行なう機能を備える。

センスアンプ４Ｓは、参照電流発生回路４０からの参照電流を読出データ線ＲＤＢを流れる電流と比較して内部読出データを生成する。参照電流発生回路４０は、センスアンプ回路Ｓ／Ａ１およびＳ／Ａ２それぞれに対応して参照電流ＲＤＢ（ｒｅｆ）を生成する参照電流源（Ｉｒｅｆ源）４１ａおよび４１ｂを含む。参照電流源４１ａおよび４１ｂがそれぞれ駆動する参照電流Ｉｒｅｆは、高抵抗状態のメモリセルが駆動する電流と低抵抗状態のメモリセルが駆動する電流の中間値である。

センスアンプ４Ｓに各ビットごとに対する電流制限機能を設けることにより、以下の利点が得られる。すなわち、共有ソース線ＳＬに接続されるメモリセルにおいて、抵抗値が小さなメモリセルを介して大きな読出電流が流れる場合、共有ソース線ＳＬに接続される他のメモリセルの放電電流が影響を受け、データの読出を高速で行なうことができない、および読出マージンが低減されるなどの問題が生じる。センスアンプ４Ｓにおいて各ビットごとに電流制限機能を設けることにより、製造ばらつきなどのパラメータ変動に起因する抵抗値のばらつきによる規定値よりも小さな抵抗値を有する低抵抗値状態のメモリセルが存在する場合においても、そのメモリセルを介して流れる電流の上限値を設定することができ、過剰電流により、他のメモリセルの読出電流が影響を受けるのを防止することができ、読出マージンの改善および読出速度の高速化を実現することができる。

図５４は、このセンスアンプ４Ｓに設けられる１つのセンスアンプ回路Ｓ／Ａの構成を示す図である。図５４において、センスアンプ回路Ｓ／Ａは、電源ノードとノードＮＤ１０の間に接続され、かつそのゲートにセンスアンプ活性化信号／ＳＥを受けるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＴ１０と、ノードＮＤ１０とノードＮＤ１１の間に接続されかつそのゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタＰＴ１１と、電源ノードとノードＮＤ１０の間に接続されかつゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタＰＴ１２と、電源ノードとノードＮＤ１３の間に接続されかつそのゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタＰＴ１３と、電源ノードとノードＮＤ１４の間に接続されかつそのゲートがノードＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＰＴ１４と、電源ノードとノードＮＤ１５の間に接続されかつそのゲートがノードＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＰＴ１５と、ノードＮＤ１０とノードＮＤ１６の間に接続されかつそのゲートがノードＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＰＴ１６を含む。

参照データ線ＲＤＢ（ｒｅｆ）ｉは、対応の参照電流源４１（Ｉｒｅｆ源４１ａ、４１ｂ）に結合される。

センスアンプ回路Ｓ／Ａの活性化時、ＭＯＳトランジスタＰＴ１１およびＰＴ１２が、ＭＯＳトランジスタＰＴ１１をマスタとするカレントミラー回路を構成し、また、ＭＯＳトランジスタＰＴ１５およびＰＴ１６が、ＭＯＳトランジスタＰＴ１６をマスタとするカレントミラー回路を構成する。従って、センスアンプ回路Ｓ／Ａの活性化時、ＭＯＳトランジスタＰＴ１１およびＰＴ１６をそれぞれ流れる電流に対応する大きさの電流が、ＭＯＳトランジスタＰＴ１２およびＰＴ１５をそれぞれ流れる。

センスアンプ回路Ｓ／Ａは、さらに、ノードＮＤ１１と読出データ線ＲＤＢｉの間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタＮＴ１０と、ノードＮＤ１２とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１２に接続されるＮチャネルＭＯＳトランジスタＮＴ１１と、ノードＮＤ１４とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１２に接続されるＮチャネルＭＯＳトランジスタＮＴ１２と、ノードＮＤ１３とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１５に接続されるＮチャネルＭＯＳトランジスタＮＴ１３と、ノードＮＤ１５とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１５に接続されるＮチャネルＭＯＳトランジスタＮＴ１４と、ノードＮＤ１６と参照データ線ＲＤＢ（ｒｅｆ）ｉの間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタＮＴ１５と、ノードＮＤ１７と接地ノードとの間に接続されかつそのゲートにセンスアンプ活性信号ＳＥを受けるＮチャネルＭＯＳトランジスタＮＴ１６を含む。

センスアンプ回路Ｓ／Ａの活性化時、ＭＯＳトランジスタＮＴ１１およびＮＴ１２がカレントミラー回路を構成し、またＭＯＳトランジスタＮＴ１３およびＮＴ１４がカレントミラー回路を構成する。したがって、これらのＭＯＳトランジスタＮＴ１１−ＮＴ１４が同一サイズの場合には、ＭＯＳトランジスタＮＴ１２およびＮＴ１３には、それぞれ、ＭＯＳトランジスタＮＴ１１およびＮＴ１４を介して流れる電流と同じ大きさの電流が流れる。

センスアンプ回路Ｓ／Ａは、さらに、プリアンプ活性化信号ＰＡＥに応答して活性化され、活性化時、ノードＮＤ１３およびＮＤ１４からのセンス信号Ｓｏｕｔおよび／Ｓｏｕｔを差動増幅して内部読出データＤＯを生成する差動増幅回路（プリアンプ）ＡＭＰを含む。

この図５４に示すセンスアンプ回路Ｓ／Ａにおいては、データ線ＲＤＢｉおよびＲＤＢ（ｒｅｆ）ｉにそれぞれ電流を供給するＭＯＳトランジスタＮＴ１０およびＮＴ１５の駆動電流量は、基準電圧Ｖｒｅｆにより決定される。

参照データ線ＲＤＢ（ｒｅｆ）ｉにおいて駆動される参照電流は、図５３に示す参照電流源（Ｉｒｅｆ源）４１（４１ａ、４１ｂ）の駆動電流により決定される。

センスアンプ回路Ｓ／Ａの非活性化時、ＭＯＳトランジスタＰＴ１０およびＮＴ１６はともにオフ状態であり、センス動作電流が流れる経路は遮断され、センスアンプ回路Ｓ／Ａは非活性状態にある。

センスアンプ回路Ｓ／Ａが活性化されるときには、センスアンプ活性化信号／ＳＥおよびＳＥがそれぞれＬレベルおよびＨレベルに駆動され、ＭＯＳトランジスタＰＴ１０およびＮＴ１６がともにオン状態となる。応じて、ノードＮＤ１０が電源電圧ＶＣＣとなり、ノードＮＤ１７が接地電圧レベルに駆動される。メモリセルアレイにおいてはメモリセルの選択動作が行なわれており、読出データ線ＲＤＢｉが、列選択回路に含まれる列選択ゲートを介して選択列のビット線に結合される。

センス動作時に、ＭＯＳトランジスタＰＴ１１およびＮＴ１０を介して読出データ線ＲＤＢｉを介して選択列のビット線に読出電流が供給される。読出データ線ＲＤＢｉへ供給される電流の上限値は、ＭＯＳトランジスタＮＴ１０の基準電圧Ｖｒｅｆにより制限される。同様に、参照データ線ＲＤＢ（ｒｅｆ）ｉにおいても、ＭＯＳトランジスタＰＴ１６およびＮＴ１５により電流が供給され、参照電流が放電される。参照電流の上限値は、ＭＯＳトランジスタＮＴ１５により制限される。

選択メモリセルが低抵抗状態の場合には、読出データ線ＲＤＢｉを流れる電流は、参照データ線ＲＤＢ（ｒｅｆ）を流れる電流よりも大きくなり、ＭＯＳトランジスタＰＴ１１を介して流れる電流が、ＭＯＳトランジスタＰＴ１６を介して流れる電流よりも大きくなる。応じて、ＭＯＳトランジスタＰＴ１２を介して流れる電流が、ＭＯＳトランジスタＰＴ１５を介して流れる電流よりも大きくなる。ここで、以下の説明において、説明を簡単にするために、ＰチャネルＭＯＳトランジスタＰＴ１１−ＰＴ１６のサイズはチャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）は同一とし、また、ＮチャネルＭＯＳトランジスタＮＴ１１−ＮＴ１４のサイズも同一とする。

ＭＯＳトランジスタＰＴ１２を介して流れる電流が、ノードＮＤ１２を介してＭＯＳトランジスタＮＴ１１へ供給される。ここで、ＭＯＳトランジスタＰＴ１５からの電流は、ＭＯＳトランジスタＮＴ１４へ供給される。ＭＯＳトランジスタＮＴ１２は、ＭＯＳトランジスタＮＴ１１の駆動電流と同じ大きさの電流を駆動することができる。ＭＯＳトランジスタＮＴ１３も、ＭＯＳトランジスタＮＴ１４を流れる電流と同じ大きさの電流を駆動することができる。ＭＯＳトランジスタＰＴ１２およびＰＴ１３は、そのゲートがノードＮＤ１１に共通に結合されており、したがって、ＭＯＳトランジスタＰＴ１３は、ＭＯＳトランジスタＰＴ１１と同じ大きさの電流を駆動し、またＭＯＳトランジスタＰＴ１４は、ＭＯＳトランジスタＰＴ１５およびＰＴ１６と同じ大きさの電流を駆動する。

今、選択メモリセルが低抵抗状態であるため、ＭＯＳトランジスタＰＴ１３を介して流れる電流は、ＭＯＳトランジスタＰＴ１４を介して流れる電流よりも大きい。一方、ＭＯＳトランジスタＮＴ１２はＭＯＳトランジスタＮＴ１３よりも大きな電流を駆動することができ、したがって、ノードＮＤ１４の電位レベルが高速で低下する。一方、ノードＮＤ１３の電位は、ＭＯＳトランジスタＰＴ１３の駆動電流が、ＭＯＳトランジスタＮＴ１３の放電電流よりも大きいため、ほとんど低下しない。

ノードＮＤ１３およびＮＤ１４の相補信号Ｓｏｕｔおよび／Ｓｏｕｔの電位差が十分に拡大されると、プリアンプ活性化信号ＰＡＥを活性化して、差動増幅器ＡＭＰでこの相補信号Ｓｏｕｔおよび／Ｓｏｕｔを差動増幅することにより、内部読出データＤＯが生成される。

選択メモリセルが高抵抗状態の場合には、読出データ線ＲＤＢｉを流れる電流が、参照データ線ＲＤＢ（ｒｅｆ）ｉを流れる電流よりも小さくなる。従って、上述の動作と逆に、ノードＮＤ１４の電位レベルがノードＮＤ１３の電位レベルよりも低くなり、差動増幅器ＡＭＰからの内部読出データＤＯは、低抵抗状態のメモリセルデータ読出時と逆の論理値のデータとなる。

このセンスアンプ回路Ｓ／Ａを利用することにより、読出電流（メモリセル電流）と参照電流の差を電圧差に高速で変換して内部読出データを生成することができる。また、ＭＯＳトランジスタＮＴ１０に基準電圧Ｖｒｅｆを与え、その電流駆動力を制限する。高抵抗状態のメモリセルのビット線電位が上昇すると、読出電流により、メモリセルに電流が流れ、相変化が生じ、高抵抗状態が低抵抗状態に変化することが考えられる。この読出電流に上限値を設けることにより、メモリセルが高抵抗状態であっても、対応のビット線電位が上昇するのを制限することができ、応じて、メモリセルの相変化材料素子の相変化が生じるのを防止することができる。これにより、読出電流によりメモリセルの抵抗状態が変化して記憶データが変更されるというリードディスターブの問題を回避することができる。また、以下の問題も解消することができる。

図５４に示すセンスアンプ回路Ｓ／Ａが各選択メモリセルに対して設けられ、複数ビットのデータが並列に読出が行なわれる場合、共有ソース線ＳＬには、複数のメモリセルＭＣが並列に接続される。１つのメモリセルが製造パラメータのばらつきなどにより、その抵抗値が小さくなり、駆動電流が大きくなっても、その駆動電流の上限は、ＭＯＳトランジスタＮＴ１０により制限される。これにより、共有ソース線ＳＬの電位が上昇するのを抑制でき、また、他の選択メモリセルの読出電流が制限されるなどの悪影響を防止することができ、読出マージンが損なわれるという問題を回避することができる。

以上のように、この発明の実施の形態５に従えば、複数ビットのデータが並列に読出され、かつ選択メモリセルが共通に同一のソース線に接続される場合においても、各ビットに対して設けられるセンスアンプ回路に電流制限機能を設けており、共有ソース線に大電流が流れ込むのを防止することができ、高速で正確な読出を実現することができる。

［実施の形態６］
図５５は、この発明の実施の形態６に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図５５に示す構成においても、メモリセルアレイ１において、メモリセルＭＣが行列状に配列される。各メモリセル行に対応してワード線ＷＬが配設され、各メモリセル列に対応してビット線ＢＬ（ＢＬ１…ＢＬｎ）が配設される。図５５においては、ワード線ＷＬとビット線ＢＬ１の交差部に対応して配置されるメモリセルＭＣを代表的に示す。このメモリセルＭＣが、アクセストランジスタがソース線ＳＬに結合され、相変化材料素子を含む可変抵抗素子が、ビット線ＢＬ１に接続される。メモリセルアレイ１におけるソース線ＳＬの配設方向およびメモリセルＭＣの構成としては、先の実施の形態１から４に示す構成のいずれをも適用することができる。

列選択回路３は、ビット線ＢＬ１−ＢＬｎそれぞれに対応して設けられ、書込列選択信号ＷＣＳＬ１−ＷＣＳＬｎに従って選択的に導通し、導通時、対応のビット線ＢＬ１−ＢＬｎを書込データ線ＷＤＢＬに接続する書込列選択ゲートＷＧ１−ＷＧｎと、読出列選択信号ＲＣＳＬ１−ＲＣＳＬｎそれぞれに応答して選択的に導通し、導通時、対応のビット線ＢＬ１−ＢＬｎを読出データ線ＲＤＢに接続する読出列選択ゲートＲＧ１−ＲＧｎを含む。書込列選択ゲートＷＧ１−ＷＧｎの各々のチャネル幅Ｗｗは、読出列選択ゲートＲＧ１−ＲＧｎのチャネル幅Ｗｒよりも大きくされる。

書込データ線ＷＤＢＬは、書込／読出回路４に含まれる可変電流源４Ｗに結合され、読出データ線ＲＤＢＬは、書込／読出回路４に含まれるセンスアンプ回路Ｓ／Ａに結合される。

図５５に示すように、書込データ線ＷＤＢＬおよび読出データ線ＲＤＢＬを別々に設ける。読出データ線ＲＤＢＬには可変電流源４Ｗが接続されず、また、書込列選択ゲートＷＧ１−ＷＧｎも接続されない。従って、データ読出時これらの書込系の寄生容量の影響を受けることなく、読出データ線ＲＤＢＬに読出電流を供給することができ、高速で、読出電流を変化させることができ、高速読出を実現することができる。

また、書込列選択ゲートＷＧ１−ＷＧｎのチャネル幅Ｗｗを十分大きくすることにより、可変電流源４Ｗからの大きな書込電流を十分余裕を持って流すことができ、高速でデータの書込を行うことができる。

また、読出列選択ゲートＲＧ１−ＲＧｎのチャネル幅Ｗｒが小さい場合には、読出電流が低抵抗状態のメモリセルが流れるときに、大きな読出電流が流れるのを抑制することができる。

なお、図５５においては、１ビットデータの書込／読出を行なう構成を示している。しかしながら、複数ビットのデータが並列に書込／読出が行なわれる構成に対しても、この図５５に示す構成が適用することができ、各ビットに対して、書込データ線ＷＤＢＬおよび読出データ線ＲＤＢＬをそれぞれ別々に設ける。

以上のように、この発明の実施の形態６に従えば、書込データ線および読出データ線を別々に設け、また書込列選択ゲートおよび読出列選択ゲートを別々に設けており、大きな書込電流を十分に高速で供給することができ、また、書込列選択ゲートの寄生容量の影響を受けることなく、読出電流を高速で変化させることができ、高速読出が実現される。

［実施の形態７］
図５６は、この発明の実施の形態７に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図５６において、メモリセルアレイは、２つのメモリサブアレイ１Ｕおよび１Ｌに分割される。メモリサブアレイ１Ｕおよび１Ｌそれぞれにおいて、ビット線ＢＬ１−ＢＬｎが配設される。メモリサブアレイ１Ｕに対し、読出データ線ＲＤＢＬ１およびＲＤＢＬ２がビット線と交差する方向に設けられ、また、メモリサブアレイ１Ｌに対し、読出データ線ＲＤＢＬ３およびＲＤＢＬ４が、ビット線ＢＬと交差する方向に配設される。これらの読出データ線ＲＤＢＬ１−ＲＤＢＬ４それぞれに、センスアンプ回路Ｓ／Ａ１−Ｓ／Ａ４が設けられる。

一方、書込データ線ＷＤＢＬが、メモリサブアレイ１Ｕおよび１Ｌに共通にビット線と交差する方向に設けられる。書込データ線ＷＤＢＬは、その一端において可変電流源４Ｗに結合される。メモリサブアレイ１Ｕにおいて、ビット線ＢＬ１−ＢＬｎに対し、書込列選択信号ＵＷＣＳＬ１−ＵＷＣＳＬｎに応答して選択的に導通し、導通時、対応のビット線ＢＬ１−ＢＬｎを書込データ線ＷＤＢＬに接続する書込列選択ゲートＵＷＧ１−ＵＷＧｎと、データ読出時選択列のビット線を読出データ線ＲＤＢＬ１およびＲＤＢＬ２に結合する読出列選択ゲートＵＲＧ１−ＵＲＧｎが設けられる。

読出列選択ゲートＵＲＧ１−ＵＲＧｎにおいては、隣接ビット線に対して共通の読出列選択信号ＵＲＣＳＬが供給される。図３４において、読出列選択ゲートＵＲＧ１およびＵＲＧ２に共通に読出列選択信号ＵＲＣＳＬ１が与えられ、ビット線ＢＬ１およびＢＬ２が、選択時、それぞれ読出データ線ＲＤＢＬ１およびＲＤＢＬ２に結合される。ビット線ＢＬｎに設けられる読出列選択ゲートＵＲＧｎには、読出列選択信号ＵＲＣＳＬｋが与えられ、選択時、ビット線ＢＬｎが読出データ線ＲＤＢＬ２に結合される。ここで、ｎ＝２・ｋである。

メモリサブアレイ１Ｌにおいても、ビット線ＢＬ１−ＢＬｎそれぞれに対応して、書込列選択信号ＬＷＣＳＬ１−ＬＷＣＳＬｎに応答して導通し、導通時、対応のビット線ＢＬ１−ＢＬｎを書込データ線ＷＤＢＬに結合する書込列選択ゲートＬＷＧ１−ＬＷＧｎと、データ読出時選択列を読出データ線ＲＤＢＬ３およびＲＤＢＬ４に結合する読出列選択ゲートＬＲＧ１−ＬＲＧｎが設けられる。

読出列選択信号ＬＲＣＳＬ−ＬＲＣＳＬｋが、各々、隣接ビット線に対して設けられる読出列選択ゲートに共通に与えられて、選択されたビット線の対が、それぞれ、内部読出データ線ＲＤＢＬ３およびＲＤＢＬ４に結合される。図５６において、読出列選択ゲートＬＲＧ１およびＬＲＧ２に対し共通に、読出列選択信号ＬＲＣＳＬ１が与えられ、選択時、ビット線ＢＬ１およびＢＬ２が、読出データ線ＲＤＢＬ３およびＲＤＢＬ４に結合される。また、読出列選択ゲートＬＲＧｎは、読出列選択信号ＬＲＣＳＬｋに応答して選択的に導通し、導通時、ビット線ＢＬｎを、読出データ線ＲＤＢＬ４に結合する。

センスアンプ回路Ｓ／Ａ１−Ｓ／Ａ４から４ビット並列または２ビット並列に読出されるデータから、さらに図示しないデコード回路により、１ビットデータが選択されて読出データが生成される。

この図５６に示すデータ線構成の場合、書込データに対する選択メモリセル数（１ビットデータに対して同時に選択されるメモリセルの数）と読出データに対する選択メモリセル数について、読出データの選択メモリセル数を多くすることにより、読出データ線ＲＤＢＬ１−ＲＤＢＬ４各々に接続される読出列選択ゲートの数を、書込列選択ゲートの場合に比べて低減することができ、読出データ線ＲＤＢＬ１−ＲＤＢＬ４の浮遊容量を低減でき、より高速にデータの読出を行なうことができる。

また、この読出データ線について、各メモリサブアレイ１Ｕおよび１Ｌに対応して分割構造とすることにより、配線長が低減され、さらに、これらの読出データ線の浮遊容量を低減でき、より高速のアクセスを実現することができる。

なお、この図５６に示すメモリサブアレイ１Ｕおよび１Ｌにおいて、メモリセル構造およびソース線の配置は、先の実施の形態１から４のいずれの構成が用いられてもよい。

以上のように、この発明の実施の形態７に従えば、内部データ書込の経路（内部データ線および列選択ゲート）と内部データ読出の経路を別々に配置し、データ書込時に同時に選択されるビット線の数よりも、読出時に同時に選択されるビット線の数を多くし、また、各選択されるビット線を異なる内部読出データ線に接続することにより、読出データ線の浮遊容量を、書込データ線の浮遊容量に比べて低減することができ、高速読出が実現される。

また、メモリセルアレイを、サブアレイに分割し、各分割サブアレイに対応して、読出データ線を分割することにより、より、読出データ線の浮遊容量を低減でき、高速アクセスを実現することができる。

なお、データビットについてのウェイ構成（外部データ１ビットあたり同時に内部で選択されるビット線からさらに１ビットを選択する構成）については、単に、列アドレス信号ビットの所定数がウェイ数（外部データ１ビットあたり同時に内部で選択されるビット線の数）に応じたビット線の選択に用いられ、残りの列アドレス信号ビットが、同時に選択されたビットから１ビットデータを選択するために用いられればよい。

［実施の形態８］
図５７は、この発明の実施の形態８に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図５７において、メモリセルアレイは、２つのメモリアレイ１Ａおよび１Ｂに分割される。メモリアレイ１Ａおよび１Ｂには、それぞれメモリセルＭＣが行列状に配列されるが、図５７においては、メモリセルアレイ１Ａ１および１Ｂ１それぞれにおいて、データを記憶するメモリセル（正規メモリセル）が１行２列に配列される場合のメモリセルを代表的に示す。すなわち、メモリアレイ１Ａにおいては、メモリセルＭＣＡ０およびＭＣＡ１がワード線ＷＬＡに共通に接続され、また、メモリセルＭＣＡ０およびＭＣＡ１の相変化材料素子を含む可変抵抗素子ＰＴＭが、サブビット線ＳＢＬＡ０およびＳＢＬＡ１にそれぞれ接続される。メモリセルＭＣＡ０およびＭＣＡ１のアクセストランジスタＡＴのソース線の配置としては、実施の形態１および４に示す構成のいずれが用いられてもよい。すなわち、ソース線は、ワード線と平行方向に配設されてもよく、また、ソース線がビット線と平行に配置されてもよい。

メモリアレイ１Ａにおいて、メモリセルそれぞれに整列して、参照セルＲＭＣＡ０およびＲＭＣＡ１が設けられる。参照セルＲＭＣＡ（ＲＭＣＡ０，ＲＭＣＡ１）は、行方向に整列して配置され、それぞれのアクセストランジスタＡＴが、参照ワード線ＲＷＬが接続される。参照メモリセルＲＭＣＡ０およびＲＭＣＡ１においては、２個の低抵抗状態の可変抵抗素子ＰＴＭ０が直列にアクセストランジスタＡＴと対応のサブビット線ＳＢＬＡ０またはＳＢＬＡ１の間に接続される。

サブビット線ＳＢＬＡ０およびＳＢＬＡ１に対して、それぞれ、サブビット線プリチャージ指示信号ＰＲＥに応答して、サブビット線ＳＢＬＡ０およびＳＢＬＡ１を、接地電圧レベルにプリチャージするサブビット線プリチャージトランジスタＢＱＡ０およびＢＱＡ１が設けられる。メモリアレイ１Ｂにおいても、メモリアレイ１Ａと同様、メモリセルＭＣＢ０およびＭＣＢ１が行方向に整列して配置され、ワード線ＷＬＢにそれぞれのアクセストランジスタＡＴが接続され、また、それぞれの可変抵抗素子ＰＴＭが、対応のサブビット線ＳＢＬＢ０およびＳＢＬＢ１に接続される。

これらのメモリセルＭＣＢ０およびＭＣＢ１に整列して、各列に参照セルＲＭＣＢ０およびＲＭＣＢ１が設けられる。参照セルＲＭＣＢ０およびＲＭＣＢ１においては、２個の低抵抗状態の可変抵抗素子（相変化材料素子を含む）ＰＴＭ０が直列に接続され、参照ワード線ＲＷＬＢが、これらの参照セルＲＭＣＢ０およびＲＭＣＢ１のアクセストランジスタＡＴに共通に接続される。

また、サブビット線ＳＢＬＢ０およびＳＢＬＢ１に対して、サブビット線プリチャージ指示信号ＰＲＥに応答して対応のサブビット線を接地電圧レベルにプリチャージするサブビット線プリチャージトランジスタＢＱＢ０およびＢＱＢ１が設けられる。

これらのメモリアレイ１Ａおよび１Ｂの間の領域に、書込／読出電流を伝達する内部データ線が配設される。すなわち、メモリアレイ１Ａに対しては、読出データ線ＲＬＩＯＡ０およびＲＬＩＯＡ１と書込データ線ＷＬＩＯＡ０およびＷＬＩＯＡ１とが設けられ、メモリアレイ１Ｂに対しては、読出データ線ＲＬＩＯＢ０およびＲＬＩＯＢ１と書込データ線ＷＬＩＯＢ０およびＷＬＩＯＢ１とが設けられる。

メモリアレイ１Ａおよび１Ｂそれぞれに、書込／読出データ線を別々に設けることにより、読出データ線の負荷を軽減する。書込データ線ＷＬＩＯＡ０およびＷＬＩＯＡ１、ＷＬＩＯＢ０およびＷＬＩＯＢ１には、ライトドライバＷＲＰＤＲが結合される。このライトドライバＷＲＴＤＲは、図２に示す可変電流源と同様の構成を含み、内部書込データＤＩＮ０およびＤＩＮ１に従って書込電流を生成して、選択メモリアレイに対して設けられた書込データ線に生成した書込電流を伝達する。

図５７に示す構成においては、２ビットの並列書込および２ビットの並列読出が行なわれる。メモリアレイ１Ａに対する列選択回路３Ａにおいては、サブビット線ＳＢＬＡ０に対して読出列選択ゲートＡＲＧ０および書込列選択ゲートＡＷＧ０が設けられ、サブビット線ＳＢＬＡ１に対して、読出列選択ゲートＡＲＧ１および書込列選択ゲートＡＷＧ１が設けられる。読出列選択ゲートＡＲＧ０、読出列選択信号ＲＣＳＬ０に従ってサブビット線ＳＢＬＡ０を、読出データ線ＲＬＩＯＡ０に接続し、読出列選択ゲートＡＲＧ１は、読出列選択信号ＲＣＳＬ１に従ったサブビット線ＳＢＬＡ１を、読出データ線ＲＬＩＯＡ１に接続する。

書込列選択ゲートＡＷＧ０は、書込列選択信号ＷＣＳＬ０に従って、サブビット線ＳＢＬＡ０を書込データ線ＷＬＩＯＡ０に接続し、書込列選択ゲートＡＷＧ１は、書込列選択信号ＷＣＳＬ１に従って、サブビット線ＳＢＬＡ１を書込データ線ＷＬＩＯＡ１に接続する。

メモリアレイ１Ｂに対する列選択回路３Ｂにおいては、サブビット線ＳＢＬＢ０に対して読出列選択ゲートＢＲＧ０および書込列選択ゲートＢＷＧ０が設けられ、サブビット線ＳＢＬＢ１に対して、読出列選択ゲートＢＲＧ１および書込列選択ゲートＢＷＧ１が設けられる。読出列選択ゲートＢＲＧ０およびＢＲＧ１は、それぞれ、読出列選択信号ＲＣＳＬ０およびＲＣＳＬ１に従ってサブビット線ＳＢＬＢ０およびＳＢＬＢ１を、それぞれ、読出データ線ＲＬＩＯＢ０およびＲＬＩＯＢ１に結合する。

書込列選択ゲートＢＷＧ０およびＢＷＧ１は、それぞれ、書込列選択信号ＷＣＳＬ０およびＷＣＳＬ１に従って、サブビット線ＳＢＬＢ０おびＳＢＬＢ１を、それぞれ、書込データ線ＷＬＩＯＢ０およびＷＬＩＯＢ１に接続する。

列選択回路３Ａおよび３Ｂには、共通に列選択信号が与えられ、対応する列のサブビット線が並行して選択される。メモリアレイ１Ａおよび１Ｂの一方において（正規）メモリセルが選択されたとき、他方のメモリアレイにおいて参照セルが選択される。参照セルＲＭＣ（ＲＭＣＡ０，ＲＭＣＡ１，ＲＭＣＢ０，ＲＭＣＢ１）は、それぞれメモリセルＭＣ（ＭＣＡ０，ＭＣＡ１，ＭＣＢ０，ＭＣＢ１）と同じ製造工程で同一構造／同一構成に形成され、同一の特性を有する。したがって、参照セルＲＭＣは、温度特性がメモリセルＭＣとで同じであり、正確にメモリセル電流に対して等価的に温度補償を行った参照電流を生成する。

読出データ線ＲＬＩＯＡ０およびＲＬＩＯＡ１が、それぞれローカルデータ線ＬＩＯ０ａおよびＬＩＯ１ａに接続され、読出データ線ＬＩＯＢ０およびＬＩＯＢ１が、それぞれ、ローカルデータ線ＬＩＯ０ｂおよびＬＩＯ１ｂに接続される。このローカルデータ線ＬＩＯ０ａおよびＬＩＯ０ｂの対において、一方がメモリセル読出電流を伝達し、他方が参照セルを介して流れる参照電流を伝達する。同様、ローカルデータ線ＬＩＯ１ａおよびＬＩＯ１ｂにおいても、一方にメモリセル電流が流れ、他方に参照セル電流が流れる。これらのローカルデータ線ＬＩＯ０ａおよびＬＩＯ０ｂで構成されるローカルデータ線対ＬＩＯＰ０およびローカルデータ線ＬＩＯ１ａおよびＬＩＯ１ｂで構成されるローカルデータ線対ＬＩＯＰ１において参照電流を利用することにより、高速の読出を実現する。

データ読出系回路として、ローカルデータ線ＬＩＯ０ａおよびＬＩＯ０ｂをプリチャージ指示信号ＬＩＯＰＲＥに従って所定電位にプリチャージしかつイコライズするデータ線イコライズ回路ＥＱ０と、アレイ選択信号ＢＳＡ，ＢＳＢに従って、ローカルデータ線ＬＩＯ０およびＬＩＯ０ｂとセンス入力線ＳＩＯ０および／ＳＩＯ０の接続経路を切換えるデータ線切換回路ＡＤＳＷ０と、センス入力線ＳＩＯ１および／ＳＩＯ０と信号活性化時差動増幅して内部読出データＳＡＯＡおよび／ＳＡＯＡを生成するセンスアンプ回路（Ｓ／Ａ）ＳＡ０が設けられる。

同様、ローカルデータ線ＬＩＯ１ａおよびＬＩＯ１ｂに対して、プリチャージ指示信号ＬＩＯＰＲＥに従って、ローカルデータ線ＬＩＯ１ａおよびＬＩＯ１ｂを所定電位にプリチャージしかつイコライズするデータ線イコライズ回路ＥＱ１と、アレイ選択信号ＢＳＡおよびＢＳＢに従ってローカルデータ線ＬＩＯ１ａおよびＬＩＯ１ｂとセンス入力線ＳＩＯ１および／ＳＩＯ１との接続経路を切換えるデータ線切換回路ＡＤＳＷ１と、活性化時、入力線ＳＩＯ１および／ＳＩＯ１上の信号を差動増幅して内部読出データＳＡＯＢおよび／ＳＡＯＢを生成するセンスアンプ回路（Ｓ／Ａ）ＳＡ１が設けられる。

センスアンプ回路ＳＡ０およびＳＡ１については、正確かつ高速にデータの読出を行なうために、センス入力線ＳＩＯ０およびＳＩＯ１に選択メモリセルＭＣが結合され、補のセンス入力線／ＳＩＯ０および／ＳＩＯ１に参照セルが結合される。メモリアレイ１Ａおよび１Ｂのいずれが選択されるかに応じて、参照セルが接続するローカルデータ線が異なる。正確に、センスアンプ回路ＳＡ０およびＳＡ１に対して、選択メモリセルをセンス入力線ＳＩＯおよびＳＩＯ１に結合するために、データ線切換回路ＳＷＯ０およびＳＷ１が設けられる。

センスアンプ回路ＳＡ０およびＳＡ１は、先の図３２に示すセンスアンプ回路（Ｓ／Ａ）と同様の構成を備え、センスアンプ活性化信号ＳＥおよび／ＳＥの活性化時活性化され、センス動作を行なう。基準電圧ＶＲｅｆは、メモリセル電流を制限するための基準電圧であり、プリアンプ活性化信号ＰＡＥは、出力段の差動増幅器（ＡＭＰ）を活性化するための出力制御信号である。

相変化素子で構成される可変抵抗素子ＰＴＭの抵抗変化量について、説明を簡単にするために、低抵抗状態で１０ＫΩ、高抵抗状態で１０００ＫΩ程度とする。参照セルＲＭＣの参照抵抗値を中間抵抗値に設定する場合、５００ＫΩ程度となる。この場合、参照セルを流れる電流は極めて小さく、高抵抗状態のメモリセルの記憶データを読出す場合には、メモリセル読出電流が小さく、参照セル電流とメモリセル読出電流の差が小さくなり、正確なセンスができなくなる。

電流センス方式でデータを読出す場合の参照電流の最適点は、高抵抗状態および低抵抗状態のメモリセルを流れるメモリセル電流の中間値である。たとえば、データ読出時、サブビット線ＳＢＬの電圧が０．１Ｖに設定される（プリチャージされる）場合、低抵抗状態の抵抗素子を１０ＫΩに設定した場合、その低抵抗状態のメモリセルを流れる電流は、１０μＡ（マイクロアンペア）となる。一方、高抵抗状態を１０００ＫΩとした場合には、この高抵抗状態のメモリセルを流れる電流は、０．１μＡとなる。このとき、高抵抗状態のメモリセルの抵抗が無限大であると考え、流れる電流が実質的に０と考えると、中間電流は、５μＡである。ビット線読出電圧が０．１Ｖであれば、この中間電流を生成するための抵抗値は、２０ＫΩとなる。したがって、参照セルＲＭＣにおいては、低抵抗状態の可変抵抗素子ＰＴＭ０を直列に２個接続することにより、中間電流を生成する抵抗値を実現することができる。この低抵抗状態の相変化材料素子は、結晶化状態にあり、安定な状態であり、リードディスターブを受けにくい状態にある。従って、メモリセルの選択回数に比べて、参照セルＲＭＣの選択回数が多い場合においても、抵抗値の変化はほぼ生じず、安定に参照電流を供給することができる。

図５８は、図５７に示す不揮発性半導体記憶装置の列読出時の動作を示す信号波形図である。以下、図５８を参照して、この図５７に示す不揮発性半導体記憶装置のデータ読出時の動作について説明する。なお、図５８においては、１ビットのデータ読出に関連する部分の信号波形を示す。

時刻ｔ１以前においては、不揮発性半導体記憶装置はスタンバイ状態にあり、サブビット線プリチャージ指示信号ＰＲＥがＨレベルであり、サブビット線イコライズトランジスタＢＱＡ０、ＢＱＡ１、ＢＱＢ０およびＢＱＢ１はすべてオン状態であり、サブビット線ＳＢＬＡ０、ＳＢＬＡ１、ＳＢＬＢ０およびＳＢＬＢ１はすべて、接地電圧レベルにプリチャージされる。また、データ線イコライズ回路ＥＱ０およびＥＱ１においても、プリチャージトランジスタが活性状態にあり、ローカルデータ線ＬＩＯ０ａおよびＬＩＯ０ｂ、ＬＩＯ１ａおよびＬＩＯ１ｂはすべて接地電圧レベルに維持される。センスアンプ回路ＳＡ０およびＳＡ１は非活性状態であり、データ線切換回路ＡＤＳＷ０およびＡＤＳＷ１は、アレイ選択信号ＢＳＡおよびＢＳＢに従って、初期状態にその接続経路を設定している（ハイインピーダンス状態であってもよい）。

時刻ｔ１において、アドレス信号が入力され、このアドレス信号の変化に従ってセンスアンプ回路ＳＡ０およびＳＡ１に対するセンス活性化信号ＳＥが活性化され、また、ビット線プリチャージ指示信号ＰＲＥが非活性状態に駆動される。これにより、サブビット線およびローカルデータ線のプリチャージ動作が停止される。次いで、ローカルデータ線プリチャージ指示信号ＬＩＯＰＲＥが活性化され、イコライズ回路ＥＱ０およびＥＱ１が活性化され、ローカルデータ線ＬＩＯＰ０およびＬＩＯＰ１を介して読出データ線ＲＬＩＯＡ０、ＲＬＩＯＢ０、ＲＬＩＯＡ１およびＲＬＩＯＢ１を所定電圧レベルにプリチャージする。このアドレス信号の入力に従って選択メモリセルを含む選択メモリアレイが設定され、アレイ選択信号ＢＳＡおよびＢＳＢが生成される。

データ線切換回路ＡＤＳＷ（ＡＤＳＷ１、ＡＤＳＷ０）は、アレイ選択信号ＢＳＡおよびＢＳＢに従ってデータ線の接続経路を設定する。メモリアレイ１Ａが選択されている場合、ローカルデータ線ＬＩＯ０ａおよびＬＩＯ１ａを、それぞれセンス入力線ＳＩＯ０およびＳＩＯ１に結合する。メモリアレイ１Ｂが選択メモリセルを含む場合には、逆に、データ線切換回路ＡＤＳＷ０およびＡＤＳＷ１は、ローカルデータ線ＬＩＯ０ｂおよびＬＩＯ１ｂをセンス入力線ＳＩＯ０およびＳＩＯ１にそれぞれ結合する。

このプリチャージ動作開始後、アレイ選択信号ＢＳＡおよびＢＳＢと行アドレス信号に従ってワード線および参照ワード線が選択状態へ駆動される。今、メモリアレイ１Ａにおいて正規のメモリセルＭＣが選択され、メモリアレイ１Ｂにおいて参照メモリセルＲＭＣＢが選択される状態を考える。列アドレス信号に従って、読出列選択信号ＲＣＳＬ０およびＲＣＳＬ１が選択状態へ駆動され、サブビット線ＳＢＬＡ０およびＳＢＬＡ１が、それぞれ、読出データ線ＲＬＩＯＡ０およびＲＬＩＯＡ１に接続され、また、サブトビット線ＳＢＬＢ０およびＳＢＬＢ１が、それぞれ読出データ線ＲＬＩＯＢ０およびＲＬＩＯＢ１に接続される。また、これと並行して、ワード線ＷＬＡが選択状態へ駆動され、かつ参照ワード線ＲＷＬＢが選択状態へ駆動される。このサブビット線およびワード線および参照ワード線の選択に従って、サブビット線の電圧がイコライズ回路ＥＱ０およびＥＱ１からのプリチャージ電流により所定電位レベルに上昇する。

センスアンプ回路ＳＡ０およびＳＡ１において、内部の初段センス出力の読出信号Ｓｏｕｔおよび／Ｓｏｕｔは、それぞれ、図５４に示すＰチャネルＭＯＳトランジスタＰＴ１３およびＰＴ１４により、電源電圧レベルに維持されている。

時刻ｔ２において、データ線プリチャージ信号ＬＩＯＰＲＥが非活性化されると、メモリセルＭＣＡ０およびＭＣＡ１の記憶データに応じた電流がサブビット線ＳＢＬ０およびＳＢＬ１を介してそれぞれ流れ、ローカルデータ線ＬＩＯ０ａおよびＬＩＯ１ａにメモリセルの駆動電流に応じた電位変化が生じる。また、参照セルＲＭＣＢ０およびＲＭＣＢ１が、中間電流を駆動しており、ローカルデータ線ＬＩＯ０ｂおよびＬＩＯ１ｂが、参照電流に応じてその電位レベルが低下する。

センスアンプ回路ＳＡ０およびＳＡ１の初段センス出力Ｓｏｕｔおよび／Ｓｏｕｔにおいて、選択メモリセルの記憶データ（駆動電流）および参照セルの駆動電流に応じて電位差が生じる。選択メモリセルの抵抗値が高抵抗状態Ｒｍａｘの場合には、参照セルの抵抗値Ｒｅｆよりも高い抵抗状態であり、駆動電流が小さく、センスアンプ回路ＳＡ０およびＳＡ１の内部信号Ｓｏｕｔの電圧レベルが高くなる。一方、選択メモリセルが低抵抗状態Ｒｍｉｎの状態のときには、メモリセルの駆動電流は、参照セルの駆動電流よりも大きいため、センスアンプ回路ＳＡ０およびＳＡ１の内部信号Ｓｏｕｔの電位レベルがさらに低下する。

参照セルの駆動電流と選択メモリセルの駆動電流に応じた電位差が十分に拡大されると、時刻ｔ３においてプリアンプ活性化信号ＰＡＥが活性化され、センスアンプ回路ＳＡ０およびＳＡ１の内部の差動増幅器が活性化され、このセンス初段出力の読出信号Ｓｏｕｔ／Ｓｏｕｔに応じた読出データＳＡＯ（相補データＳＡＯ、／ＳＡＯ）が生成される。

いわゆるオープンビット線方式でメモリセルを配置しており、参照電流を用いて正確なデータの読出を行なうことができる。

図５９は、図５７に示すデータ線切換回路ＡＤＳＷ０およびＡＤＳＷ１の構成の一例を示す図である。図３７において、データ線切換回路ＡＤＳＷｉ（ｉ＝０または１）は、ローカルデータ線ＬＩＯｉａをセンス入力線ＳＩＯｉに接続するＮチャネルＭＯＳトランジスタＮＴ２０と、アレイ選択信号ＢＳＢに従ってローカルデータ線ＬＩＯｉａをセンス入力線／ＳＩＯｉに接続するＮチャネルＭＯＳトランジスタＮＴ２１と、アレイ選択信号ＢＳＡに従ってローカルデータ線ＬＩＯｉｂをセンス入力線／ＳＩＯｉに接続するＮチャネルＭＯＳトランジスタＮＴ２２と、アレイ選択信号ＢＳＢに従ってローカルデータ線ＬＩＯｉｂをセンス入力線ＳＩＯｉに接続するＮチャネルＭＯＳトランジスタＮＴ２３を含む。

アレイ選択信号ＢＳＡおよびＢＳＢは、たとえば、行アドレス信号の最上位ビット（または最下位ビット）を用いて生成され、メモリアレイ１Ａが選択メモリセルを含む場合には、アレイ選択信号ＢＳＡがＨレベルへ駆動され、メモリアレイ１Ｂが選択メモリセルを含む場合には、アレイ選択信号ＢＳＢがＨレベルに駆動される。したがって、メモリアレイ１Ａが選択される場合には、ＮチャネルＭＯＳトランジスタＮＴ２０およびＮＴ２２がオン状態となり、ローカルデータ線ＬＩＯｉａおよびＬＩＯｂが、それぞれ、センス入力線ＳＩＯｉおよび／ＳＩＯｉに接続される。一方、メモリアレイ１ｂが選択される場合には、アレイ選択信号ＢＳＢがＨレベルへ駆動され、ローカルデータ線ＬＩＯｉａおよびＬＩＯｂが、それぞれ、センス入力線／ＳＩＯｉおよびＳＩＯｉに接続される。

このデータ線切換回路ＡＤＳＷｉを利用することにより、オープンビット線構成において、参照セルを利用する場合においても、正確にセンスアンプ回路ＳＡｉにおいて、センス入力線ＳＩＯｉおよび／ＳＩＯｉを選択メモリセルおよび参照セルにそれぞれ接続することができる。

図６０は、図５７に示すセンスアンプ回路ＳＡｉ（ｉ＝０，１）の構成を示す図である。この図６０に示すセンスアンプ回路ＳＡｉは、図５４に示すセンスアンプ回路と以下の構成が異なるだけである。すなわち、データ読出時に読出電流および参照電流を供給するＭＯＳトランジスタＮＴ１０およびＮＴ１５が、それぞれセンス入力線ＳＩＯｉおよび／ＳＩＯｉに接続され、また、プリアンプ活性化信号ＰＡＥに応答して活性化される差動増幅器（プリアンプ）ＡＭＰＰが、差動増幅器増幅動作時に相補信号ＳＡＯｉおよび／ＳＡＯｉを生成する。この図６０に示すセンスアンプ回路ＳＡｉの他の構成は、図５４に示すセンスアンプ回路Ｓ／Ａの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図６０に示すように、センスアンプ回路ＳＡｉの非活性化時、センス入力線ＳＩＯｉおよび／ＳＩＯｉが接地電圧レベルであるため、ノードＮＤ１１およびＮＤ１６の接地電圧レベルとなり、ノードＮＤ１３およびＮＤ１４が電源電圧ＶＣＣレベルにプリチャージされ、応じて、初段センス出力Ｓｏｕｔおよび／Ｓｏｕｔは、スタンバイ時、電源電圧ＶＣＣレベルである。

図６１は、データ線イコライズ回路ＥＱｉ（ｉ＝０または１）の構成の一例を示す図である。図６１において、データ線イコライズ回路ＥＱｉは、データ線プリチャージ信号ＬＩＯＰＲＥに従ってローカルデータ線ＬＩＯｉａおよびＬＩＯｂにそれぞれプリチャージ電圧ＶＩを伝達するＮチャネルＭＯＳトランジスタＮＴ３０およびＮＴ３１と、データ線プリチャージ信号ＬＩＯＰＲＥに従ってローカルデータ線ＬＩＯｉａおよびＬＩＯｉｂを電気的に短絡するＮチャネルＭＯＳトランジスタＮＴ３２と、サブビット線プリチャージ指示信号ＰＲＥの活性化に従ってローカルデータ線ＬＩＯｉａおよびＬＩＯｉｂをそれぞれ接地ノードに結合するＮチャネルＭＯＳトランジスタＮＴ３３およびＮＴ３４を含む。

プリチャージ電圧ＶＩは、たとえば基準電圧をゲートに受けてソースフォロアモードで動作するＮチャネルＭＯＳトランジスタにより生成される。ソースフォロアモードトランジスタの電流駆動力を大きくすることにより、基準電圧からソースフォロアモードトランジスタのしきい値電圧分低い電圧レベルにプリチャージ電圧ＶＩを設定して、かつ大きな電流駆動力で、ローカルデータ線、データ読出線およびサブビット線を所定電位レベルにプリチャージすることができる。

図６１に示すローカルデータ線イコライズ回路ＥＱｉの構成の場合、ローカルデータ線プリチャージ指示信号ＬＩＯＰＲＥがＨレベルとなると、ＭＯＳトランジスタＮＴ３０およびＮＴ３２により、ローカルデータ線ＬＩＯｉａおよびＬＩＯｉｂが電圧ＶＩレベルにプリチャージされる。このときには、ＭＯＳトランジスタＮＴ３３およびＮＴ３４がオフ状態である。スタンバイ時には、サブビット線プリチャージ指示信号ＰＲＥが活性化され、ローカルデータ線ＬＩＯｉａおよびＬＩＯｉｂが接地電圧レベルにプリチャージされる。

図６１に示すように、データ線イコライズ回路を利用することにより、サブビット線ＳＢＬと読出データ線ＲＬＩＯＡｉおよびＲＬＩＯＢｉが分離された状態で、サブビット線のプリチャージが行なわれる場合においても、ローカルデータ線および読出データ線の接地電圧レベルへのプリチャージを確実に行なうことができる。

図６２は、図５７に示す参照セルの断面構造を概略的に示す図である。図６２においては、１つの参照セルの断面構造を概略的に示す。

図６２において、基板領域５０表面に間をおいてｎ型不純物領域５１および５２が形成される。基板領域５０の隣接参照セル位置に対応する領域には不純物領域は形成されない。不純物領域５１および５２は、それぞれ低抵抗のプラグＰＬＧ０およびＰＬＧ１に電気的に接続される。プラグＰＬＧ０およびＰＬＧ１の間の基板領域表面上に図示しないゲート絶縁膜を介して参照ワード線ＲＷＬが配設される。

ワード線上層にソース線ＳＬが形成され、このソース線ＳＬと同一製造工程で、中間ベース層５３ｂおよび５３ａが形成される。ソース線ＳＬはプラグＰＬＧ１に電気的に接続され、中間ベース層５３ｂがプラグＰＬＧ０に接続される。

中間ベース層５３ａおよび５３ｂ上に、電極層ＥＬＬ、ヒータ層ＨＰ、および相変化材料素子ＰＣＥが順次配置される。これらの相変化材料素子ＰＣＥ、ヒータ層ＨＴおよび電極層ＥＬＬが、相変化素子ＰＴＭを構成する。図４０においては、相変化材料素子ＰＣＥのヒータ層ＨＴに接触する部分において結晶相変化が生じている状態を示す。この結晶相変化が生じる領域の体積は、ヒータ層ＨＴが発生する熱が到達する領域を調整することにより変更することができる。通常、相変化メモリにおいては、相変化材料素子の全体が相変化を起こすことは特に要求されず、その一部において相変化が生じても、十分に大きな抵抗値変化を生じさせることができる。

中間ベース層５３ａには、また、相変化素子ＰＣＥが接続される部分と異なる領域において導電体５４が接続される。相変化材料素子ＰＣＥ上部に、たとえば第２メタルで形成される低抵抗の導電線５５ａおよび５５ｂが互いに分離して配置される。これらの導電線５５ａおよび５５ｂは、サブビット線と同一製造工程で形成される。導電線５５ｂが、導電体５４に電気的に接続される。分割構造の導電線５５ａおよび５５ｂにより、サブビット線ＳＢＬが構成される。

データの書込／読出時においては、導電線５５ａから電流Ｉが供給されて、相変化素子ＰＴＭから中間ベース層５３ａ、導電体５４および分割配線５５ｂを介して電流が流れる。２個の相変化素子ＰＴＭを低抵抗状態に設定することにより、低抵抗状態の相変化素子を直列に接続する構成が実現される。

一例として、参照セルは、以下の工程で製造される。正規メモリセル形成工程において、１つの参照セルに対するアクセストランジスタを形成し、他方のセルに対しては、ソース線ＳＬ製造工程において中間ベース層５３ａを形成する。相変化素子ＰＴＭ形成工程において導電体５４を形成する。この導電体５４は、相変化素子ＰＴＭの上部電極およびビット線コンタクトの形成時に並行して形成されてもよく、また、その一部が、電極配線ＥＬＬと同一工程で形成されてもよい。サブビット線形成工程において、導電線５５ａおよび５５ｂの間の部分が分離されるように、マスクを形成して、分割構造のサブビット線を形成する。これらの一連の工程により、２つの相変化素子ＰＴＭを直列に接続することができる。何ら余分のプロセスを設けることなく、低抵抗状態の相変化素子を直列に接続することができる。

なお、図６２に示す構成においては、ソース線ＳＬがサブビット線ＳＢＬと直交する方向に配設されるように示す。しかしながら、ソース線ＳＬはサブビット線ＳＢＬと平行に配設されてもよく、この場合、ソース線ＳＬと行方向において異なる位置に中間ベース層５３ａおよび５３ｂを形成することにより、ソース線ＳＬと中間ベース層５３ａおよび５３ｂとの衝突を防止して、低抵抗状態の相変化素子を２個直列に接続する構成を実現することができる。

以上のように、この発明の実施の形態８に従えば、メモリセルデータをオープンビット線方式で読出し、かつ参照電流を生成する参照セルを、低抵抗状態の相変化素子を２個直列に接続して形成しており、リードディスターブの影響を受けることなく確実にかつ安定に中間電流値レベルの参照電流を生成して高速でデータの読出を行なうことができ、データ読出の信頼性を改善することができる。

［実施の形態９］
図６３は、この発明の実施の形態９に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。この図６３に示す構成においては、参照セルＲＭＣＡ０およびＲＭＣＡ１は、それぞれ、低抵抗状態の相変化素子ＰＴＭ０および高抵抗状態の相変化素子ＰＴＭ１を含み、同様、メモリアレイ１Ｂにおいても参照セルＲＭＣＢ０およびＲＭＣＢ１が、それぞれ、低抵抗状態の相変化素子ＰＴＭ０および高抵抗状態の相変化素子ＰＴＭ１を含む。

また、センスアンプ回路ＳＡ０およびＳＡ１において、補のセンス入力線／ＳＩＯ０およびＳＩＯ１が短絡配線５８により相互接続される。この図６３に示す不揮発性半導体記憶装置の他の構成は、図５７に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

メモリセルＭＣ（ＭＣＡ、ＭＣＢ）に含まれる相変化素子ＰＴＭの高抵抗状態の抵抗値は、製造パラメータのばらつきにより、２０ＫΩから５００ＫΩ程度にまでばらつく状態を考える。また、データ読出時、ビット線のプリチャージ電圧（ＶＩ）が０．１Ｖの場合を想定する。

センス動作時においては、センスアンプ回路ＳＡ０およびＳＡ１から読出電流がローカルデータ線ＬＩＯ０ａ、ＬＩＯ０ｂ、ＬＩＯ１ａおよびＬＩＯ１ｂに供給される。短絡配線５８により、これらのセンスアンプ回路ＳＡ０およびＳＡ１からローカルデータ線ＬＩＯ０ｂおよびＬＩＯ１ｂに供給される電流が合成されて、これらの２つのセンスアンプ回路ＳＡ０およびＳＡ１からの電流が、高抵抗状態の相変化素子ＰＴＭ０およびＰＴＭ１に流れる。高抵抗状態の相変化素子ＰＴＭ１の抵抗値が、たとえば２０ＫΩ程度であり、その駆動電流が５μＡであり、また、低抵抗状態の相変化素子ＰＴＭ０の抵抗値が１０ＫΩ程度であり、その駆動電流が１０μＡとする。この場合、１５μＡの合計駆動電流が、センスアンプ回路ＳＡ０およびＳＡ１から供給されるため、各センスアンプ回路ＳＡ０およびＳＡ１が供給する電流は、合計電流の平均値となり、７．７５μＡとなる。

メモリセルＭＣ（ＭＣＡまたはＭＣＢ）の相変化素子ＰＴＭの高抵抗の抵抗値が、その参照セルの高抵抗状態の相変化素子ＰＴＭ１の抵抗値（２０ＫΩ）よりも高い状態のときには、選択メモリセルを流れる電流は、５μＡよりもさらに小さくなり（たとえば１００ＫΩのとき、１μＡ）となり、参照電流との差が大きくなり、高抵抗状態のメモリセルに対しても十分に正確な参照電流を供給して、メモリセルデータの読出を行なうことができる。

メモリセルＭＣ（ＭＣＡまたはＭＣＢ）の相変化素子ＰＴＭが低抵抗状態のときは、１０μＡ程度のメモリセル電流が駆動されるため、センスアンプ回路ＳＡ０およびＳＡ１において十分に電流差が生じ、正確なセンス動作を行なうことができる（相変化素子の抵抗値は、非晶質状態の場合、その結晶状態が不安定であり、抵抗値が２桁程度ばらつく）。

また、参照セルの高抵抗状態の相変化素子ＰＴＭ１の抵抗値が１００ＫΩ程度であれば、そのときに流れる電流は、１μＡとなり、参照電流は、５．５μＡとなり、さらに正確な中間電流を生成することができ、読出の信頼性を改善することができる。

なお、正規メモリセルＭＣ（ＭＣＡ，ＭＣＢ）の相変化素子ＰＴＭのデータ記憶時の高抵抗状態の抵抗値よりも低い抵抗値でありかつその低抵抗状態の抵抗値よりも十分高い抵抗値である中間の抵抗値に、参照セルの高抵抗状態の相変化素子ＰＴＭ１の抵抗値を設定することにより、データ読出時、繰返し選択されて読出電流が流れる場合においても、結晶相は、比較的安定状態に近い状態であり、リードディスターブの影響は抑制できる。

以上のように、この発明の実施の形態９に従えば、参照セルとして、高抵抗状態の参照セルと低抵抗状態の参照セルを並列にセンスアンプ回路の参照ノードに結合しており、中間電流レベルの参照電流を安定に生成することができる。

［実施の形態１０］
図６４は、この発明の実施の形態１０に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。この図６４に示す不揮発性半導体記憶装置の構成は、以下の点で、図６３に示す不揮発性半導体記憶装置とその構成が異なる。すなわち、サブビット線ＳＢＬＡ１およびＳＢＬＢ１に対しては、参照セルは接続されない。したがって、参照ワード線ＲＷＬＡが選択されたときには、サブビット線ＳＢＬＡ１はオープン状態となり、また参照ワード線ＲＷＢＬＢが選択されたときには、サブビット線ＳＢＬＢ１がオープン状態となる。以下、このオープン状態のセルをダミーセルＤＭ（ＤＭＡ、ＤＭＢ）と称す。サブビット線ＳＢＬＡ０およびＳＢＬＢ０に接続される参照セルＲＭＣＡ０およびＲＭＣＢ０は、それぞれ、低抵抗状態の相変化素子ＰＴＭ０を含む。

この図６４に示す不揮発性半導体記憶装置の他の構成は、図６３に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

低抵抗状態の参照セルＲＭＣＡ０およびＲＭＣＢ０の駆動電流が、１０μＡであり、高抵抗状態の参照セルＲＭＣＡ１およびＲＭＣＢ１の駆動電流が０．１μＡの場合、参照電流は、５．０５μＡとなる。しかしながら、０．０５μＡ程度の差は、センス動作に大きな影響を与えないため、参照電流として、５μＡを生成する。すなわち、参照セルＲＭＣＡ０へ、センスアンプ回路ＳＡ０およびＳＡ１から参照電流が供給される場合、５μＡの参照電流がセンスアンプ回路ＳＡ０およびＳＡ１それぞれから供給される。この場合、正規メモリセルＭＣ（ＭＣＡ，ＭＣＢ）において低抵抗状態のメモリセルの駆動電流が１０μＡであり、十分に、この低抵抗状態のメモリセルのデータを読出すことができる。一方、正規メモリセルＭＣ（ＭＣＡ，ＭＣＢ）の高抵抗状態の抵抗値が約１００ＫΩのとき、選択（正規）メモリセルの駆動電流は、１μＡとなる。この場合でも、参照電流が５μＡであり、十分な電流差が生じており、センスアンプ回路ＳＡ０およびＳＡ１により確実にセンス動作を行なうことができる。

したがって、このような参照セルが、オープン状態のサブビット線（ダミーセル）と低抵抗状態の参照セル（基準セル）の組合せにより実現され、低抵抗状態の参照セル（基準セル）の駆動電流の算術平均値により参照電流が生成される場合、正規メモリセルの高抵抗状態の抵抗値がばらつく場合においても、十分に読出データに対して電流差のある参照電流を生成することができ、読出マージンを低下させることなく高速でデータ読出を行なうことができる。

また、高抵抗状態の相変化素子が、参照セルにおいて用いられていないため、リードディスターブの問題を確実に回避することができ、安定に所定の電流レベルの中間電流を参照電流として供給することができ、安定なデータ読出を行なうことができる。

［実施の形態１１］
図６５は、この発明の実施の形態１１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図６５においては、メモリアレイ１Ａが参照セルアレイとして用いられ、メモリアレイ１Ｂが選択セルを含む場合の読出経路の接続を概略的に示す。メモリアレイ１Ａにおいて、３本の参照ワード線ＲＷＬＡ１−ＲＷＬＡ３がサブビット線ＳＢＬＡ０−ＳＢＬＡ３と交差する方向に配置される。サブビット線ＳＢＬＡ０と参照ワード線ＲＷＬＡ１−ＲＷＬＡ３の交差部に対応して、低抵抗状態の参照セル（基準セル）ＲＭＣＡがそれぞれ配置される。この基準セルＲＭＣＡは、低抵抗状態の相変化素子ＰＴＭ０とアクセストランジスタＡＴを含む。

参照ワード線ＲＷＬＡ２およびＲＷＬＡ３とサブビット線ＳＢＬＡ１の交差部に対応して、基準セルＲＭＣＡが配設され、参照ワード線ＲＷＬＡ１およびサブビット線ＳＢＬＡ１の交差部には高抵抗状態を仮想的に実現するオープン状態のサブビット線で構成されるダミーセルＤＭＡが配設される。

サブビット線ＳＢＬＡ２については、参照ワード線ＲＷＬＡ１およびＲＷＬＡ２の交差部に対応して、ダミーセルＤＭＡが配設され、参照ワード線ＲＷＬＡ３と交差部に対応して、基準セルＲＭＣＡが配設される。サブビット線ＳＢＬＡ３については、参照ワード線ＲＷＬＡ１−ＲＷＬＡ３の交差部に対応して、ダミーセルＤＭＡが配置される。

メモリアレイ１Ａにおいては、サブビット線ＳＢＬＡ０−ＳＢＬＡ３には、それぞれ、情報を記憶するメモリセルが接続されるが、図６５においては、メモリアレイ１Ａが参照電流を供給する参照アレイとして用いられる構成を強調するために示していない。

メモリセルは、４値データを記憶し、参照ワード線ＲＷＬＡ１−ＲＷＬＡ３が所定のシーケンスで順次選択状態へ駆動される。サービスビット線ＳＢＬＡ０−ＳＢＬＡ３が並列して選択されて参照電流が流れ、４ビットの４値メモリセルデータの読出が行なわれる。

メモリアレイ１Ｂにおいては、サブビット線ＳＢＬＢ０−ＳＢＬＢ３とワード線ＷＬＢの交差部に対応して、メモリセルＭＣＢ０−ＭＣＢ３がそれぞれ配置される。これらのメモリセルＭＣＢ０−ＭＣＢ３は、相変化素子ＰＴＭとアクセストランジスタＡＴを含む。

サブビット線ＳＢＬＡ０−ＳＢＬＡ３が、それぞれ、補のセンス入力線／ＳＩＯ０−／ＳＩ３を介してセンスアンプ回路（Ｓ／Ａ）ＳＡ０−ＳＡ３に結合され、サブビット線ＳＢＬＢ０−ＳＢＬＢ３が、それぞれセンス入力線ＳＩＯ０−ＳＩＯ３を介してセンスアンプ回路（Ｓ／Ａ）ＳＡ０−ＳＡ３に結合される。

メモリアレイ１Ｂにおいても、メモリアレイ１Ａと同様、基準セルＲＭＣＡおよびダミーセルＤＭＡと同様の接続配置で、参照セルが配置される。

センスアンプ回路（Ｓ／Ａ）ＳＡ０−ＳＡ３の補のセンス入力線／ＳＩＯ０−／ＳＩＯ３は、短絡線６０を介して相互接続される。

図６６は、メモリセルの格納する４値データの駆動電流の分布を概略的に示す図である。縦軸に、読出時メモリセルを介して流れるセル電流Ｉ（または抵抗値）を示し、横軸にメモリセルの数を示す。データ“００”を記憶するメモリセルは、セル電流１０μＡを中心駆動電流として分布する。データ“０１”を記憶するメモリセルは、セル電流６．２５μＡを中心セル電流として分布する。データ“１０”の記憶するメモリセルは、セル電流３．７５μＡを中心セル電流として分布する。データ“１１”を記憶するメモリセルは、セル電流０．１μＡを中心セル電流として分布する。

上述のように、メモリセルは、結晶相の状態がばらつくため、記憶データに応じて１０μＡ、６．２５μＡ、３．７５μＡおよび０．１μＡを中心値とするある幅を有する領域に分布する。これらの電流１０μＡ、６．２５μＡ、３．７５μＡおよび０．１μＡは、それぞれ、抵抗値が１００ＫΩ、１６０ＫΩ、２６７ＫΩ、および１０００ＫΩに対応する。

メモリセルの記憶データを判定する場合、各データの境界領域に対してマージンを持って判定レベルを設定する。データ（レベル）判定用の参照電流としては、７．５μＡ、５．０μＡ、２．５μＡが用いられる。参照電流２．５μＡは、データ“１１”および“１０”を記憶するメモリセルのセル電流の中間の電流値である。参照電流５．０μＡは、データ“１０”および“０１”を記憶するメモリセルのセル電流の中間電流である。参照電流７．５μＡは、データ“０１”および“００”を記憶するメモリセルのセル電流の中間値である。参照電流２．５μＡ、５．０μＡおよび７．５μＡは、それぞれ参照ワード線ＲＷＬＡ１、ＲＷＬＡ２、およびＲＷＬＡ３に対応付けられる。

すなわち、図６５に示すように、参照ワード線ＲＷＬＡ１を選択した場合、基準セルＲＭＣＡと３個のダミーセルＤＭＡが並列にセンスアンプ回路ＳＡ０−ＳＡ３の補の入力ノード／ＳＩＯ０−／ＳＩＯ３に結合される。基準セルＲＭＣＡは低抵抗状態の相変化素子ＰＴＭ０を有しており、データ“００”に対応する状態にある。したがって、この基準セルＲＭＣＡの駆動可能なセル電流は１０μＡであり、４つのセンスアンプ回路ＳＡ０−ＳＡ３からの供給電流が、１つの基準セルＲＭＣＡに流れるため、センスアンプ回路ＳＡ０−ＳＡ３それぞれは、１０／４μＡの電流を供給する。したがって、センスアンプ回路ＳＡ０−ＳＡ３各々において、参照電流として２．５μＡが流れる。

参照ワード線ＲＷＬＡ２を選択した場合、基準セルＲＭＣＡが２個並行して選択され、また、ダミーセルＤＭＡが２個並行して選択される。ダミーセルＤＭＡは、オープン状態であり、電流は流さない。したがって、２個の基準セルＲＭＣＡをそれぞれ流れる１０μＡの電流が、４つのセンスアンプ回路から供給され、合計２０μＡの電流が、４つのセンスアンプ回路ＳＡ０−ＳＡ３により供給される。したがって、センスアンプ回路ＳＡ０−ＳＡ３各々においては、参照電流は２０／４μＡ＝５．０μＡとなる。

参照ワード線ＲＷＬＡ３を選択した場合、３個の基準セルＲＭＣＡと１つのダミーセルＤＭＡがが並行して選択される。この場合、４つのセンスアンプ回路ＳＡ０−ＳＡ３により、これらの基準セルＲＭＣＡを流れる電流の合計、３×１０μＡが供給されるため、センスアンプ回路ＳＡ０−ＳＡ３各々における参照電流は、３０／４＝７．５μＡとなる。

データ読出時においては、参照ワード線ＲＷＬＡ１−ＲＷＬＡ３を所定のシーケンス、すなわち参照ワード線ＲＷＬＡ２、ＲＷＬＡ１、およびＲＷＬＡ３の順序またはＲＷＬＡ２、ＲＷＬＡ３およびＲＷＬＡ１の順序で選択する。参照ワード線ＲＷＬＡ２を選択し、そのときのセンスアンプ回路の出力値に従って、２ビットで表現される４値データの上位ビットの“１”または“０”が判定される。参照ワード線ＲＷＬＡ１を選択した場合、上位ビットが１のメモリセルにおいて下位ビットが“１”であるか“０”であるかの判定が行なわれる。参照ワード線ＲＷＬＡ３を選択した場合には、上位ビットが“０”のメモリセルに対して、下位ビットが“１”であるか“０”であるかの判定が行なわれる。したがって、上位ビットの値に応じて参照ワード線ＲＷＬＡ１またはＲＷＬＡ３選択時のセンスアンプ回路の出力信号を有効とすることにより、２ビットで表現される４値データを読出すことができる。４つのメモリセルが並行して選択されるため、４つの４値データを並行して内部で読出すことができる。

データ書込時においては、まず、全てのメモリセルを低抵抗状態に設定して、データ“００”を格納する状態に設定する。次いで、参照ワード線ＲＷＬＡ３を選択状態へ駆動し、センスアンプ回路で参照電流よりも大きな電流が流れるかを判定する。大きな電流が流れるメモリセルでデータ“００”が書込まれるメモリセルに対しては、以後のデータ書込は禁止される。

残りのメモリセルに対して、書込電流パルスが印加され、急速加熱／急速冷却が行なわれ、抵抗値が高くされる。次いで、参照ワード線ＲＷＬＡ２を立上げて、メモリセルに流れる電流が参照電流よりも大きいか否かの判定が行なわれる。参照電流よりも大きな電流が流れるメモリセルは、データ“０１”を記憶するメモリセルかまたはデータ“００”を記憶するメモリセルである。この状態で、参照ワード線ＲＷＬＡ３を選択して下限電流を検出する。データ“００”以外のメモリセルで“０１”を格納するメモリセルに対しては駆動電流が、電流分布範囲の上限および下限電流値の間であれば、データ書込が完了したと判定されて、以後の書込は行なわれない。

次いで、再び残りのメモリセルに対して書込パルスが印加され、急速加熱／急速冷却が行なわれて、その抵抗値が上昇される。この書込の後、参照ワード線ＲＷＬＡ１およびＲＷＬＡ２を順次選択状態へ駆動する。参照ワード線ＲＷＬＡ１の選択時に参照電流よりも大きな電流を駆動する場合、メモリセルはデータ“１０”、“０１”および“００”のいずれかを記憶しているメモリセルである。参照ワード線ＲＷＬＡ２の選択時に参照電流よりも大きな電流を駆動するメモリセルは、データ“０１”または“００”を格納するメモリセルである。したがって、このうち、データ“１０”の書込対象のメモリセルが、参照ワード線ＲＷＬＡ１およびＲＷＬＡ２選択時の参照電流の間の大きさの電流を流していると判定された場合、データ“１０“が書込まれたと判定されて、以後の書込が停止される。

次いで、残りのメモリセルに対し再び書込パルスが印加されて、ベリファイ動作が行われる。データ“１０”書込の検証時のための参照ワード線ＲＷＬＡ１選択時に、参照電流２．５μＡよりも大きな駆動電流のメモリセルが、書込パルスを受けて、さらに、その抵抗値が大きくされる。従って、データ“１１”書込の検証時には、対象のメモリセルが、参照ワード線ＲＷＬＡ１選択時に流れる参照電流よりも小さな電流を駆動している（流している）場合に、データ“１１”の書込が完了したと判定される。

上述の書込シーケンスにより、４値データを確実に書込むことができ、また、図４３に示す構成を利用することにより、各データに対する参照電流を正確に生成することができる。

図６５に示す基準セルおよびダミーセルＤＭＡを参照セルとして利用することにより、参照電流が、２．５μＡ、５．０μＡおよび７．５μＡとなり、その幅は、すべて２．５μＡで一定である。低抵抗状態のメモリセルの駆動電流（データ“００”を格納するメモリセル）の駆動電流を１／４倍、２／４倍、および３／４倍とすることにより、正確に、参照電流を等間隔で生成することができる。また、参照電流が等間隔で生成されるため、メモリセルの抵抗値分布幅を正確に調整することができ、抵抗値分布を少ない幅内に高精度で制御することができる。

また、各抵抗値に対する参照電流とメモリセル駆動電流との差を均一にすることができ、各抵抗値に対する読出速度を均一化することができ、高速でデータの読出を行うことができる。また、基準セルは、低抵抗状態の相変化素子であり、リードディスターブの影響が小さく、安定に参照電流を生成することができ、信頼性の高いデータの書込および読出を実現することができる。

図６７は、この発明の実施の形態１１における不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図６７において、メモリアレイ１Ａおよび１Ｂの間に、データバス７１が配設される。データバス７１は、メモリアレイ１Ａおよび１Ｂに対する読出データ線ＲＬＩＯおよび書込データ線ＷＬＩＯと、ローカルデータ線ＬＩＯを含む。データバス７１が、ライトドライバ７３およびセンスアンプ７４に結合される。センスアンプ７４前段には、読出電流の経路を切換えるデータ線切換回路およびイコライズ回路等の周辺回路が設けられるが、図６７においては、図面を簡略化するために、これらの構成要素は示していない。

メモリアレイ１Ａおよび１Ｂそれぞれに対して、データの書込／読出およびメモリセル選択動作を制御するローカル制御回路７２Ａおよび７２Ｂが設けられる。ローカル制御回路７２Ａおよび７２Ｂは、主制御回路７０の制御の下に動作し、選択メモリセルを含むメモリアレイでのワード線選択および他方のメモリアレイにおける参照ワード線の選択を、図示しないアドレス信号（アレイ指示アドレスビットを含む）に従って実行する。

主制御回路７０は、また、ライトドライバ７３およびセンスアンプ７４における書込および読出動作を動作モード指示信号（図示せず）に基づいて制御する。

不揮発性半導体記憶装置は、さらに、書込データＤＩＮを順次ラッチするライトデータラッチ７７と、データ書込時、センスアンプ７４の出力データとデータラッチ７７の出力データとの比較を行なうベリファイ回路７６と、センスアンプ７４の出力データを読出時ラッチして読出データＤＯを生成するリードデータラッチ７５を含む。

ベリファイ回路７６は、データ書込時、メモリセルへの書込パルス印加後、選択メモリセルデータをセンスアンプ７４を介して読出し、データラッチ７７に格納されるデータとセンスアンプ７４の読出データとが一致する場合には、ライトデータラッチ７７のラッチする書込データをリセットし、以後の書込動作を停止させる。

ベリファイ回路７６は、このセンスアンプ７４の出力データがライトデータラッチ７７の格納データと不一致のときには、ライトデータラッチ７７の書込データの対応のデータのリセットを行なわず、再度書込が実行される。

ライトデータラッチ７７の書込データが、ライトドライバ７３へ与えられ、ライトデータラッチ７７が格納するデータビットが初期状態（データ“００”）以外のときには、ライトドライバ７３は、対応のメモリセルへ書込パルスを供給する。

主制御回路７０は、ライトデータラッチ７７の格納するデータがすべて初期状態の“００”となるまで、この書込動作を繰返し実行する。

したがって、データ書込時、データ“００”が書込まれるメモリセルに対しては、ライトドライバ７３は、書込パルスは要求しない（書込対象のメモリセルがすべてまず初期状態にリセットされる）。次いで、ライトドライバ７３が書込パルスを要求し、データの書込を行なう。次いで、ベリファイ動作を行なうために、主制御回路７０の制御の下に、ローカル制御回路７２Ａおよび７２Ｂが、選択ワード線および対応の参照ワード線を選択状態へ駆動し、図６５に示す参照ワード線ＲＷＬＡ２を選択状態へ駆動する。このとき、センスアンプ７４の出力データがベリファイ回路７６へ与えられる。ベリファイ回路７６は、データ“０１”を書込むメモリセルのデータが、このセンスアンプ７４の出力データと一致しているかの判定を行なう。

データ“０１”を書込むメモリセルについて、参照ワード線ＲＷＬＡ２の選択時に参照電流よりも大きな電流が流れ、次いで、参照ワード線ＲＷＬＡ３の選択時に参照電流よりも大きな電流が流れない状態のときに、データ“０１”が書込まれたと判定し、ライトデータラッチ７７の対応のデータを“００”のリセットする。この書込シーケンスに代えて、データ書込時、参照ワード線ＲＷＬＡ３を選択し、書込対象のメモリセルがデータ“００”以外の書込データが書込まれることが検証された後に、データの書込動作が行なわれてもよい。

以降、書込パルスを、書込電流量を増大させて順次発生してデータの書込を行い、その書込対象のメモリセルの駆動電流が、書込データの電流分布範囲の上限値および下限値の間にあるかの判定を行ない、書込が完了するとライトデータラッチ７７のラッチデータを初期値（“００”）にリセットする。以後、データ“００”以外のデータがラッチされたメモリセルに対し、ライトドライバ７３が書込電流を供給する。

図６８は、図６７に示すリードデータラッチ７５の構成の一例を示す図である。図６８においては、１つのセンスアンプ回路の出力信号ＳＯを受けるリードデータラッチの構成を示す。図６８において、リードデータラッチは、読出タイミング信号Ｒφ１−Ｒφ３に応答して選択的に導通し、対応のセンスアンプ回路の出力信号ＳＯを通過させるトランスファーゲート８０ａ−８０ｃと、トランスファーゲート８０ａ−８０ｃを通過したデータをそれぞれラッチするラッチ回路８２ａ−８２ｃと、ラッチ回路８２ａのラッチデータを反転するインバータ８３と、ラッチ回路８２ａの出力信号に従ってラッチ回路８２ｂのラッチデータを伝達するトランスファーゲート８４ｂと、インバータ８３の出力信号に従ってラッチ回路８２ｃのラッチデータを通過させるトランスファーゲート８４ｃを含む。ラッチ回路８２ａから上位ビットＵＢが出力され、トランスファーゲート８４ｂまたは８４ｃから下位ビットＬＢが出力される。

読出タイミング信号Ｒφ１−Ｒφ３は、読出時の参照ワード線の選択シーケンスに対応し、制御信号Ｒφ１の活性化時、メモリアレイ１Ａまたは１Ｂにおいては、参照ワード線ＲＷＬ２が選択状態へ駆動される。制御信号Ｒφ２の活性化時、参照ワード線ＲＷＬＡ１が選択状態へ駆動され、読出タイミング制御信号Ｒφ３の活性化時、参照ワード線ＲＷＬＡ３が選択状態へ駆動される。また、データビットの“１”を、Ｈレベルの電圧に対応させる。

参照ワード線ＲＷＬＡ２の選択時、センスアンプ回路の出力信号ＳＯは、４値データ（２ビットデータ）の上位ビットを示し、ラッチ回路８２ａに上位ビットＵＢが格納される。次いで、読出制御信号Ｒφ２の活性化時、参照ワード線ＲＷＬＡ１が選択される。この場合、センスアンプ回路出力ＳＯに従って、上位ビットＵＢが“１”のメモリセルについて下位ビットが“１”であるか“０”であるかが決定される。したがって、ラッチ回路８２ａにおいて、データビット“１”が格納されている場合には、ラッチ回路８２ｂの出力ビットが下位ビットＬＢとして選択される。

このとき、ラッチ回路８２ｃに対しては、インバータ８３の出力信号がＬレベルであり、トランスファーゲート８４ｃがオフ状態であり、転送されない。

次いで読出制御信号φ３が活性状態へ駆動される。このときには、参照ワード線ＲＷＬＡ３が選択状態へ駆動され、上位ビットＵＢが“０”のデータを記憶するメモリセルの下位ビットが“１”であるか“０”であるかの判定が行なわれる。このときには、したがってラッチ回路８２ａからの上位ビットＵＢが“０”のときに、トランスファーゲート８４ｃが導通し、ラッチ回路８２ｃにラッチされたデータが下位ビットＬＢとして出力される。

この図６８に示すような構成のリードデータラッチ７５を利用することにより、参照ワード線を順次選択する場合において、選択ワード線電位を通常の２値データ読出時と同様、一定の電圧レベルの読出電圧レベルに設定して、多値データの読出を正確に行なうことができる。

以上のように、この発明の実施の形態１１に従えば、参照セルを基準セルとダミーセルの組合せが異なる種類で構成し、各種類の参照セルを異なる参照ワード線により選択しており、４値データを選択ワード線電位を一定の読出電圧レベルに維持して、正確に読出す参照電流源を形成することができる。また、各データに対する参照電流の間隔を一定とすることができ、メモリセルデータに対応するメモリセル電流と参照電流の差を均一化することができ、高速でデータ読出を行なうことができる。

また、参照電流を生成する場合においても、基準セルとダミーセルを用いており、低抵抗状態の相変化素子が用いられているだけであり、リードディスターブの影響を抑制することができ、信頼性の高い参照電流源を生成でき、信頼性の高いデータ読出を実現することができる。

［実施の形態１２］
図６９は、この発明の実施の形態１２に従う参照セルの構成を示す図である。図６９において、参照セルＲＭＣは、サブビット線ＳＢＬとソース線ＳＬの間に直列に接続されるアクセストランジスタＡＴおよび参照トランジスタＭＴを含む。アクセストランジスタＡＴのゲートが参照ワード線ＲＷＬに接続され、参照トランジスタＭＴは、所定電圧レベルの基準電圧を伝達する基準電圧線ＲＶに結合される。参照トランジスタＭＴは、単層ゲートのＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）であり、アクセストランジスタＡＴおよび参照トランジスタＭＴが、好ましくは、同一のサイズで同一製造工程で形成される。

基準電圧線ＲＶを伝達される基準電圧の電圧レベルを調整することにより、参照トランジスタＭＴのチャネル抵抗を、低抵抗状態の相変化素子の抵抗値の２倍程度の値に設定する。

図７０は、図６９に示す参照セルＲＭＣの断面構造を概略的に示す図である。図７０において、基板領域９０表面に、ｎ型不純物領域９２ａ、９２ｂおよび９２ｃが形成される。不純物領域９２ａおよび９２ｂの間の基板領域９０表面上に、ゲート絶縁膜（図示せず）を介して参照ワード線ＲＷＬが形成され、また、不純物領域９２ｂおよび９２ｃの間の基板領域９０表面上に、ゲート絶縁膜（図示せず）を介して基準電圧線ＲＶが形成される。これらの参照ワード線ＲＷＬおよび基準電圧線ＲＶが、正規メモリセルに対するワード線製造工程と同一製造工程で形成される。

不純物領域９２ａは、プラグ９４ａ、中間ベース層９６およびコンタクト層９８を介してサブビット線ＳＢＬに結合される。不純物領域９２ｃが、プラグ９４ｂを介してソース線ＳＬに結合される。

コンタクト層９８は、相変化材料素子の上部電極とサブビット線の接続するコンタクトと同一製造工程で形成され、中間ベース層９６は、ソース線ＳＬと同一製造工程で形成される。これにより、参照セルＲＭＣは、正規メモリセルと同一製造工程で形成することができる。

基準電圧線ＲＶに供給される電圧を一定とすることにより、不純物領域９２ｂおよび９２ｃの間のチャネル領域の抵抗値を調整することができる。基準電圧線ＲＶ上には、常時一定の電圧レベルの基準電圧が供給されればよく、参照ワード線ＲＷＬの選択／非選択に応じてこの基準電圧線ＲＶの電圧の充放電を行なう必要はない。参照セルＲＭＣの非選択時、アクセストランジスタＡＴが非導通状態であり、サブビット線ＳＢＬと参照トランジスタＭＴとは電気的に分離され、サブビット線ＳＢＬにおける正規メモリセルの駆動電流に対しては何ら悪影響は及ぼさない。

図６９および図７０に示すように、参照セルにおいて、参照抵抗値をＭＯＳトランジスタを用いて実現することにより、読出電流により相状態（抵抗値）の変化が生じる問題は回避することができ、リードディスターブの問題を解消でき、信頼性の高いデータ読出を実現することができる。また、参照トランジスタのチャネル抵抗値を、相変化素子の低抵抗状態の抵抗値の２倍程度に設定することにより、低電源電圧下においても参照電流を大きくすることができ、高速のデータ読出を実現することができる。

また、参照セルＲＭＣは、メモリセル（ＭＣ）が配置されるメモリアレイ内において、メモリセルと整列して配置されており、選択サブビット線に対する参照サブビット線の浮遊容量等を同じとすることができ、正確な参照電流を供給することができる。

なお、この図６９に示す参照セルＲＭＣは、オープン状態のダミーセルと組合せて、参照電流を生成する構成に適用されてもよい。

この発明に従う不揮発性半導体記憶装置は、相変化材料素子を記憶素子として利用する記憶装置に対して適用することができる。この相変化材料素子を記憶素子として利用する不揮発性半導体記憶装置は、チップ単体として用いられてもよく、また他のプロセサなどと同一のチップ上に集積化され、ＳＯＣ（システム・オン・チップ）を構成してもよい。またプロセサ内のメモリとして用いられてもよい。

この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 図１に示す不揮発性半導体記憶装置のデータ書込に関連する部分の構成を概略的に示す図である。 図２に示す書込系のデータ書込時の動作を示す信号波形図である。 この発明の実施の形態１における書込電流経路の抵抗分布を概略的に示す図である。 図４に示す構成の利点を説明するための図である。 この発明の実施の形態１における書込系の配線レイアウトを概略的に示す図である。 図６に示す配線レイアウトの抵抗の電圧分布を模式的に示す図である。 この発明の実施の形態１の変更例の構成を概略的に示す図である。 図８に示す不揮発性半導体記憶装置のデータ読出時の信号波形を示す図である。 この発明の実施の形態１におけるメモリセルの平面レイアウトを概略的に示す図である。 図１０に示す平面レイアウトの断面構造を概略的に示す図である。 この発明の実施の形態２におけるメモリセルのアレイの配置を概略的に示す図である。 図１２に示すメモリセル配置の平面レイアウトを概略的に示す図である。 図１３に示す平面レイアウトの断面構造を概略的に示す図である。 この発明の実施の形態２の変更例１のメモリセル配置を概略的に示す図である。 図１５に示すメモリセル配置の電気的等価回路を示す図である。 図１５に示すメモリセル配置におけるアレイ内の抵抗の分布を概略的に示す図である。 この発明の実施の形態２の変更例２のメモリセル配置を概略的に示す図である。 図１８に示すメモリセル配置の電気的等価回路を示す図である。 この発明の実施の形態２の変更例３のメモリセル配置を概略的に示す図である。 図２０に示すメモリセル配置のアレイ内の電気的等価回路を概略的に示す図である。 この発明の実施の形態２の変更例３に従うメモリセル配置における半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態２の変更例４のメモリセル配置を概略的に示す図である。 図２３の線２４Ａ−２４Ａに沿った断面構造を概略的に示す図である。 図２３に示す線２５Ａ−２５Ａに沿った断面構造を概略的に示す図である。 図２３に示すメモリセル配置の電気的等価回路を示す図である。 この発明の実施の形態２の変更例５のメモリセル配置を概略的に示す図である。 図２７に示す線２８Ａ−２８Ａに沿った断面構造を概略的に示す図である。 図２７に示す線２９Ａ−２９Ａに沿った断面構造を概略的に示す図である。 この発明の実施の形態２の変更例６のメモリセル配置を概略的に示す図である。 図３０に示す線３１Ａ−３１Ａに沿った断面構造を概略的に示す図である。 図３０に示す線３２Ａ−３２Ａに沿った断面構造を概略的に示す図である。 図３０に示すメモリセル配置の電気的等価回路を示す図である。 この発明の実施の形態２の変更例７のメモリセル配置を概略的に示す図である。 図３４に示す線３５Ａ−３５Ａに沿った断面構造を概略的に示す図である。 図３４に示す線３６Ａ−３６Ａに沿った断面構造を概略的に示す図である。 この発明の実施の形態２の変更例８のメモリセル配置を概略的に示す図である。 図３７に示すメモリセル配置の平面レイアウトを概略的に示す図である。 この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略敵に示す図である。 図３９に示す不揮発性半導体記憶装置の書込電流経路の抵抗分布を概略的に示す図である。 この発明の実施の形態４に従うメモリセルの断面構造を概略的に示す図である。 （Ａ）および（Ｂ）は、図４１に示すメモリセル構造の電気的等価回路をそれぞれ示す図である。 この発明の実施の形態４のメモリセルの第２の断面構造を概略的に示す図である。 （Ａ）および（Ｂ）は、図４３に示すメモリセル構造の電気的等価回路を示す図である。 この発明の実施の形態４に従うメモリセル構造の第３の構造を概略的に示す図である。 （Ａ）および（Ｂ）は、図４５に示すメモリセル構造の電気的等価回路を示す図である。 この発明の実施の形態４に従うメモリセル構造の第４の変更例の構成を概略的に示す図である。 （Ａ）および（Ｂ）は、図４７に示すメモリセル構造の電気的等価回路を示す図である。 図４８に示すメモリセル構造の平面レイアウトを概略的に示す図である。 この発明の実施の形態４に従うメモリセルの第５の変更例の断面構造を概略的に示す図である。 図５０に示すメモリセル構造の電気的等価回路を示す図である。 この発明の実施の形態４に従うメモリセルのさらに他の電気的等価回路を示す図である。 この発明の実施の形態５に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 図５３に示すセンスアンプ回路の構成の一例を示す図である。 この発明の実施の形態６に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態７に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態８に従う不揮発性半導体記憶装置の要部の構成を示す図である。 図５７に示す不揮発性半導体記憶装置のデータ読出時の信号波形を示す図である。 図５７に示すデータ線切換回路の構成の一例を示す図である。 図５７に示すセンスアンプ回路の構成を示す図である。 図５７に示すデータ線イコライズ回路の構成の一例を示す図である。 図５７に示す参照セルの断面構造を概略的に示す図である。 この発明の実施の形態９に従う不揮発性半導体記憶装置の要部の構成を示す図である。 この発明の実施の形態１０に従う不揮発性半導体記憶装置の要部の構成を示す図である。 この発明の実施の形態１１に従う不揮発性半導体記憶装置のアレイ部の構成を概略的に示す図である。 図６５に示す参照セルの駆動電流とメモリセルの記憶データとの関係を示す図である。 この発明の実施の形態１１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。 図６７に示すリードデータラッチの構成の一例を示す図である。 この発明の実施の形態１２に従う参照セルの構成を示す図である。 図６９に示す参照セルの断面構造を概略的に示す図である。

符号の説明

１ メモリセルアレイ、１Ｕ，１Ｌ メモリサブアレイ、１Ａ，１Ｂ メモリアレイ、２ 行選択回路、３ 列選択回路、４ 書込／読出回路、４Ｓ センスアンプ、４Ｗ 可変電流源、ＩＤＬ 内部データ線、ＷＤＢＬ 書込データ線、ＲＤＢＬ 読出データ線、ＧＳＬ グローバルソース線、ＢＬ ビット線、ＳＬ ソース線、ＡＴ アクセストランジスタ、ＰＣＥ 相変化材料素子、ＭＣ メモリセル、ＮＴ１０−ＮＴ１６ ＮチャネルＭＯＳトランジスタ、ＰＴ１１−ＰＴ１６ ＰチャネルＭＯＳトランジスタ、Ｓ／Ａ センスアンプ回路、ＷＧ 書込列選択ゲート、ＲＧ 読出列選択ゲート、ＲＭＣＡ，ＲＭＣＢ 参照セル、ＥＱ データ線イコライズ回路、ＡＤＳＷ データ線切換回路、ＤＭＡ，ＤＭＢ ダミーセル、ＰＴＭ０ 低抵抗状態相変化素子、ＳＡ０−ＳＡ３ センスアンプ回路、ＭＴ 参照トランジスタ、ＣＮＴ１−ＣＮＴ６ コンタクト、ＳＤＬ 拡散ソース線（ソース不純物領域）、ＡＲＡ，ＡＲＢ 活性領域、ＸＤ１−ＸＤｎ ロウデコーダ、ＮＢ１−ＮＢｎ メモリアレイブロック、ＹＤ コラムデコーダ、ＬＶＣ１−ＬＶＣｎ ローカル可変電流源、ＭＤＢ メインデータ線、ＬＤＢ１−ＬＤＢｎ ローカルデータ線、ＩＯＫ 入出力回路、ＰＣＬ 相変化層、ＬＳＣ ローカルソース接続線、ＳＬ１，ＳＬ２，ＳＬ ソース線、ＣＡＲ 連結活性領域、ＣＡＲＬ ローカル拡散連結線、ＰＣＬＳ 分割相変化層、ＬＳＣＬ ローカルソース接続線。

Claims (24)

1. 行列状に配列され、各々が電流印加による熱により抵抗値が可変でありかつその抵抗値により情報を記憶する複数の正規メモリセルを備え、前記複数の正規メモリセルは、記憶情報に応じて選択的に設定される第１の抵抗状態および第２の抵抗状態を少なくとも有し、
   前記正規メモリセルと整列して少なくとも１行に配列され、かつ各々が少なくとも前記正規メモリセルの第１の抵抗状態に対応する抵抗値と異なる抵抗値を有する記憶素子を含む複数の参照セル、
   アドレス信号に従って前記複数の正規セルおよび前記複数の参照セルから、それぞれ正規セルおよび参照セルを選択するセル選択手段、および
   前記選択された正規セルおよび参照セルを流れる電流を比較して該選択された正規セルの記憶情報を検出する読出回路を備える、不揮発性半導体記憶装置。
2. 各前記参照セルは、互いに直列に接続される前記第２の抵抗状態の記憶素子を備える、請求項１記載の不揮発性半導体記憶装置。
3. 各前記参照セルは、前記記憶素子を含む基準セルと、前記基準セルと行方向に整列して配置されかつ記憶素子が非形成のオープン状態のダミーセルとを含み、
   前記選択手段は、前記基準セルおよび前記ダミーセルを並行して選択し、
   前記読出回路は、前記基準セルおよび前記ダミーセルを流れる電流の合計の平均値を前記正規セルを流れる電流と比較する、請求項１記載の不揮発性半導体記憶装置。
4. 前記正規セルは、前記第１の抵抗状態および第２の抵抗状態以外の状態に対応する情報を含む多値情報を記憶し、
   前記参照セルは、前記基準セルおよびダミーセルの組合せが異なる複数種類の参照セルを含み、
   前記選択手段は、前記複数種類の参照セルの１つを一度に選択する、請求項３記載の不揮発性半導体記憶装置。
5. 前記参照セルの記憶素子は、前記正規セルの情報保持素子と構造が異なる絶縁ゲート型電界効果トランジスタを備える、請求項１記載の不揮発性半導体記憶装置。
6. 前記絶縁ゲート型電界効果トランジスタは、そのゲートに中間電圧を受ける、請求項５記載の不揮発性半導体記憶装置。
7. 前記複数の正規セルは、少なくとも第１および第２のメモリブロックに分割され、
   前記参照セルは、前記第１および第２のメモリブロックそれぞれにおいて正規セルに整列して少なくとも１行に配置され、
   前記選択手段は、前記第１および第２のブロックの一方から正規セルを選択しかつ他方のメモリブロックから参照セルを選択する、請求項１記載の不揮発性半導体記憶装置。
8. 行列状に配列され、各々が熱印加により抵抗値が可変でありかつその抵抗値に応じてデータを記憶する複数のメモリセル、
   データ書込時、前記メモリセルの選択されたメモリセルに発熱用の書込電流を供給する電流供給手段、
   メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線、および
   前記ビット線と平行に配列され、前記書込電流を伝達する複数のソース線、および
   前記メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続され、選択時、対応の行のメモリセルの対応のビット線と対応のソース線との間に電流が流れる経路を形成する複数のワード線を備え、データ書込み時、ソース線において１つのメモリセルが選択され、さらに
   データ書込み時、前記メモリセル列の選択列と結合され、前記書込電流を伝達するデータ線を備える、不揮発性半導体記憶装置。
9. 各前記メモリセルは、抵抗値が可変な可変抵抗素子と、前記可変抵抗素子に対して並列に設けられ、導通時前記可変抵抗素子を介して対応のビット線と対応のソース線とを電気的に結合する第１および第２のアクセストランジスタを備え、
   各前記ワード線は、行方向に延在して配置され、各々に対応の行のメモリセルの第１のアクセストランジスタが接続される第１のゲート線と、前記行方向に延在して前記第１のゲート線と別に設けられ、各々に対応の行のメモリセルの第２のアクセストランジスタが接続される第２のゲート線とを備える、請求項８記載の不揮発性半導体記憶装置。
10. 列方向に連続的に延在するように形成され、各々に対応の列のメモリセルの前記第１および第２のアクセストランジスタが形成される複数の活性領域をさらに備え、
    各活性領域において、対応のソース線に接続する不純物領域と対応の可変抵抗素子に接続する領域とが交互に配置される、請求項９記載の不揮発性半導体記憶装置。
11. 各前記ソース線は複数列の組あたり１本の割合で設けられ、
    前記不揮発性半導体記憶装置は、さらに、
    各行において、前記複数列の組のメモリセルを対応のソース線に接続する接続線を備える、請求項８記載の不揮発性半導体記憶装置。
12. 前記接続線は、行方向に連続的に延在して、行方向に整列して配置されるメモリセルに共通に接続される、請求項１１記載の不揮発性半導体記憶装置。
13. 前記接続線は、前記メモリセルが形成される基板領域表面に形成される不純物領域および前記基板領域上の導電線のいずれかにより構成される、請求項１１記載の不揮発性半導体記憶装置。
14. 行列状に配列され、各々が熱印加により抵抗値が可変でありかつその抵抗値に応じてデータを記憶する複数のメモリセルと、
    データ書込時、前記メモリセルの選択されたメモリセルに書込電流を供給する書込電流供給手段と、
    メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線、および
    前記選択メモリセルおよび対応のビット線とともに前記書込電流を伝達する電流経路を形成する複数のソース線を備え、前記書込電流は選択されたメモリセルが接続されるビット線、前記選択メモリセルおよび前記選択メモリセルが接続するソース線により形成される電流経路を介して流れ、前記書込電流が流れる経路の前記書込電流供給手段から基準電圧ノードまでのメモリセルの抵抗値を除く総抵抗値は、選択メモリセルの位置にかかわらず実質的に一定である、不揮発性半導体記憶装置。
15. 前記書込電流源から選択メモリセルまでの書込電流経路および前記選択メモリセルから前記基準電圧ノードまでの書込電流経路の抵抗値は、ともに、実質的に５００Ω以下である、請求項１４記載の不揮発性半導体記憶装置。
16. 前記ソース線は、前記ビット線と平行に配置される、請求項１４記載の不揮発性半導体記憶装置。
17. 前記ソース線は、前記ビット線と直交する方向に配置される、請求項１４記載の不揮発性半導体記憶装置。
18. 各前記ソース線は、ソース線の延在方向と直交する方向において隣接するメモリセルにより共有される、請求項１４記載の不揮発性半導体記憶装置。
19. メモリセル行に対応して配置される複数のワード線をさらに備え、行方向に隣接するメモリセルは異なるワード線に接続される、請求項１４記載の不揮発性半導体記憶装置。
20. 前記選択セルに対して設けられ、前記電流経路を流れる電流を制限する電流制限手段をさらに備える、請求項１４記載の不揮発性半導体記憶装置。
21. データ読出時、前記ビット線および前記ソース線および選択メモリセルの経路に読出電流を供給する読出電流供給手段をさらに備え、前記読出電流源から前記基準電圧源までの読出電流経路の選択メモリセルを除く総抵抗値は選択メモリセルの位置に限らず実質的に同一である、請求項１４記載の不揮発性半導体記憶装置。
22. データ書込時選択メモリセルに前記書込電流を供給する書込電流供給手段と、
    前記データ書込時、前記選択メモリセルを前記書込電流供給手段に結合する書込ゲートと、
    前記書込ゲートと別に設けられ、データ読出時、前記書込電流の経路と異なる経路を介して前記選択メモリセルを前記読出電流供給手段に結合する読出ゲートをさらに備える、請求項２１記載の不揮発性半導体記憶装置。
23. 前記書込電流供給手段からの電流を伝達する少なくとも１本の書込データ線と、
    前記書込データ線と別に前記書込データ線の数よりも多く設けられ、前記読出電流供給手段からの読出電流を伝達する読出データ線をさらに備え、各読出データ線に接続される読出ゲートの数は、各書込データ線に接続される書込ゲートの数より少なくされ、各読出データ線は、データ読出時互いに異なるビット線に結合される、請求項２２記載の不揮発性半導体記憶装置。
24. 前記複数のメモリセルは複数のメモリブロックに分割され、前記読出電流供給手段は各前記メモリブロックに対応して配置され、かつ
    前記書込電流供給手段は、前記複数のメモリブロックに共通に配置される、請求項２１記載の不揮発性半導体記憶装置。

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