JP2012238348A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】本発明に係る半導体記憶装置は、積層体内のいずれかの半導体層に第1の電流を印加して積層体内の複数の半導体層の側面に配置されている抵抗変化材料層を一括して結晶化した後、第1の電流を印加した半導体層以外の半導体層に第2の電流を印加する。
【選択図】図9
Description
本発明の実施形態1では、記憶素子にカルコゲナイド材料を用いた相変化メモリのメモリアレー回路について説明する。本メモリアレー回路の中核をなすセルアレーは、複数のメモリセルが直列接続されたメモリブロックが行列状に配置された構造を有する。各メモリブロックは、セット動作専用のメモリセルを備え、このメモリセルにおいて発生したジュール熱を用いて、メモリブロック内の全てのメモリセルをセット状態、すなわち記憶素子を結晶状態とする点に特徴がある。
図1は、本実施形態1に係る半導体記憶装置が備える相変化メモリチップPCMCPの要部ブロック図である。相変化メモリチップPCMCPは、メモリアレー回路MACKT、周辺回路PERI、入出力回路IOCKT、電圧発生回路VRGを備える。
図2は、図1に示した相変化メモリチップPCMCPが備えるメモリアレー回路MACKTの構成を示す図である。メモリアレー回路MACKTは、セルアレーMCAと、その直接周辺回路を備える。セルアレーMCAは、1例として、m本のワード線WL0〜WL(m−1)とn本のビット線BL0〜BL(n−1)との交点に配置された(m×n)個のメモリブロックMB00〜MB(m−1)(n−1)を備える。後述するように、メモリブロックMB00〜MB(m−1)(n−1)は、複数のメモリセルを有する。また、ソース線SL0〜SL(n−1)が、ビット線BL0〜BL(n−1)と対になるように配置される。
次に、図4〜図6にしたがって、本実施形態1に係る半導体記憶装置におけるセルアレーの構造例を説明する。
図7は、セットパルス電流とリセットパルス電流の違いを説明する図である。セットパルス電流SETPLSは、メモリセルMCを構成する相変化膜が結晶化した温度(例えば300℃程度)を保つために印加される電流である。リセットパルス電流RSTPLSは、メモリセルを構成する相変化膜の温度を融点(例えば600℃程度)以上にするために印加される電流である。
以下では、図8〜図10にしたがって、本実施形態1に係る半導体記憶装置におけるセルアレーの動作例を説明する。以下では、1例として、メモリブロックMB00におけるメモリセルMC0を選択する場合を示す。
以上のように、本実施形態1に係る半導体記憶装置は、メモリブロックMB内にセット動作専用のメモリセルMC0を備える。メモリセルMC0にセットパルス電流SETPLSを印加することによって発生したジュール熱を利用して、同じメモリブロックMB内のメモリセルMC1〜MC4に対して一括していったん同じ情報を書き込んだ後、メモリセルMC1〜MC4のうち情報を記憶させないものに対してリセット動作を実施する。リセット動作時間はセット動作時間よりも短いので、リセットパルス電流を印加することによって発生するジュール熱が周辺のメモリセルに拡散することが抑制され、情報「0」を選択的に書き込むことができる。
本発明の実施形態2では、所定回数書き込みを実施する毎にセット動作専用のメモリセルを入れ替える構成例について説明する。
図15は、本実施形態2に係る半導体記憶装置が備えるメモリモジュールの構成例を示す図である。メモリモジュールは、相変化メモリチップPCMCPとコントローラチップCTLCPを備える。これら回路は、本実施形態2における「電流印加回路」に相当する。
以下では、メモリアレー回路の構成と動作について説明する。本実施形態2におけるメモリアレー回路の特徴は、セルアレーに用いるメモリブロックの構成と、その消去動作(ここでは、情報「1」を書き込む動作)にある。
以上のように、本実施形態2に係る半導体記憶装置は、セット動作専用のメモリセルを有さず、メモリセルMC1〜MC4いずれかを用いてセット動作を実施することにより、メモリブロック内の全てのメモリセルに対して一括して情報を書き込む。その後、メモリセルMC1〜MC4のうちビット「0」を記憶するものに対してリセットパルス電流RSTPLSを印加する。これにより、実施形態1と同様の動作を実現することができる。
本発明の実施形態3では、メモリアレー回路MACKTの別構成例を説明する。本実施形態3では実施形態1と同様の構造を有する2つのセルチェインをペアにして構成し、1つの接続孔が記憶することができるビット数を2倍にすることを図る。なお、本実施形態3では、各セルチェインが実施形態1と同様にセット動作専用メモリセルを有する構成例を説明するが、実施形態2と同様にセット動作専用のメモリセルを設けない構成を採用することもできる。
図19は、本実施形態3におけるセルアレーMCAと直接周辺回路を示す図である。まず、セルアレーMCAの構成について以下に説明する。
図20は、図19に示したメモリアレーにおいて、アノード線ANL1とビット線BL0との交点におけるメモリブロックMB10の回路構成の詳細を示す図である。この回路構成は、アノード線ANL1に接続されたポリシリコンダイオードPDに、平行に並んだ2つのセルチェインCCEとCCOが直列接続された構成である。
図21は、前述した図19のうち、特にセルアレーMCAの一部分を抜き出して示した鳥瞰図である。図21において、金属膜を最小加工寸法Fの2倍のピッチでパターニングして形成した複数のアノード線2の上に、ポリシリコンダイオードPDがアノード線2の延在方向に周期的に形成されている。ここで、同図では省略されているが、アノード線2を形成する金属膜は、シリコン基板上に堆積された絶縁膜上に成膜されている。ポリシリコンダイオードPDは、p型不純物がドープされたポリシリコン層4pと低濃度の不純物がドープされたポリシリコン層5pとn型不純物がドープされたポリシリコン層6pが積層された構造を有する。
次に、セルアレーMCAの配線構造について説明する。図19〜図22を参照すれば、アノード線ANL0〜ANL(m−1)とビット線BL0〜BL(n−1)とは、交差配置されている。ここで、1つのメモリブロックMB00に注目すると、セルチェインCCEとCCOを構成するメモリセルMC0〜MC4における各MOSトランジスタTGのゲート電極は、アノード線2が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層21p、22p、23p、24p、25pで形成される。
以下ではメモリブロックMB10におけるライト動作とリード動作について説明する。本動作では、セット動作において、メモリブロックMB10内の一対のセルチェインを導通させ、双方のセルチェインに配置されたメモリセルMC0にセットパルス電流SETPLSを印加して、一対のセルチェインに対して一括して情報を書き込む。
以上のように、本実施形態3に係る半導体記憶装置は、実施形態1で説明したメモリセルと比べて、実効的なメモリセル面積が半減されることにより、接続孔内のメモリセル間隔が狭まる。しかし、セット専用メモリセルを用いて一対のセルチェインを一括消去(ここでは、セット動作)した後に、情報記録用メモリセルへの逐次リセット動作を行うことによって、メモリブロックMB10内のメモリセルに選択的に電流を印加して、情報を記録することができる。
CTLCP:コントローラチップ
PERI:周辺回路
ADEC:アドレスデコーダ
CTLLG:制御論理回路
IOCKT:入出力回路
VRG:電圧発生回路
IADD:内部アドレス信号
ICMD:内部コマンド信号
ICLK:内部クロック
PDASIG:プリデコードアドレス
ICLTSIG:内部制御信号
EADD:外部アドレス信号
ECMD:外部コマンド信号
SYSCLK:システムクロック
MACKT:メモリアレー回路
MCA:セルアレー
MB00〜MB(m−1)(n−1):メモリブロック
WL0〜WL(m−1):ワード線
BL0〜BL(n−1):ビット線
SL0〜SL(n−1):ソース線
Gy(y=0〜4):選択ゲート制御線
CDL:共通データ線
MCy(y=0〜4):メモリセル
TRy(y=0〜4):MOSトランジスタ
HRy(y=0〜4):記憶素子
BTR:ブロック選択トランジスタ
SA:センスアンプ
WC:書換え回路
BSLC:ビット線選択回路
USBVS:非選択ビット線電圧給電回路
ANDBK:アノードライバ群
MCGDBK:セル選択MOSトランジスタドライバ群
CSDBK:セルチェイン選択ドライバ群
CCG:セルチェイン選択MOSトランジスタ
MB00〜MB(m−1)(n−1):メモリブロック
CCE、CCO:セルチェイン
BL0〜BL(n−1):ビット線
ANL0〜ANL(m−1):アノード線
CGL0〜CGL4:セル選択ゲート線
MCGL:セル選択ゲート線群
CSL0〜CSL(m−1):セルチェイン選択線
G1、G2、G3、G4:選択ゲート制御線
131:ゲート絶縁層
132:シリコン膜
133:反応防止膜
134:相変化膜
135:絶縁膜
136:放熱膜
101:半導体基板
103、128:金属配線層
105、112:シリコン窒化膜からなる層間絶縁膜
102、106、108、111、113、115、117、119、121、123137:シリコン酸化物からなる層間絶縁膜
107、110、114、116、118、120、122:N型不純物が添加されたシリコン膜
109:ゲート絶縁膜
128:ビット線BL0となる金属配線層
PD:ポリシリコンダイオード
4a:p型不純物がドープされたアモルファスシリコン層
5a:低濃度の不純物がドープされたアモルファスシリコン層
6a:n型不純物がドープされたアモルファスシリコン層
4p:p型不純物がドープされたポリシリコン層
5p:低濃度の不純物がドープされたポリシリコン層
6p:n型不純物がドープされたポリシリコン層
7:相変化材料層
8a:アモルファスシリコン層
8p:チャネルポリシリコン層
9:ゲート絶縁膜
10:拡散防止膜
11、12、13、14、15、16:絶縁膜
21p、22p、23p、24p、25p:ポリシリコン層
31、32、33:絶縁膜
38p:n型不純物がドープされたポリシリコン層
61p:ポリシリコン層
71:絶縁膜
91、92:絶縁膜
STI:素子分離溝
GATE:トランジスタのゲート
GOX:ゲート絶縁膜
DIF:拡散層
ILD1、ILD2、ILD3、ILD4、ILD5:層間絶縁膜
M1、M2:配線層
C1、C2、BLC:コンタクト孔
Claims (11)
- 半導体素子を形成する基板と、
前記基板の上方に設けられた第1選択線と、
前記第1選択線の上に設けられ、ドレイン−ソース間の電流が前記基板に垂直に流れる選択素子と、
複数の半導体層が積層された構造を有し、前記選択素子より上方に設けられた第1積層体と、
前記第1選択線と交差する方向に配置され、前記第1積層体より上方に設けられた第2選択線と、
前記第1積層体の側面に沿って設けられるゲート絶縁層と、
前記ゲート絶縁層の側面に沿って設けられるチャネル層と、
前記チャネル層の側面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、
前記半導体層に電流を印加する電流印加回路と、
を備え、
前記チャネル層、前記抵抗変化材料層、および前記選択素子は、前記第1選択線と前記第2選択線が交差する領域に設けられ、
前記電流印加回路は、
前記複数の半導体層のうち第1の半導体層の側面に位置する前記抵抗変化材料層に第1の電流を印加し、
その後、前記複数の半導体層のうち前記第1の半導体層以外の半導体層のいずれかの側面に位置する前記抵抗変化材料層に、前記第1の電流よりも印加時間の短い第2の電流を印加することを特徴とする半導体記憶装置。 - 請求項1において、
前記第1の電流の電流値は、前記第2の電流の電流値よりも小さい
ことを特徴とする半導体記憶装置。 - 請求項1において、
隣接する前記半導体層間にはゲート間絶縁層が形成されており、
前記半導体層は、
前記ゲート絶縁層、前記チャネル層、および前記半導体層を用いて構成されるトランジスタのゲート電極として構成されている
ことを特徴とする半導体記憶装置。 - 請求項3において、
前記トランジスタは、
ゲート電極に第1の電位が印加されて導通状態になると、前記トランジスタの抵抗値が前記抵抗変化材料層の抵抗値よりも低い状態となり、
ゲート電極に第2の電位が印加されて非導通状態になると、前記抵抗変化材料層の抵抗値が前記トランジスタの抵抗値よりも低い状態となる
ことを特徴とする半導体記憶装置。 - 請求項4において、
前記電流印加回路は、
前記第1の電流を前記第1の半導体層の側面に位置する前記抵抗変化材料層に印加した後、
前記第1の半導体層で構成される記憶素子における前記トランジスタのゲート電極に前記第1の電位を印加して導通状態とし、
前記複数の半導体層のうち、前記第1の半導体層以外の半導体層で構成される記憶素子における前記トランジスタのゲート電極に前記第2の電位を印加して非導通状態とした上で、前記第2の電流を印加する
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記半導体記憶装置は、第1の電流を印加する回数をカウントする制御装置を有し、
前記電流印加回路は、
前記第1の半導体層の側面に位置する前記抵抗変化材料層に印加した回数が所定回数に達すると、前記第1の電流を印加する前記抵抗変化材料層を、前記複数の半導体層のうち、前記第1の半導体層以外の半導体層で構成される記憶素子における前記抵抗変化材料層に切り替える
ことを特徴とする半導体記憶装置。 - 請求項6において、
前記電流印加回路は、
前記第1の半導体層を含む前記トランジスタの前記チャネル層の電気抵抗を、前記複数の半導体層のうち、前記第1の半導体層以外の半導体層で構成される記憶素子における前記トランジスタの前記チャネル層の電気抵抗よりも高くするような電位を前記第1の半導体層に印加することにより、前記第1の電流を印加する記憶素子を選択し、
前記第1の半導体層に印加する前記電位を切り替えることにより、前記第1の電流を印加する半導体層を、前記複数の半導体層のうち、前記第1の半導体層以外の前記半導体層に切り替える
ことを特徴とする半導体記憶装置。 - 請求項1において、
複数の半導体層が積層された構造を有し、前記選択素子より上方に設けられた第2積層体とを備え、
前記第1積層体と前記第2積層体の各々は、選択するセルチェイン選択スイッチを有し、
前記ゲート絶縁層、前記チャネル層、および前記抵抗変化材料層は、
それぞれ前記第1積層体の側面と前記第2積層体の側面に沿って形成され、絶縁層によって前記第1積層体の側と前記第2積層体の側に分離されている
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記選択素子として、トランジスタを設けたことを特徴とする半導体記憶装置。 - 請求項1において、
前記選択素子として、P型不純物半導体とN型不純物半導体とを積層したダイオードを設けたことを特徴とする半導体記憶装置。 - 請求項1において、前記抵抗変化材料はカルコゲナイド材料であり、
前記第1の電流は、前記カルコゲナイド材料を結晶状態にする電流であり、
前記第2の電流は、前記カルコゲナイド材料を非結晶状態にする電流である
ことを特徴とする半導体記憶装置。
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015059811A1 (ja) * | 2013-10-25 | 2015-04-30 | 株式会社日立製作所 | 半導体装置 |
WO2015071982A1 (ja) * | 2013-11-13 | 2015-05-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 記憶装置、及び記憶装置の製造方法 |
WO2015114825A1 (ja) * | 2014-02-03 | 2015-08-06 | 株式会社日立製作所 | 半導体記憶装置 |
WO2015186164A1 (ja) * | 2014-06-02 | 2015-12-10 | 株式会社日立製作所 | 半導体記憶装置 |
US9418740B2 (en) | 2014-09-09 | 2016-08-16 | Kabushiki Kaisha Toshiba | Semiconductor storage device writing data into memory cells using a half selected state and a write state |
JP2016529717A (ja) * | 2013-08-12 | 2016-09-23 | マイクロン テクノロジー, インク. | 垂直方向強誘電性電界効果トランジスタ構造、一対の垂直方向強誘電性電界効果トランジスタを含む構造、強誘電性電界効果トランジスタの垂直方向ストリング、および垂直方向強誘電性電界効果トランジスタの対が横方向に対向する垂直方向ストリング |
US9887204B2 (en) | 2015-02-17 | 2018-02-06 | Micron Technology, Inc. | Memory cells |
US10074662B2 (en) | 2014-06-16 | 2018-09-11 | Micron Technology, Inc. | Memory cell and an array of memory cells |
US10134982B2 (en) | 2015-07-24 | 2018-11-20 | Micron Technology, Inc. | Array of cross point memory cells |
KR20200000917A (ko) * | 2018-06-26 | 2020-01-06 | 에스케이하이닉스 주식회사 | 3차원 적층형 반도체 메모리 소자 |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130017347A (ko) * | 2011-08-10 | 2013-02-20 | 삼성전자주식회사 | 반도체 소자 |
US8729523B2 (en) * | 2012-08-31 | 2014-05-20 | Micron Technology, Inc. | Three dimensional memory array architecture |
US8841649B2 (en) | 2012-08-31 | 2014-09-23 | Micron Technology, Inc. | Three dimensional memory array architecture |
US9601194B2 (en) * | 2014-02-28 | 2017-03-21 | Crossbar, Inc. | NAND array comprising parallel transistor and two-terminal switching device |
US9263577B2 (en) | 2014-04-24 | 2016-02-16 | Micron Technology, Inc. | Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors |
US9159829B1 (en) | 2014-10-07 | 2015-10-13 | Micron Technology, Inc. | Recessed transistors containing ferroelectric material |
JP2016192514A (ja) | 2015-03-31 | 2016-11-10 | 株式会社東芝 | 記憶装置及びその製造方法 |
US9853211B2 (en) | 2015-07-24 | 2017-12-26 | Micron Technology, Inc. | Array of cross point memory cells individually comprising a select device and a programmable device |
US9741732B2 (en) * | 2015-08-19 | 2017-08-22 | Micron Technology, Inc. | Integrated structures |
TWI596609B (zh) * | 2016-02-01 | 2017-08-21 | 國立中山大學 | 電阻式記憶體 |
JP6669628B2 (ja) * | 2016-10-20 | 2020-03-18 | トヨタ自動車株式会社 | スイッチング素子 |
US10453896B1 (en) * | 2016-10-31 | 2019-10-22 | Crossbar, Inc. | 4F2 resistive non-volatile memory formed in a NAND architecture |
US10396145B2 (en) | 2017-01-12 | 2019-08-27 | Micron Technology, Inc. | Memory cells comprising ferroelectric material and including current leakage paths having different total resistances |
US9875784B1 (en) * | 2017-04-13 | 2018-01-23 | Qualcomm Incorporated | Three-dimensional (3D) ferroelectric dipole metal-oxide semiconductor ferroelectric field-effect transistor (MOSFeFET) system, and related methods and systems |
KR20200014801A (ko) | 2017-06-02 | 2020-02-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 전자 부품, 및 전자 기기 |
JP7195068B2 (ja) | 2017-06-26 | 2022-12-23 | 株式会社半導体エネルギー研究所 | 半導体装置、電子機器 |
WO2019003042A1 (ja) | 2017-06-27 | 2019-01-03 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の作製方法 |
JP7234110B2 (ja) | 2017-07-06 | 2023-03-07 | 株式会社半導体エネルギー研究所 | メモリセル及び半導体装置 |
US10665604B2 (en) | 2017-07-21 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, semiconductor wafer, memory device, and electronic device |
US10424728B2 (en) | 2017-08-25 | 2019-09-24 | Micron Technology, Inc. | Self-selecting memory cell with dielectric barrier |
US10461125B2 (en) | 2017-08-29 | 2019-10-29 | Micron Technology, Inc. | Three dimensional memory arrays |
US11170834B2 (en) | 2019-07-10 | 2021-11-09 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
JP2021150390A (ja) * | 2020-03-17 | 2021-09-27 | キオクシア株式会社 | 記憶装置 |
US11374057B2 (en) * | 2020-06-23 | 2022-06-28 | Taiwan Semiconductor Manufacturing Company Limited | Vertical metal oxide semiconductor channel selector transistor and methods of forming the same |
FR3135562A1 (fr) * | 2022-05-11 | 2023-11-17 | Commissariat à l'énergie atomique et aux énergies alternatives | Cellule mémoire, circuit électronique comprenant de telles cellules, procédé de programmation et procédé de multiplication et accumulation associés |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006302465A (ja) * | 2005-04-25 | 2006-11-02 | Elpida Memory Inc | 半導体記憶装置およびその書込み方法 |
JP2008029446A (ja) * | 2006-07-27 | 2008-02-14 | Aruze Corp | 遊技機 |
US20080149913A1 (en) * | 2006-12-26 | 2008-06-26 | Hiroyasu Tanaka | Semiconductor memory device and method of manufacturing the same |
JP2008171541A (ja) * | 2007-01-12 | 2008-07-24 | Ind Technol Res Inst | 相変化メモリの駆動方法とシステム |
US20080239799A1 (en) * | 2007-03-29 | 2008-10-02 | Toshiharu Watanabe | Nonvolatile semiconductor memory device and data erase/write method thereof |
US20090080324A1 (en) * | 2005-03-31 | 2009-03-26 | Pioneer Corporation | Information Recording Layer of Optical Disc, Optical Disc and Disc Device |
US20090141546A1 (en) * | 2007-11-29 | 2009-06-04 | Samsung Electronics Co., Ltd. | Method of operating a phase-change memory device |
JP2010102827A (ja) * | 2003-09-12 | 2010-05-06 | Renesas Technology Corp | 記憶装置 |
JP2010225218A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 不揮発性記憶装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100480644B1 (ko) * | 2003-02-28 | 2005-03-31 | 삼성전자주식회사 | 셀 구동 전류가 증가된 상 변화 메모리 |
US7359236B2 (en) * | 2005-03-11 | 2008-04-15 | Adesto Technologies | Read, write and erase circuit for programmable memory devices |
KR101097435B1 (ko) * | 2009-06-15 | 2011-12-23 | 주식회사 하이닉스반도체 | 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법 |
US8462537B2 (en) * | 2011-03-21 | 2013-06-11 | Intel Corporation | Method and apparatus to reset a phase change memory and switch (PCMS) memory cell |
-
2011
- 2011-05-10 JP JP2011105113A patent/JP5662237B2/ja not_active Expired - Fee Related
-
2012
- 2012-05-08 US US13/466,866 patent/US8634257B2/en not_active Expired - Fee Related
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010102827A (ja) * | 2003-09-12 | 2010-05-06 | Renesas Technology Corp | 記憶装置 |
US20090080324A1 (en) * | 2005-03-31 | 2009-03-26 | Pioneer Corporation | Information Recording Layer of Optical Disc, Optical Disc and Disc Device |
JP2006302465A (ja) * | 2005-04-25 | 2006-11-02 | Elpida Memory Inc | 半導体記憶装置およびその書込み方法 |
JP2008029446A (ja) * | 2006-07-27 | 2008-02-14 | Aruze Corp | 遊技機 |
US20080149913A1 (en) * | 2006-12-26 | 2008-06-26 | Hiroyasu Tanaka | Semiconductor memory device and method of manufacturing the same |
JP2008160004A (ja) * | 2006-12-26 | 2008-07-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JP2008171541A (ja) * | 2007-01-12 | 2008-07-24 | Ind Technol Res Inst | 相変化メモリの駆動方法とシステム |
US20080239799A1 (en) * | 2007-03-29 | 2008-10-02 | Toshiharu Watanabe | Nonvolatile semiconductor memory device and data erase/write method thereof |
JP2008251059A (ja) * | 2007-03-29 | 2008-10-16 | Toshiba Corp | 不揮発性半導体記憶装置およびそのデータ消去方法 |
US20090141546A1 (en) * | 2007-11-29 | 2009-06-04 | Samsung Electronics Co., Ltd. | Method of operating a phase-change memory device |
JP2009135409A (ja) * | 2007-11-29 | 2009-06-18 | Samsung Electronics Co Ltd | 相変化メモリ素子の動作方法 |
JP2010225218A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 不揮発性記憶装置 |
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101789455B1 (ko) | 2013-08-12 | 2017-11-20 | 마이크론 테크놀로지, 인크 | 수직의 강유전체 전계 효과 트랜지스터 구성들, 한쌍의 수직의 강유전체 전계 효과 트랜지스터들, 강유전체 전계 효과 트랜지스터들의 수직 스트링들, 및 측면에서 대향하는 쌍들의 수직의 강유전체 전계 효과 트랜지스터들의 수직 스트링들을 포함하는 구성들 |
US10153299B2 (en) | 2013-08-12 | 2018-12-11 | Micron Technology, Inc. | Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors |
JP2016529717A (ja) * | 2013-08-12 | 2016-09-23 | マイクロン テクノロジー, インク. | 垂直方向強誘電性電界効果トランジスタ構造、一対の垂直方向強誘電性電界効果トランジスタを含む構造、強誘電性電界効果トランジスタの垂直方向ストリング、および垂直方向強誘電性電界効果トランジスタの対が横方向に対向する垂直方向ストリング |
WO2015059811A1 (ja) * | 2013-10-25 | 2015-04-30 | 株式会社日立製作所 | 半導体装置 |
JP6073495B2 (ja) * | 2013-10-25 | 2017-02-01 | 株式会社日立製作所 | 半導体装置 |
JPWO2015059811A1 (ja) * | 2013-10-25 | 2017-03-09 | 株式会社日立製作所 | 半導体装置 |
WO2015071982A1 (ja) * | 2013-11-13 | 2015-05-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 記憶装置、及び記憶装置の製造方法 |
US9905756B2 (en) | 2014-02-03 | 2018-02-27 | Hitachi, Ltd. | Semiconductor storage device |
JPWO2015114825A1 (ja) * | 2014-02-03 | 2017-03-23 | 株式会社日立製作所 | 半導体記憶装置 |
WO2015114825A1 (ja) * | 2014-02-03 | 2015-08-06 | 株式会社日立製作所 | 半導体記憶装置 |
JPWO2015186164A1 (ja) * | 2014-06-02 | 2017-04-20 | 株式会社日立製作所 | 半導体記憶装置 |
WO2015186164A1 (ja) * | 2014-06-02 | 2015-12-10 | 株式会社日立製作所 | 半導体記憶装置 |
US10074662B2 (en) | 2014-06-16 | 2018-09-11 | Micron Technology, Inc. | Memory cell and an array of memory cells |
US9418740B2 (en) | 2014-09-09 | 2016-08-16 | Kabushiki Kaisha Toshiba | Semiconductor storage device writing data into memory cells using a half selected state and a write state |
US9887204B2 (en) | 2015-02-17 | 2018-02-06 | Micron Technology, Inc. | Memory cells |
US11244951B2 (en) | 2015-02-17 | 2022-02-08 | Micron Technology, Inc. | Memory cells |
US11706929B2 (en) | 2015-02-17 | 2023-07-18 | Micron Technology, Inc. | Memory cells |
US10134982B2 (en) | 2015-07-24 | 2018-11-20 | Micron Technology, Inc. | Array of cross point memory cells |
US11393978B2 (en) | 2015-07-24 | 2022-07-19 | Micron Technology, Inc. | Array of cross point memory cells |
KR20200000917A (ko) * | 2018-06-26 | 2020-01-06 | 에스케이하이닉스 주식회사 | 3차원 적층형 반도체 메모리 소자 |
KR102542998B1 (ko) * | 2018-06-26 | 2023-06-14 | 에스케이하이닉스 주식회사 | 3차원 적층형 반도체 메모리 소자 |
Also Published As
Publication number | Publication date |
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