JPWO2015186164A1 - 半導体記憶装置 - Google Patents

Abstract

半導体基板と、第１記憶部と、前記半導体基板と平行な第１の方向に形成された複数の前記第１記憶部からなる第２記憶部と、前記第１の方向と直交し、かつ、前記半導体基板と平行な第２の方向に形成された複数の前記第２記憶部からなる第３記憶部と、前記半導体基板と直交する第３の方向に複数の前記第３記憶部からなる第４記憶部とを備え、前記第２の方向のアドレスを選択する信号線と前記半導体基板を接続する複数のコンタクトを前記第１の方向に延伸されたビット線に干渉しない領域に配置することにより信頼性が高く、また、大容量かつ高速にリード、ライトできる低コストで製造可能な半導体記憶装置を実現することができる。

Description

本発明は、書き換え可能な不揮発性メモリ、例えば相変化メモリ、ＲｅＲＡＭ、ＳＴＴ−ＭＲＡＭ、電荷蓄積層を有するメモリ、アンチヒューズ層を有するメモリを含む半導体記憶装置、もしくは前記半導体記憶装置を含むストレージシステムに適用して有効な技術に関するものである。

本技術分野の背景技術として、特許文献１がある。この公報には、相変化メモリを不揮発性メモリとして用い、複数ビットをチェーン状に直列接続することで大容量の半導体記憶装置を作製する技術が記載されている。また、「ダイオードとトランジスタとを直列接続した半導体メモリにおいて、ダイオードからトランジスタにキャリアが入ることで、トランジスタの特性が劣化する課題がある。」と記載されている（要約参照）。さらに、段落［００４４］には、「このようなトランジスタと相変化素子が並列接続されたメモリセルが直列に接続されたセル、すなわちチェインセルでは、例えば以下のような動作が行われる」と記載されている。

また、特許文献２がある。この公報には、「各ワード線５９は、各層のメモリアレイ端部においてコントロール電極１５、２５、３５、４５を階段上に形成して深さの異なる各コントロール電極に接続する第１から第４のワード線コンタクトプラグ５５、５６、５７、５８を配置することによって接続される」と記載されている（段落［００１６］参照）。

さらに、特許文献３がある。この公報には、「コンタクト３４９は、選択線２４１、２４２、２４３、および選択線２４４への電気的接続を提供する」と記載されている（段落［００２２］参照）。

また、特許文献４がある。この公報には、「多層配線中のＭ２配線は、ワード線シャント配線ＷＬＳｉとして用いられている」と記載されている（段落［００２６］参照）。

特開２０１２−６９８３０号公報 特開２００８−１４０９１２号公報 特表２０１３−５３３６２８号公報 特開２０１１−０６０３９７号公報

三次元構造により半導体記憶装置の大容量化を図り、ビットコストを低減する技術では、シリコン基板に平行な方向にリードビット線が延伸され、また、前記リードビット線と同じ方向に第１の選択線（以下、Ｙ選択線とする）が延伸される。さらに、シリコン基板に平行な方向で、かつ、リードビット線に直交する方向に第２の選択線（Ｘ選択線とする）が延伸される。メモリの選択動作に用いられるＸ選択線およびＹ選択線はシリコン基板とコンタクトを介して接続される。リード速度とライト速度を高速にするためには、Ｙ選択線を高速に駆動する必要があり、そのため、Ｙ選択線と同一方向に延伸される下地配線の本数が多くなる。

このときに、２つの課題が生じる。一つは、上層のメモリアレイのＹ選択線とシリコン基板を接続するコンタクトが下層のメモリアレイのリードビット線の近傍を通過するため、そこにおいて電気的に短絡（ショート）する可能性がある課題である。
もう一つは、前記コンタクトが下地配線の近傍を通過するため、そこにおいて電気的に短絡（ショート）する可能性がある課題である。下地配線のＹ選択線と同一方向に延伸される下地配線の本数が多いため、下地配線を避けてコンタクト電極を通過させることは困難である。

上記目的を達成するために、本発明は特許請求の範囲に記載の構成を採用する。

本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、「半導体基板を備え、
前記半導体基板と平行な第１の方向に複数の第１記憶部からなる第２記憶部を備え、
第１の方向と直交し、かつ、半導体基板と平行な第２の方向に複数の前記第２記憶部からなる第３記憶部を備え、
半導体基板と直交する第３の方向に複数の前記第３記憶部からなる第４記憶部を備える半導体記憶装置において、
前記第２の方向のアドレスを選択する信号線と半導体基板を接続する複数のコンタクトを前記第１の方向に延伸されたビット線に干渉しない領域に配置すること」を特徴とする。

信頼性が高く、また、大容量かつ高速にリード、ライトできる低コストで製造可能な半導体記憶装置を実現することができる。

本発明の実施例１の半導体記憶装置のメモリアレイの一部の断面構成を示す例である。 本発明の実施例１の半導体記憶装置のメモリアレイの一部の断面構成を示す例である。 本発明の実施例１の半導体記憶装置のメモリアレイの一部の断面構成を示す例である。 本発明の実施例１の半導体記憶装置のメモリアレイの一部の平面構成を示す例である。 本発明の実施例１の半導体記憶装置のメモリアレイの一部の平面構成を示す例である。 本発明の実施例１の半導体記憶装置と比較されるメモリアレイの一部の断面構成を示す例である。 本発明の実施例１の半導体記憶装置と比較されるメモリアレイの一部の断面構成を示す例である。 本発明の実施例１の半導体記憶装置と比較されるメモリアレイの一部の断面構成を示す例である。 本発明の実施例１の半導体記憶装置と比較されるメモリアレイの一部の平面構成を示す例である。 本発明の実施例１の半導体記憶装置のメモリアレイの一部の回路構成を示す例である。 本発明の実施例１の半導体記憶装置のリードビット線セレクタの回路構成を示す例である。 本発明の実施例１の半導体記憶装置のグローバルリードビット線を含む回路構成を示す例である。 本発明の実施例１の半導体記憶装置のセンスアンプの回路構成を示す例である。 本発明の実施例１の半導体記憶装置のメモリアレイの一部の断面構成を示す例である。 本発明の実施例１の半導体記憶装置のメモリアレイの一部の平面構成を示す例である。 本発明の実施例２の半導体記憶装置のメモリアレイの一部の平面構成を示す例である。 本発明の実施例３の半導体記憶装置のメモリアレイの一部の平面構成を示す例である。 本発明の実施例４の半導体記憶装置のメモリアレイの一部の平面構成を示す例である。 本発明の実施例４の半導体記憶装置のメモリアレイの一部の平面構成を示す例である。 本発明の実施例５の半導体記憶装置のメモリアレイの一部の断面構成を示す例である。

以下、実施例を図面を用いて説明する。

本実施例では、メモリセルＣＥＬＬを有するメモリチェーンＭＣを有するメモリアレイＭＡを有する半導体記憶装置１２０１の例を説明する。

図１０は、本実施例の半導体記憶装置１２０１のメモリアレイＭＡの一部の回路構成の例である。メモリアレイＭＡは複数のメモリチェーンＭＣから構成される。メモリチェーンＭＣは複数のメモリセルＣＥＬＬを直列に接続することで構成される。メモリセルＣＥＬＬは１個の相変化素子ＰＣＭと１個のＺ選択素子ＺＭＯＳを並列に接続することで構成される。ここでは１個の相変化素子ＰＣＭと１個のＺ選択素子ＺＭＯＳが並列に接続されている例で説明するが、１個の相変化素子ＰＣＭと複数個のＺ選択素子ＺＭＯＳを並列に接続することや、複数個の相変化素子ＰＣＭと１個のＺ選択素子ＺＭＯＳを並列に接続することや、複数個の相変化素子ＰＣＭと複数個のＺ選択素子ＺＭＯＳを並列に接続することが可能であることは言うまでもない。

Ｚ方向はシリコン基板と直交する方向であり、Ｘ方向とＹ方向はＺ方向と直交し、かつ、互いに直交する方向が望ましい。このようにすることでＺ方向に複数個存在するメモリセルを１回の穴開け加工により、一括して形成することが可能になり、製造コストを低減することができる。リードビット線はＸ方向、もしくは、Ｙ方向に延伸されることが望ましい。本実施例ではリードビット線はＸ方向に延伸され、Ｙ選択線と平行であるとして、説明する。

メモリチェーンは４層積層されている場合を例にする。４層より多く積層したり、４層未満の積層数としたりすることが可能であるのは言うまでもない。積層数を多くすることでメモリ容量を大きくすることができるメリットがある。積層数を少なくことで製造が容易になるメリットがある。

メモリチェーン第２層の平面模式図を図４を用いて説明する。

第２層のメモリアレイ２の中に複数のメモリチェーンＭＣが存在する。第Ｈ層のＸアドレスＩ、ＹアドレスＪのメモリチェーンをＭＣ（Ｈ）−（Ｉ）−（Ｊ）と表記している。複数のリードビット線ＲＢＬがＸ方向に延伸されている。第Ａ層のＹアドレスＣのリードビット線がＲＢＬ（Ｈ）−（Ｊ）として示されている。リードビット線ＲＢＬは複数のメモリアレイＭＡで共有されている。共有することにより、リードビット線のコンタクト面積を低減することが可能であり、チップ面積を小さくして、低コストで製造できる。また、複数のＹ選択線ＹがＸ方向に延伸されている。

図４に示すＡ−Ａ’の断面模式図を図１に示す。Ｙ選択線ＹはサブコンタクトＳＣＯＮＴを経由して、Ｌ字配線Ｌに接続される。さらに、図２と図３に示すＢ−Ｂ’とＣ−Ｃ’の断面模式図に示すようにＬ字配線ＬはコンタクトＣＯＮＴを経由して、下地コンタクト配線２０１に接続される。さらに、図示されていない接続を通じて、下地ＭＯＳ１０２に接続される。Ｙ選択線と下地ＭＯＳの距離を短くすることにより、配線抵抗を低減し、高速なライト時の選択動作が可能になる。ライト時には例えば、２ｎｓ（ナノ秒）の間に、選択動作を行う必要がある。選択動作とは、例えば、メモリチェーンＭＣ−２−０−０が選択され、メモリチェーンＭＣ−２−０−１が選択されていない状態から、メモリチェーンＭＣ−２−０−０が選択されておらず、メモリチェーンＭＣ−２−０−１が選択されている状態に遷移させることであり、すなわち、メモリセルＣＥＬＬの選択状態を変化させることである。ここで、コンタクトの近傍、例えば２Ｆ（Ｆは最小加工寸法）以内の距離に第３層のリードビット線ＲＢＬ３、例えば、ＲＢＬ３−０やＲＢＬ３−１は存在しない。さらに、下地配線１０１はコンタクトの近傍に存在しない。リードビット線はメモリアレイＭＡで用いられる配線であり、Ｘ方向に延伸される。コンタクトＣＯＮＴがメモリアレイＭＡと異なるＹ座標にあるために、コンタクトＣＯＮＴとリードビット線ＲＢＬとの干渉を避けることが実現されている。さらに、下地配線１０１は後述するようにＸ方向に延伸される配線が多く、Ｙ方向に連続してコンタクトＣＯＮＴがあると、コンタクトＣＯＮＴの近傍に下地配線１０１が存在するレイアウトにせざるを得なくなるが、Ｘ方向に連続してコンタクトＣＯＮＴがある本実施例、例えば図４のＣＯＮＴ２−５５２からＸ方向に距離２Ｆの場所にＣＯＮＴ２−５５１がある場合はコンタクトＣＯＮＴの近傍に下地配線１０１を配線しないレイアウトが可能である。

ここで下地ＭＯＳ１０２とはシリコン基板１０３上に作製されたＭＯＳであり、下地配線１０１とは下地ＭＯＳ１０２を駆動する信号線や電源線などのための配線という意味である。下地ＭＯＳで駆動した信号はメモリアレイの選択動作などに使用される。例えば、Ｙ選択線Ｙの駆動に用いられる。Ｙ選択線に近い場所にある下地ＭＯＳ１０２でＹ選択線Ｙを駆動することによりＹ選択線の遷移速度を向上させ、Ｙアドレスに関する選択動作を高速に行うことができ、高速なライト動作を実現できる。
下地配線に関して、Ｘ方向に延伸される配線がＹ方向に延伸される配線よりも多くなる理由を説明する。１ページをライトするときの選択動作の回数は、下記の数式（数１）で表される。

(数１)

選択動作の回数＝ページサイズ／同時ライトビット数

相変化メモリはライト電流が例えば４０μＡと比較的大きいために、同時ライトビット数は例えば３２ｂｉｔと少なく、選択動作の回数が多くなる。例えばページサイズが８ＫＢ＋ｓｐａｒｅ領域６４０Ｂの８８３２Ｂの場合、選択動作の回数は２２０８回となる。

リードを高速に行うためには、リード時に同時にリードできるビット数を多くすることが望ましい。そのため、リードとライトの単位であるページの領域は、リードビット線と直交するＹ方向の長さがＸ方向の長さより、長いことが望ましい。以下、ページの領域がＸ方向に４メモリチェーンＭＣにまたがる場合を例に説明を行う。

１ページあたり２２０８回の選択動作はＹ選択線で行うことが望ましい。Ｙ選択線で行う場合、Ｙ選択線の選択動作の回数は２２０８回、Ｘ選択線の選択動作の回数は４回となる。一方、Ｘ選択線で行う場合、Ｙ選択線の選択動作の回数は５５２回、Ｘ選択線の選択動作の回数は２２０８回となり、Ｘ選択線とＹ選択線の合計選択動作の回数が増加する。

Ｙ選択線は選択回数が多いために、それを制御する信号線の数が多くなり信号線の幅が太くなる。そのため、下地配線に関して、Ｘ方向に延伸される配線がＹ方向に延伸される配線よりも多くなる。

Ｙ選択線はライト対象のアドレスを指定する役割と、ライトするかどうかを指定する役割をともに持つ。Ｘ選択線とＺ選択線はライト対象のアドレスを指定する役割を持つ。

Ｌ字配線Ｌを用いて引き出すため、Ｙ選択線の長さはＸ選択線の長さの約２倍が望ましい。Ｌ字配線Ｌの配線に関して、メモリアレイＭＡの左半分（Ｙアドレスの小さい側）はサブコンタクトＳＣＯＮＴから上方向（−Ｘ方向）に配線してから、左方向（−Ｙ方向）に折り曲げてメモリアレイＭＡの左にあるコンタクトＣＯＮＴに接続する。メモリアレイＭＡの右半分（Ｙアドレスの大きい側）はサブコンタクトＳＣＯＮＴから上方向（−Ｘ方向）に配線してから、右方向（Ｙ方向）に折り曲げてメモリアレイＭＡの右にあるコンタクトＣＯＮＴに接続する。メモリアレイＭＡのＸ方向の長さはＹ選択線の長さとほぼ同等であり、Ｙ方向の長さはＸ選択線の長さとほぼ同等である。メモリチェーンのＸ方向の数は２の倍数が望ましい。このようにすることで制御回路を単純にし、チップ面積を小さくして、製造コストを安くできる効果がある。なお、メモリチェーンＭＣのＸ方向の数に冗長分の行を追加できることは言うまでもない。この場合、製造不良による製品の損失率を低下できる効果がある。本実施例ではメモリチェーンのＸ方向の数は５１２個の場合を例に説明する。また、メモリチェーンのＹ方向の数は２の倍数をやや上回る程度が望ましい。このようにすることでページサイズを、２の倍数のビット数であるデータ本体と、データ本体のエラー訂正情報（ＥＣＣ）などの付加データとの合計データサイズにするときの制御回路を単純にし、チップ面積を小さくして、製造コストを安くできる効果がある。なお、メモリチェーンＭＣのＹ方向の数に冗長分の列をさらに追加できることは言うまでもない。この場合、製造不良による製品の損失率を低下できる効果がある。本実施例ではメモリチェーンのＹ方向の数は１１０４個の場合を例に説明する。付加データのサイズは本体データのサイズの８％程度が望ましい。２％〜３０％にすることが可能であることは言うまでもない。本実施例ではメモリアレイ１層分の１個に５５２ＫＢのデータが記録されている。Ｘアドレスは０〜５１１、Ｙアドレスは０〜１１０３、Ｚアドレスは０〜７である。このうち、本体データは５１２ＫＢであり、付加データは４０ＫＢである。なお、メモリアレイのデータサイズは、ページサイズや消去の単位であるブロックサイズ、不良管理の単位であるスーパーブロックサイズと異なるのは言うまでもない。

なお、層間絶縁膜は図示していない。

図３には４層分の８本のＺ選択線Ｚが示されている。Ｚ選択線Ｚを用いて、メモリチェーンＭＣ内のメモリセルＣＥＬＬ選択を行う。

コンタクトＣＯＮＴに関して、図４にはメモリアレイ２に関するコンタクトＣＯＮＴのみ図示した。同一層の隣接するメモリアレイのコンタクトＣＯＮＴは省略した。

本実施例の特徴を端的に述べると、Ｘ方向に延伸されたリードビット線に平行して、Ｙアドレスを指定するＹ選択線Ｙ及び下地コンタクト配線２０１、Ｌ字配線Ｌと接続されたコンタクトＣＯＮＴをＸ方向に並べるというものである。

図５に示すようにＬ字配線ＬはＬ字形が望ましい。この場合、標準的なプロセスルールでレイアウトが可能なため、開発期間を短縮できる効果がある。但し、必ずしもＬ字形である必要はないのは言うまでもない。例えば、円の１／４にあたる円弧を用いた配線が可能であることは言うまでもない。この場合、折り曲げ部が存在しないために、半導体記憶装置１２０１の信頼性が向上する効果がある。なお、円の１／４にあたる円弧は、円弧の弦長ｇが円弧の半径ｒに対して、下記の数式（数２）式を満たす。

もちろん、円弧は厳密に円の１／４である必要がないのは言うまでもない。円弧の弦長ｇが下記の数式（数３）式を満たす範囲であれば、追加で要求されるチップ面積は少なく、安価な半導体記憶装置１２０１を製造することができる。

また、Ｙ方向に対して斜め４５度の配線が可能であることは言うまでもない。この場合、Ｌ字配線Ｌの長さが短くなるために、高速なＹ選択線の駆動が可能であり、ライト動作速度が向上する効果がある。

Ｘ選択素子ＸＭＯＳとＹ選択素子ＹＭＯＳはダブルゲートのＮＭＯＳＦＥＴを用いることが望ましい。ダブルゲートのＭＯＳＦＥＴを用いることで、平面型のＭＯＳＦＥＴを用いる場合と比較して、ＭＯＳＦＥＴのゲート幅を広く取ることができるため、相変化素子ＰＣＭのライトに必要な電流を確保することが容易になる。そのため、半導体記憶装置１２０１の歩留まりを向上させることができる利点がある。また、ＭＯＳＦＥＴの駆動力が向上するため、メモリチェーンＭＣに含まれるメモリセルＣＥＬＬの数を増やすことができる。さらに、メモリチェーンＭＣのセル面積を４Ｆ２と、平面型ＭＯＳＦＥＴを用いるときの６〜８Ｆ２（Ｆ２乗）と比べて小さく出来るため、大容量の半導体記憶装置１２０１を実現できる。ダブルゲートＮＭＯＳＦＥＴは２個のゲート電極を持ち、両方のゲート電極にオン電圧が印加されるとＭＯＳはオン（低抵抗状態になる）する。片方のゲート電極のみにオン電圧が印加された場合、もしくはすべてのゲート電極にオフ電圧が印加された場合にはＭＯＳはオフ（高抵抗状態になる）する。

配線やコンタクトの材料としては、Ｔｉ、ＴｉＮ、Ｗ、Ａｌ、Ｃｕなどを用いることができる。必要に応じて、複数の材料を積層構造にすることは言うまでもない。

ライト時の電流はソース電極ＳＬからライト電極ＷＲに向けて流すことができる。消去時の電流はライト電極ＷＲからソース電極ＳＬに向けて流すことができる。メモリチェーン内のメモリセルのＺアドレスの選択には、Ｚ選択線Ｚを用いる。１つのメモリチェーンは８個のメモリセルを含む場合を例に説明する。

次に、本実施例と比較される方式による例を説明する。本実施例とは異なる方式に基づく半導体記憶装置である。

図９に比較方式の平面模式図を示す。Ｙ選択線と下地コンタクト配線２０１とを接続するコンタクトＣＯＮＴがＹ選択線Ｙと同一のＹアドレスに位置する。この場合、図６のＡ−Ａ’断面模式図に示すように、第２層のコンタクトＣＯＮＴが下層、この場合、第３層のリードビット線の近傍を通過するために、下層リードビット線との短絡危険部６０１で電気的に短絡（ショート）し、不良品となる可能性がある。さらに、コンタクトＣＯＮＴが下地配線１０１の近傍を通過するために、下層配線との短絡危険部６０２で短絡し、不良品となる可能性がある。

Ｂ−Ｂ’とＣ−Ｃ’の断面模式図を図７と図８に示す。比較方式は本実施例とは異なり、サブコンタクトＳＣＯＮＴとコンタクトＣＯＮＴを接続するＬ字配線Ｌと、Ｙ選択線ＹとＬ字配線Ｌを接続するサブコンタクトＳＣＯＮＴを有しない。コンタクトＣＯＮＴはＹ選択線Ｙと下地コンタクト配線２０１を接続する。

本実施例の説明に戻り、さらに詳細な説明を行う。

図１０にはメモリアレイの一部とＹ選択線駆動回路Ｌｏｃａｌ Ｙ ｄｒｉｖｅｒの回路模式図が示されている。

複数層のＹ選択層、例えば、第０層のＹ選択線Ｙ０−０と第１層のＹ選択線Ｙ１−０は接続されており、Ｌｏｃａｌ Ｙ ｄｒｉｖｅｒに接続されている。Ｌｏｃａｌ Ｙ ｄｒｉｖｅｒは中間Ｙ選択線信号Ｍｅｄｕｉｍ Ｙと図示されていない電源電圧線、ＧＮＤ線により駆動されている。ここで複数層のＹ選択線を同時に駆動することにより、Ｙ選択線駆動回路Ｌｏｃａｌ Ｙ ｄｒｉｖｅｒの回路面積を対応するＹ選択線が使用されているメモリアレイの回路面積以下に低減することが可能となっている。もし、同時に駆動しない場合、Ｙ選択線駆動回路Ｌｏｃａｌ Ｙ ｄｒｉｖｅｒの面積はメモリアレイより大きくなり、チップ面積に対しメモリアレイが占有する面積の比率が小さくなり、製造コストの高騰を招く。

図１１にリードビット線セレクタＲＢＬＳの回路模式図を示す。リードビット線セレクタＲＢＬＳを用いることでリードビット線と下地配線とを接続するリードビット線コンタクトの数を低減し、コンタクトによる配線自由度の低下を防ぎ、ライトデータ転送レートの高い半導体記憶装置１２０１を実現することができる。グローバルリードビット線にはリードビット線選択素子ＲＢＬＭＯＳを介して複数のリードビット線ＲＢＬが接続されている。ここでは層数が４層で各層から４本ずつ、合計１６本のリードビット線ＲＢＬが１本のグローバルリードビット線ＧＲＢＬに接続されている例を用いて説明する。

リードビット線選択線ＲＢＬＳＥＬはそれぞれ複数のリードビット線選択素子ＲＢＬＭＯＳに接続されている。図中ではリードビット線選択線ＲＢＬＳＥＬは１６本存在し、それぞれ２個のリードビット線選択素子ＲＢＬＭＯＳと接続されている。リードビット線選択素子ＲＢＬＭＯＳは３２個、図示されている。

リードビット線選択線ＲＢＬＳＥＬを１本選択することにより、１６本のリードビット線ＲＢＬの中から１本のリードビット線ＲＢＬをグローバルリードビット線ＧＲＢＬに接続することができる。リードビット線選択線ＲＢＬＳＥＬは例えば、Ｙ選択素子ＹＭＯＳと同時に形成することが可能である。同時に形成することで製造コストを低減することが可能になり、低コストの半導体記憶装置１２０１を実現することができる。

図１２にリードビット線セレクタＲＢＬＳとセンスアンプＳＡの関係を示す回路模式図を示す。１本のグローバルリードビット線ＧＲＢＬに複数のリードビット線セレクタＲＢＬＳが接続されている。

リードビット線選択線ＲＢＬＳＥＬにリードビット線ＲＢＬの信号を増幅するプリアンプいれることが可能である。このようにするとセンス速度が高速になり、リードデータ転送速度が向上する効果があるが、回路面積が大きくなり、製造コストが高くなるデメリットが存在する。増幅回路としてはダミービット線との差動信号をカレントミラー型回路で増幅する方式を用いることができる。

センスアンプの回路模式図を図１３に示す。

リード方法を述べる。まずプリチャージ信号ＰＲＥを入力することで，ビット線にプリチャージ電圧ＶＰＲＥを印加する。例えば、０．５Ｖの電圧を印加する。その後、読み出したいメモリセルＣＥＬＬを選択する。もし、メモリセルＣＥＬＬの値が’１’であれば、メモリセルＣＥＬＬに含まれる相変化素子ＰＣＭの抵抗が低く、相変化素子ＰＣＭを経由して電荷が移動し、ビット線の電圧は例えば、０．１Ｖに低下する。一方、メモリセルＣＥＬＬの値が’０’であれば、メモリセルＣＥＬＬに含まれる相変化素子ＰＣＭの抵抗は高く、相変化素子ＰＣＭを経由して移動する電荷は少なく、ビット線の電圧はほぼ０．５Ｖに保たれる。ビット線の電圧と参照電圧ＶＲＥＦの電圧の高低差を差動増幅回路を用いて増幅し、結果をセンスアンプ出力ＳＡＯに出力する。図示されていない制御回路を用いて、センスアンプ出力ＳＡＯの結果を図示されていないデータ入出力パッドを経由して、半導体記憶装置１２０１の外部に出力する。

ディスチャージ回路はディスチャージ信号ＤＩＳを入力することで作動し、リードビット線ＲＢＬを０Ｖにすることができる。リード終了後に０Ｖにすることで、リードビット線起因のノイズ発生を低減することができ、信頼性の高い半導体記憶装置１２０１を実現できる。ＳＡＮとＳＡＰはセンスアンプ動作信号である。センスアンプにそれぞれ電源電圧ＶＤＤとグランド電圧ＧＮＤを供給する。差動増幅回路イネーブラＴＧは差動増幅回路の入力を有効にする信号線である。

メモリアレイＭＡの一部を図１５に示す。

メモリチェーンＭＣは２Ｆ間隔で配置されている。Ｘ選択先はＹ方向に延伸されている。

図１５の断面Ｄ−Ｄ’の断面模式図を図１４に示す。メモリチェーンＭＣの一部が示されている。

複数のＺ選択素子ＺＭＯＳと相変化素子ＰＣＭが示されている。Ｚ選択素子ＺＭＯＳと相変化素子ＰＣＭは、シリコン酸化膜１４０６、ゲート酸化膜１４０３、シリコンチャネル１４０４、相変化材料１４０５、Ｚ選択トランジスタゲート電極１４０１、層間絶縁膜１４０２により構成されている。

Ｚ選択素子ＺＭＯＳは縦型ＧＡＡ−ＮＭＯＳＦＥＴ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ ｎ−ｃｈａｎｎｅｌ ＭＯＳＦＥＴ）を用いることが望ましい。ＰＭＯＳＦＥＴに比べて電流駆動力の高いＮＭＯＳＦＥＴを用いることでメモリチェーンＭＣに含まれる相変化素子ＰＣＭの数を増加させ、大容量の半導体記憶装置１２０１を実現することができる。もちろん、ＰＭＯＳを用いることが可能であることは言うまでもない。縦型ＭＯＳＦＥＴを用いることでトランジスタの大きさを４Ｆ２と平面ＭＯＳを用いる場合に比べて小さくすることができるため、大容量化することができる。ＧＡＡ構造にすることで、平面ＭＯＳを用いた場合に比べて、ゲート幅を広くすることが可能になり、ＭＯＳの駆動力を向上させ、相変化チェーンＭＣに含まれるメモリセルＣＥＬＬの数を増やし、大容量化することができる。ＰＭＯＳを用いた場合、非選択のＺ選択トランジスタのゲート電極に印加する電圧がＮＭＯＳを用いた場合に比べて低くできるため、Ｚ選択ＭＯＳのゲート耐圧が少なくて済み、半導体記憶装置１２０１の信頼性が向上する効果がある。

相変化素子ＰＣＭの材料の一部として、カルコゲナイド材料、特にＧｅＳｂＴｅ合金（ゲルマニウム−アンチモン−テルル合金）を用いることができる。カルコゲナイド材料はアモルファス（非晶質状態）と結晶状態の２つの準安定な状態を取ることが可能であり、それぞれの状態の電気抵抗の値が異なる。すなわち、アモルファスの場合は高抵抗であり、結晶状態の場合は低抵抗となる。その電気抵抗の違いを利用して‘０’と‘１’の値を記憶することができる。アモルファスの場合を‘０’、結晶状態の場合を‘１’とする。‘０’から‘１’に書き換えることを消去、‘１’から‘０’に書き換えることをライトとする。相変化素子ＰＣＭに電流を流し、ジュール熱を発生させることで書き換えを行う。消去するためには、結晶化温度以上で一定時間保持することで、相変化素子を結晶化させる。ライトするためには、融点以上に加熱し、急冷することでアモルファス化（ガラス化）させる。相変化素子ＰＣＭが３値以上の値を取ることも可能であることは言うまでもない。

記憶素子としてすでに製品に適用されている相変化素子を用いることで開発期間を短縮することが可能であり、短期間で半導体記憶装置１２０１を出荷できる効果がある。なお、本実施例では相変化素子として結晶−アモルファスの相変化を行うものを例にして説明するが、結晶Ａ−結晶Ｂの相変化を行うものを用いることができるのはいうまでもない。ここで、結晶Ａと結晶Ｂは異なる結晶構造を持つ結晶である。なお、本実施例では記憶素子として相変化素子を用いた場合を例にして説明するが、記憶素子としてＲｅＲＡＭやＳＴＴ−ＭＲＡＭ（スピン注入型ＭＲＡＭ）、電荷蓄積型メモリ、例えば、フローティングゲート型メモリ、チャージトラップ型メモリを用いることが可能であることは言うまでもない。書き換え電流の少ないＲｅＲＡＭを用いることで１個のメモリチェーンＭＵに含まれる記憶素子の数を増やすことが可能になり、大容量の半導体記憶装置１２０１を実現できる効果がある。また、書き換え速度の速いＳＴＴ−ＭＲＡＭを用いることでライトデータレートの大きな半導体記憶装置１２０１を実現できる効果がある。さらに、ライト電流の少ない電荷蓄積型のメモリを用いることで消費電力の少ない半導体記憶装置１２０１を実現できる効果がある。本実施例では、記憶素子として相変化素子を用いた場合について説明している。

ライトと消去は相変化素子ＰＣＭにライト電流を流すことでジュール熱を発生させることで行う。ライト電流は例えば４０μＡであり、消去電流は例えば２０ｕＡである。なお、ライトもしくは消去について、隣接するＺ選択ＭＯＳに電流を流すことでジュール熱を発生させることで行うことも論理的には可能である。

ライト時には選択されたメモリチェーンＭＣにライト電流、例えば４０μＡが流れる。一方，非選択のメモリチェーンＭＣには電流がほぼ流れない。

消去時にはバンドル消去を行うことが望ましい。バンドル消去とは、複数のメモリチェーンＭＣについて、メモリチェーンＭＣに含まれる全ビットを同時に消去し、電流を主にＺ選択ＭＯＳに流すことである。メモリチェーンの一部だけを消去しようとすると、消去領域に隣接するメモリセルを誤って消去してしまうことが生じやすいためである。さらに、複数のメモリチェーンを一括して消去すると、１本のメモリチェーンからの発熱を用いて、隣接するメモリチェーンを加熱、もしくは、熱逃げを軽減することが可能になり、消去に要する電気エネルギーを削減し、高速に消去が可能な半導体記憶装置１２０１を実現できる。なお、熱逃げを軽減できる理由は、あるメモリチェーンに隣接したメモリチェーンが加熱されることでメモリチェーン間の温度差が少なくなり、熱流束密度と温度差が比例するというフーリエの法則から、メモリチェーン間の熱流束が低減するためである。さらに、電流を主にＺ選択素子ＺＭＯＳに流すことで、相変化素子が抵抗が高く、相変化素子自体を発熱させるために高い電圧が必要な場合でも、Ｚ選択素子ＺＭＯＳを発熱させることで、消去に要する電圧を低下させ、さらに安定した消去時の熱発生量を実現することができる。

相変化素子ＰＣＭを選択するためには、同じメモリセルＣＥＬＬのＺ選択素子ＺＭＯＳをオフにすることで、Ｚ選択素子ではなく相変化素子に電流を流す。

本実施例では、製造コストの安価な半導体記憶装置の例を図１６を用いて説明する。

図１６は、実施例２における半導体記憶装置１２０１を示す構成図の例である。

既に説明した図１〜５に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。

本実施例はリードビット線ＲＢＬの長さがＹ選択線Ｙの長さとほぼ同等、もしくは短いことを特徴とする。具体的にはＹ選択線Ｙの長さをＬＹ、リードビット線ＲＢＬの長さをＬＲＢＬとしたときに下記の数式（数４）式が成立する。

(数４)
ＬＲＢＬ ＜ １．５×ＬＹ

メモリアレイのＸ方向の長さはＲＢＬの長さより短く、Ｙ選択線Ｙの長さより短い。そのため、ＲＢＬの長さが０．７５×ＬＹよりも短い場合には、ＲＢＬが短くなるため、メモリアレイも短くなり、メモリアレイがチップ全体に占める割合が低下し、メモリ容量が低下する課題が生じる。

図１１に示すグローバルリードビット線が下地配線の層で形成されているとして説明する。

リードビット線コンタクトＲＢＬＣＯＮＴを通じて、リードビット線ＲＢＬが下地配線に接続されている。なお、実施の形態１と同様にＹ選択線と同時に形成したリードビット線セレクタＲＢＬＳを経由して下地配線に接続することが可能であることは言うまでもない。この場合、リードビット線コンタクトはリードビット線ＲＢＬとリードビット線選択素子ＲＢＬＳＥＬを接続する。リードビット線選択素子ＲＢＬＳＥＬは図１１に示すリードビット線セレクタコンタクトＲＢＬＳＣＯＮＴを経由して、下地配線層で形成されたグローバルリードビット線ＧＲＢＬに接続される。

本実施例ではＬ字配線層ＬとサブコンタクトＳＣＯＮＴは不要である。そのため、これらを形成するプロセスコストが不要であり、安価に半導体記憶装置１２０１を製造できる効果がある。一方、リードビット線コンタクトＲＢＬＣＯＮＴや場合によってはリードビット線セレクタＲＢＬＳのチップ内の個数が増加するため、半導体記憶装置１２０１の容量が低下する課題がある。低画素のトイカメラの記憶装置や安価であることを特徴とするネット接続専用パソコンであるネットブックなど、安価で低容量の半導体記憶装置１２０１が要求される用途に使用することが望ましい。

本実施例では、信頼性の高く、歩留まりの高い半導体記憶装置の例を図１７を用いて説明する。

図１７は、実施例３における半導体記憶装置１２０１の一部を示す回路模式図の例である。

既に説明した図１に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。

本実施例はコンタクトが一直線に並んでおらず、凹凸状に配置されていることを特徴とする。

図１７に示すように、コンタクトＣＯＮＴは１つおきにＹアドレスがややずれて配置されている。ずれ量が２Ｆの場合について、図示している。例えば、ＣＯＮＴ２−５５２とＣＯＮＴ２−５５０はＹ座標が同一であるが、ＣＯＮＴ２−５５１はＹ座標がＣＯＮＴ２−５５２のＹ座標と比べて、−２Ｆオフセットされている。このようにすることでコンタクト同士がショートすることを避けることが可能であり、半導体記憶装置１２０１を使用中に故障することが少なくなり、信頼性の高い半導体記憶装置１２０１を実現することができる。また、製造不良によりコンタクトがショートする確率が低下するため、歩留まりの高い半導体記憶装置１２０１を実現することができる。

なお、図１７に示すようにサブコンタクトＳＣＯＮＴに関しても同様の凹凸配置を用いることができる。

サブコンタクトＳＣＯＮＴのみ凹凸配置にすることや、コンタクトＣＯＮＴのみ凹凸配置にすること、さらに、サブコンタクトＳＣＯＮＴとコンタクトＣＯＮＴをともに凹凸配置にすることが可能であることは言うまでもない。

但し、本実施例を用いると、コンタクトに要するチップ面積が増加するため、製造コストが高くなる課題がある。

コンタクトのずれ量（オフセット量）ＯＦは２Ｆが現在の製造技術から考えると適切だが、下記の数式（数５）式の範囲を用いることができる。

（数５）
０．５Ｆ ≦ ＯＦ ≦ ５Ｆ

コンタクトＣＯＮＴを図１７に正方形で示したが、実際には円形に近い形状であり、ずれ量が１Ｆであっても、信頼性向上の効果は得られる。例えば、コンタクト形状が真円であると仮定した場合、Ｘ方向に２Ｆ間隔で直径１Ｆのコンタクトを配置すると、ずれ量ＯＦが０Ｆの場合、コンタクト間の距離は１Ｆになるが、ずれ量ＯＦが例えば，０．５Ｆの場合、コンタクト間の距離ｄは三平方の定理から下記の数式（数６）式に示される通り、ｄ＞１Ｆとなる。すなわち、コントタクト間の距離dをＦよりも大きくすることができる。

一方、ずれ量ＯＦを５Ｆよりも大きくすると、コンタクト面積の増大がチップ面積の増加に与える影響が大きくなり、チップ製造コストが上昇する。

本実施例では、ライトデータ転送速度のさらに高速な半導体記憶装置の例を図１８を用いて説明する。

本実施例はコンタクト形成領域ＣＯＮＴＡＲＥＡがメモリアレイの上半分と同じＸ座標であるものと、メモリアレイの下半分と同じＸ座標であるものがともに存在することを特徴とする。例えば、コンタクト形成領域ＣＯＮＴＡＲＥＡ２−０−０とコンタクト形成領域ＣＯＮＴＡＲＥＡ２−０−２はメモリアレイＭＡの上半分と同じＸ座標に形成されており、コンタクト形成領域ＣＯＮＴＡＲＥＡ２−０−１はコンタクト形成領域ＣＯＮＴＡＲＥＡ２−０−０と異なるＸ座標に形成され、メモリアレイＭＡの下半分と同じＸ座標に形成されている。すなわち、コンタクト形成領域ＣＯＮＴＡＲＥＡが千鳥配置されている。

このようにすることで、図１９に示すようにＹ方向信号配線可能領域１９０１のＸ方向の幅を広くすることが可能となる。すなわち、Ｙ方向に延伸される信号線の本数を多くし、幅を太くできるため、ライトデータ転送速度を実施例１に比べてさらに高速にすることができる。一方、チップ面積に対するメモリアレイの面積の割合が低下するため、半導体１２０１の容量は低下する課題がある。容量に対する要求より、速度に対する要求が強い分野、例えば、バッテリーバックアップＤＲＡＭが使用されているようなＳＳＤのキャッシュメモリに用いる半導体記憶装置１２０１に適用することが望ましい。

なお、コンタクトＣＯＮＴの座標が実施例１に対して変更されることに伴い、Ｌ字配線Ｌの配線形状も変化する。さらに、Ｌ字配線Ｌの配線形状は、メモリアレイに応じて、異なる形状となる。例えば、メモリアレイＭＡ２−０−１のＬ字配線の形状とメモリアレイＭＡ−２−０−２の形状は異なる。望ましくはメモリアレイ一つおきに同じ形状にＬ字配線をすることが望ましい。図１８の例ではメモリアレイＭＡ２−０−１のＬ字配線の形状とメモリアレイＭＡ−２−０−３の形状は同じである。Ｌ字配線の形状の種類を２種類と少なくすることで製造プロセスの検証作業時間を短縮することができ、製品出荷時期を前倒しできる効果がある。

なお、説明のためにメモリアレイＭＡに対応するサブコンタクトＳＣＯＮＴの数は８個で図示した。実際にはサブコンタクトＳＣＯＮＴやコンタクトＣＯＮＴの数は８個より多いことは言うまでもない。

本実施例では、さらに大容量の半導体記憶装置の例を図２０を用いて説明する。

本実施例は複数層のＹ選択線Ｙが電気的に接続されており、メモリチェーン第０層と第１層を接続するコンタクトＣＯＮＴとメモリチェーン第１層と第２層を接続するコンタクトＣＯＮＴは同じＸ座標であることを特徴とする。

このようにすることで、コンタクトＣＯＮＴの消費する面積を低減し、半導体記憶装置１２０１の製造コストを低減することが可能となる。

ライト時と消去時の層の選択はライト電極ＷＲを用いて行う。リード時の層の選択はリードビット線ＲＢＬを用いて行う。

さらに、メモリチェーン第０層と第１層を接続するコンタクトＣＯＮＴとメモリチェーン第１層と第２層を接続するコンタクトＣＯＮＴは同じＹ座標にすることができる。このようにすることで、コンタクトＣＯＮＴの消費する面積をさらに低減することができる。但し、コンタクトが重なる場所のＺ方向の凹凸が大きくなり、製造工程のリソグラフィ（露光工程）が難しくなる課題がある。

望ましくは、Ｙ選択線ＹはＬ字配線ＬとコンタクトＣＯＮＴを経由して接続して行うのがよい。このようにすることで、実施例１で述べたようにリードビット線ＲＢＬとコンタクトＣＯＮＴの干渉による短絡を低減することが可能になる。

さらに、層ごとにコンタクトＣＯＮＴを形成するのではなく、３層分のＬ字配線Ｌを形成した後に、４層一括してコンタクトＣＯＮＴを形成した後に、第０層のＬ字配線Ｌを形成することができる。この場合、製造コストを低減できる効果がある。但し、製造プロセスの難易度が上昇する課題がある。

また、Ｌ字配線Ｌをストッパにして、４層分接続するための穴開け加工を１回のドライエッチングで行うことができる。これは、Ｌ字配線のＸ座標を同一にし、Ｙ座標を例えば、１Ｆずつずらし、上位層のＬ字配線Ｌから下位層のＬ字配線Ｌがわずかに例えば、１Ｆ２（Ｆ２乗）だけはみ出すようにＬ字配線を形成する。その後、４層それぞれＬの一部が露出するようにドライエッチングを行う。このようにすることで１回の穴開け加工とコンタクト形成工程で４層すべてのＬ字配線Ｌを下地コンタクト配線２０１と接続することができる。

１０１…下地配線、１０２…下地ＭＯＳ、１０３…シリコン基板、２０１…下地コンタクト配線、６０１…下層リードビット線との短絡危険部、６０２…下層配線との短絡危険部、１４０１…Ｚ選択トランジスタゲート電極、１４０２…層間絶縁膜、１４０３…ゲート酸化膜、１４０４…シリコンチャネル、１４０５…相変化材料、１４０６…シリコン酸化膜、１９０１…Ｙ方向信号配線可能領域、ＣＥＬＬ…メモリセル、ＣＯＮＴＡＲＥＡ…コンタクト形成領域、ＤＩＳ…ディスチャージ信号、Ｆ…最小加工寸法、ＧＮＤ…グランド電圧、ＧＲＢＬ…グローバルリードビット線、Ｌ…Ｌ字配線、Ｌｏｃａｌ Ｙ ｄｒｉｖｅｒ…Ｙ選択線駆動回路、ＭＡ…メモリアレイ、ＭＣ…メモリチェーン、Ｍｅｄｕｉｍ Ｙ…中間Ｙ選択線信号、ＰＣＭ…相変化素子、ＰＲＥ…プリチャージ信号、ＲＢＬ…リードビット線、ＲＢＬＳ…リードビット線セレクタ、ＲＢＬＳＥＬ…リードビット線選択信号、ＳＡＮ，ＳＡＰ…センスアンプイネーブラ、ＳＡＯ…センスアンプ出力、ＳＣＯＮＴ…サブコンタクト、ＳＬ…ソース電極、ＴＧ…差動増幅回路イネーブラ、ＶＤＤ…電源電圧、ＶＰＲＥ…プリチャージ電圧、ＶＲＥＦ…参照電圧、ＷＲ…ライト電極、Ｘ…Ｘ選択線、ＸＭＯＳ…Ｘ選択素子、Ｙ…Ｙ選択線、ＹＭＯＳ…Ｙ選択素子、Ｚ…Ｚ選択線、ＺＭＯＳ…Ｚ選択素子。

Claims (15)

1. 半導体基板と、
   第１記憶部と、
   前記半導体基板と平行な第１の方向に形成された複数の前記第１記憶部からなる第２記憶部と、
   前記第１の方向と直交し、かつ、前記半導体基板と平行な第２の方向に形成された複数の前記第２記憶部からなる第３記憶部と、
   前記半導体基板と直交する第３の方向に複数の前記第３記憶部からなる第４記憶部とを備え、
   前記第２の方向のアドレスを選択する信号線と前記半導体基板を接続する複数のコンタクトを前記第１の方向に延伸されたビット線に干渉しない領域に配置することを特徴とする半導体記憶装置。
2. 前記ビット線に干渉しない方向が前記第１の方向であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ビット線がリードビット線であることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第１記憶部が相変化メモリであることを特徴とする請求項１に記載の半導体記憶装置。
5. 前記コンタクトと前記第２の方向のアドレスを選択する信号線が配線により接続されていることを特徴とする請求項１に記載の半導体記憶装置。
6. 前記配線が角度９０度の折り返しを行うことを特徴とする請求項５に記載の半導体記憶装置。
7. 前記配線がＬ字型であることを特徴とする請求項５に記載の半導体記憶装置。
8. 前記配線が円弧であり、前記円弧の弦長ｇが前記円弧の半径ｒに対し下記の数式（数３）を満たすことを特徴とする請求項５に記載の半導体記憶装置。
   
   

   
9. 前記配線が前記第１の方向と４５度の角をなし、半導体基板と平行であることを特徴とする請求項５に記載の半導体記憶装置。
10. 前記複数のビット線の１つをセンスアンプに接続する選択回路を特徴とする請求項１に記載の半導体記憶装置。
11. 半導体基板と、
    第１記憶部と、
    前記半導体基板と平行な第１の方向に形成された複数の前記第１記憶部からなる第２記憶部と、
    前記第１の方向と直交し、かつ、前記半導体基板と平行な第２の方向に形成された複数の前記第２記憶部からなる第３記憶部と、
    前記半導体基板と直交する第３の方向に形成された複数の前記第３記憶部からなる第４記憶部とを備え、
    前記第２の方向のアドレスを選択する信号線を前記第３の方向の複数の記憶部を制御するアレイ回路で共有し同時に駆動することを特徴とする半導体記憶装置。
12. 前記第３の方向のアドレスの選択をライトプレート電極で行うことを特徴とする請求項１１に記載の半導体記憶装置。
13. 前記第２の方向のアドレスを選択する信号線と半導体基板を接続する複数のコンタクトを備え、
    前記第１の方向と前記第２の方向に関して同一の座標に複数のコンタクトが配線を介して積層されていることを特徴とする請求項１１に記載の半導体記憶装置。
14. 半導体基板と、
    第１記憶部と、
    前記半導体基板と平行な第１の方向に形成された複数の前記第１記憶部からなる第２記憶部と、
    第１の方向と直交し、かつ、前記半導体基板と平行な第２の方向に形成された複数の前記第２記憶部からなる第３記憶部と、
    前記半導体基板と直交する第３の方向に形成された複数の前記第３記憶部からなる第４記憶部とを備え、
    前記第２の方向のアドレスを選択する信号線と前記半導体基板を接続する複数のコンタクトが列を形成し、
    前記列が一直線に並んでおらず、ずれＯＦが形成されており、前記ずれＯＦの量が０．５Ｆ≦ＯＦ≦５Ｆ（ここで、Ｆは最小加工寸法である。）であることを特徴とする半導体記憶装置。
15. 半導体基板と、
    第１記憶部と、
    前記半導体基板と平行な第１の方向に形成された複数の前記第１記憶部からなる第２記憶部と、
    第１の方向と直交し、かつ、前記半導体基板と平行な第２の方向に形成された複数の前記第２記憶部からなる第３記憶部と、
    半導体基板と直交する第３の方向に形成された複数の前記第３記憶部からなる第４記憶部とを備え、
    前記第２の方向のアドレスを選択する信号線と前記半導体基板を接続する複数のコンタクトが密集したコンタクト形成領域を備え、
    前記コンタクト形成領域が第２の方向に対して、千鳥状に配置されていることを特徴とする半導体記憶装置。

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