TWI708411B - 可變電阻式記憶體 - Google Patents

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紀舜 林
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Abstract

目的為提供不降低可靠度而面積效率佳的可變電阻式記憶體。解決手段為本發明的可變電阻式記憶體包括：陣列區域，以行列狀配置有複數個記憶胞，上述記憶胞包括可變電阻元件與連接上述可變電阻元件的存取用的電晶體；複數個字元線WL1、WL2、…、WLn，在陣列區域的行方向延伸且連接行方向的記憶胞；區域位元線BL1，在陣列區域的列方向延伸；複數個區域源極線SL1、SL2、…、WLq，在陣列區域的列方向延伸，連接列方向的記憶胞的局部電極；以及共享位元線SBL，連接局部位元線BL1且在陣列區域的行方向延伸，連接列方向的記憶胞的另外的局部電極。

Description

可變電阻式記憶體
本發明是關於使用可變電阻元件的可變電阻式隨機存取記憶體，特別是關於記憶體陣列的結構。
作為取代快閃記憶體的非揮發性記憶體，使用可變電阻元件的可變電阻式記憶體正受到矚目。已知，可變電阻式記憶體是對可變電阻元件施加脈衝電壓而使可變電阻元件可逆性且非揮發性地成為高電阻狀態或低電阻狀態來記憶資訊的記憶體。可變電阻式記憶體具有以下優點：由於可以以低電壓覆寫資料(以微量電流)，其消耗電力小；加上由於是一個電晶體搭配一個電阻器構成的較為單純的結構，單位面積小至6F2(F為線路的直徑，數十奈米程度)，而可以高密度化；還有，讀取時間為10奈秒左右，其高速相當於DRAM(動態隨機存取記憶體)(專利文獻1、2)。
在可變電阻式記憶體中，存在單極性形態與雙極性形態。在單極性形態中，在設定時與重設時對可變電阻元件施加的寫入電壓的極性相同，以改變寫入電壓的大小來進行設定或重設。在單極性形態中，由於可以使記憶體陣列成為非對稱結構，故容易製 造。另一方面，在雙極性形態中，在設定時與重設時，將對可變電阻元件施加的寫入電壓的極性反轉。也就是，對可變電阻元件從二個方向施加寫入電壓，故電路的對稱性成為必要，因此記憶體陣列的製造變得比單極性繁雜。
第1(A)圖是一電路圖，顯示非專利文獻1揭露的雙極性形態的可變電阻式記憶體的記憶體陣列的構成。在記憶體陣列10中，將複數個記憶胞形成為二維陣列狀，在同圖例示三行三列的一部分的記憶胞。一個記憶胞MC由一個可變電阻元件以及與此可變電阻元件串聯的一個存取用的電晶體構成，即所謂1T×1R的構成。多個存取用的電晶體的閘極分別連接於字元線WL(n-1)、WL(n)或WL(n+1)，汲極區連接於可變電阻元件的局部的電極，源極區連接於源極線SL(n-1)、SL(n)或SL(n+1)。可變電阻元件的另外的電極連接於位元線BL(n-1)、BL(n)或BL(n+1)。
可變電阻元件由例如氧化鉿(HfOx)等的過渡金屬的薄膜氧化物構成，根據寫入脈衝電壓的極性及大小而被設定或重設。記憶胞可以以位元單位來作隨機存取。例如，在存取記憶胞MC時，藉由行解碼器20來選擇字元線WL(n)，使記憶胞MC的存取用電晶體開啟，藉由列解碼器30來選擇位元線BL(n)、源極線SL(n)。在寫入動作的情況中，根據設定或重設的寫入電壓施加於選擇位元線BL(n)及選擇源極線SL(n)；在讀取動作的情況中，根據可變電阻元件的設定或重設的電壓或電流出現在選擇位元線BL(n)及選擇源極線SL(n)，藉由檢測電路將其檢測出。
另外，將氧化鉿(HfOx)等的金屬氧化物的薄膜用於可變電阻元件的材料的情況中，必須將金屬氧化物成形(forming)而作為起始設定。通常，成形會藉由對薄膜施加比寫入可變電阻元件時還大了某種程度的電壓Vf而使可變電阻元件成為接近例如低電阻狀態。這樣的成形，通常在可變電阻式記憶體出貨之前進行。
在第1(B)圖顯示成形時的偏壓的一例。施加源極線SL的電壓VSL為GND、施加選擇位元線BL的電壓VBL為正的成形電壓；關於字元線WL的電壓VG，則施加將存取用電晶體開啟所需要的正的電壓。藉此，對於可變電阻元件，電流從位元線BL流向源極線SL，將可變電阻元件設定為低電阻狀態。又，為了使可變電阻元件重設，使源極線SL的電壓VSL為正的電壓、位元線BL的電壓VBL為GND、字元線WL的電壓VG為正，電流從源極線SL流向位元線BL，將可變電阻元件重設為高電阻狀態。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2012-64286號公報
[專利文獻2]日本特開2008-41704號公報
[非專利文獻1]“Evolution of conductive filament and its impact on reliability issues in oxide-electrolyte based resistive random access memory” Hangbing Lv et.al., Scientific Reports 5, Article number:7764 (2015)
雙極性形態的可變電阻式記憶體，需要在位元線與源極線之間施加雙向的寫入電壓並藉此注入胞電流。使寫入所有的記憶胞的寫入電壓均一，在獲得可靠度高的記憶體上非常重要。因此，在雙極性形態中，對於位元線以一對一的關係設置與這個位元線在相同方向延伸的專用的源極線，而具有成為可以置換位元線與源極線這樣的對稱性。
然而，這樣的記憶體陣列結構由於針對例如各位元線配置專用的源極線，在形成高集積度的記憶體的情況而在縮小記憶體陣列的行方向的寬度時，源極線可能會成為阻礙。另外，在同方向以相同的金屬層並列形成位元線與源極線時，伴隨著微細化而使位元線/源極線的線寬變小，會變得難以謀求源極線的低電阻化。源極線的電阻是為了具有可靠度的寫入動作的重要的因子，也就是電流在寫入動作時在源極線流動，一旦源極線的電阻變大，其電壓降亦變大而變得無法忽視。在獲得高可靠度方面，對於記憶體陣列的各可變電阻元件，以施加固定的讀取電壓/寫入電壓為佳，但是一旦源極線造成的電壓降變大，對各可變電阻元件施加的電壓的變異程度就變大。因此，以形成具有足夠的線寬的源極線為佳，但是一旦如此，則記憶體陣列的面積增加(即使以源極線替換位元線亦同)。
本發明的目的為提供不降低可靠度而面積效率佳的可變電阻式隨機存取記憶體。
本發明之可變電阻式記憶體，為藉由可逆性且非揮發性的可變電阻元件來記憶資料的可變電阻式記憶體，包括：陣列區域，以行列狀配置有複數個記憶胞，上述記憶胞包括上述可變電阻元件與連接於上述可變電阻元件的存取用的電晶體；複數個字元線，在上述陣列區域的行方向延伸且連接於行方向的記憶胞；至少一個位元線，在上述陣列區域的列方向延伸；複數個源極線，在上述陣列區域的列方向延伸，連接於列方向的記憶胞的局部的電極；以及共享位元線(shared bit line)，連接於上述至少一個位元線且在上述陣列區域的行方向延伸，連接於行方向的記憶胞的另外的局部的電極。
本發明之可變電阻式記憶體，為藉由可逆性且非揮發性的可變電阻元件來記憶資料的可變電阻式記憶體，包括：陣列區域，以行列狀配置有複數個記憶胞，上述記憶胞包括上述可變電阻元件與連接於這個可變電阻元件的存取用的電晶體；複數個字元線，在上述陣列區域的行方向延伸且連接於行方向的記憶胞；複數個位元線，在上述陣列區域的列方向延伸，連接於列方向的記憶胞的局部的電極；至少一個源極線，在上述陣列區域的列方向延伸；以及共享源極線(shared source line)，連接於上述至少一個源極 線且在上述陣列區域的行方向延伸，連接於行方向的記憶胞的另外的局部的電極。
根據本發明，由於使陣列區域由共享位元線或共享源極線構成，減少在陣列區域上在列方向延伸的位元線或源極線的個數，而可以縮小陣列區域的面積的同時，可以加寬位元線或源極線的線寬。藉此，可以謀求位元線或源極線的低電阻化，可以保持施加於陣列區域上的記憶胞的電壓的均一化，可以進行可靠度高的讀取、寫入等。
10:記憶體陣列
20:行解碼器
30:列解碼器
100:可變電阻式記憶體
110:記憶體陣列
110-1、110-2、...、110-k、...、110-m:子陣列
120:行解碼器及驅動電路(X-DEC)
130:列解碼器及驅動電路(Y-DEC)
140:列選擇電路(YMUX)
150:控制電路
160:感測放大器
170:寫入驅動器暨讀取偏壓電路
200:矽基板
210:溝槽隔離
220、222、224、230、232、234:擴散區域
BL、BL1、BL2、...、BLp:(區域)位元線
BL(n-1)、BL(n)、BL(n+1):位元線
C1、C2、V1、V2:通孔接觸
DI、DO:內部資料匯流排
CT1、CT2、CT3、CT4:中繼接觸
G1、G2、...、Gp:族群
GBL:全域位元線
GSL:全域源極線
MC_A、MC_B:記憶胞
M1、M2、M3:金屬層
SBL、SBL1~SBL6、SBL1A~SBL6A、SBL1B~SBL6B:共享位元線
SL、SL1、SL2、SLq-1、SLq:(區域)源極線
SL(n-1)、SL(n)、SL(n+1):源極線
SSL、SSL1、SSL2、SSL3、SSL4:共享源極線
SSL/SBL:選擇訊號
t1、t2、t3、t4:時刻
TMO:過渡金屬氧化物
Vr、Vreset、Vs、Vset:寫入電壓
Vread、VSL:讀取電壓
WL、WL(n-1)、WL(n)、WL(n+1):字元線
WL1、WL2、WL3、WL4、...、WLn:字元線
X-Add:行位址
Y-Add:列位址
第1(A)圖為顯示習知的可變電阻式隨機存取記憶體的陣列構成的圖，第1(B)圖為顯示動作時的偏壓條件的表格。
第2圖為一方塊圖，顯示關於本發明實施例之可變電阻式隨機存取記憶體示意性的構成。
第3圖為關於本發明的第一實施例之由共享位元線構成的記憶體陣列區的一部分的電路圖。
第4(A)、4(B)圖為平面圖，顯示關於本發明的第一實施例之共享位元線的構成，第4(A)圖為已在矽基板上形成多晶矽層之時的平面圖，第4(B)圖為已形成過渡金屬氧化物作為可變電阻元件之時的平面圖。
第5(A)圖為已形成第二層的金屬層M2之時的平面圖，第5(B)圖為已形成第三層的金屬層M3之時的平面圖。
第5A(A)、5A(B)圖為第5(A)、5(B)圖所示的共享位元線未被一對記憶胞共享之時的平面圖。
第6(A)圖是第5(B)圖的X1-X1線的剖面圖，第6(B)圖是第5(B)圖的X2-X2線的剖面圖。
第7(A)圖是第5(B)圖的Y1-Y1線的剖面圖，第7(B)圖是第5(B)圖的Y2-Y2線的剖面圖。
第8(A)、8(B)圖是關於本發明的第一實施例之可變電阻式隨機存取記憶體中的讀取動作的說明圖。
第9(A)、9(B)圖是關於本發明的第一實施例之可變電阻式隨機存取記憶體中的寫入動作的說明圖。
第10(A)、10(B)圖是關於本發明的第一實施例之可變電阻式隨機存取記憶體中的重設寫入動作的說明圖。
第11圖為一剖面圖，顯示關於本發明的第一實施例之共享位元線的虛置行的變形例。
第12圖為一電路圖，顯示具有關於本發明的第二實施例之共享位元線的記憶體陣列。
第13(A)、13(B)圖為平面圖，顯示關於本發明的第二實施例之共享源極線的構成，第13(A)圖為已在矽基板上形成多晶矽層之時的平面圖，第13(B)圖為已形成過渡金屬氧化物作為可變電阻元件之時的平面圖。
第14(A)圖為已形成第一層的金屬層M1之時的平面圖，第14(B)圖為已形成第二層的金屬層M2之時的平面圖。
第15(A)圖是第14(B)圖的X1-X1線的剖面圖，第15(B)圖是第14(B)圖的X2-X2線的剖面圖。
第16(A)圖是第14(B)圖的Y1-Y1線的剖面圖，第16(B)圖是第14(B)圖的Y2-Y2線的剖面圖。
第17圖是關於本發明的第二實施例之共享源極線的虛置行的變形例。
請參閱第2圖，本實施例的可變電阻式記憶體100是包括記憶體陣列110、行解碼器及驅動電路(X-DEC)120、列解碼器及驅動電路(Y-DEC)130、列選擇電路(YMUX)140、控制電路150、感測放大器(sense amplifier)160以及寫入驅動器暨讀取偏壓電路170而構成，其中：記憶體陣列110以行列狀配置有複數個記憶胞，上述記憶胞包括可變電阻元件與存取用的電晶體；行解碼器及驅動電路(X-DEC)120是基於行位址X-Add進行字元線WL的選擇及驅動；列解碼器及驅動電路(Y-DEC)130是基於列位址Y-Add而生成用以選擇全域位元線(global bit line)GBL及全域源極線(global source line)GSL的選擇訊號SSL/SBL；列選擇電路(YMUX)140是基於選擇訊號SSL/SBL而分別選擇全域位元線GBL與位元線BL間的連接以及全域源極線GSL與源極線SL間的連 接；控制電路150是基於從外部接收的指令、位址、資料等而控制各部；感測放大器160是經由全域位元線GBL/選擇訊號SBL而感測記憶胞的讀取資料；寫入驅動器暨讀取偏壓電路170是經由全域位元線GBL/選擇訊號SBL而施加讀取動作時的偏壓，按照寫入動作時的設定、重設而施加電壓。
記憶體陣列110包括被分割成m個的子陣列110-1、110-2、...、110-m，m個列選擇電路(YMUX)140對應於m個子陣列110-1、110-2、...、110-m而與之連接。對於m個列選擇電路(YMUX)140，分別連接感測放大器160及寫入驅動器暨讀取偏壓電路170。各感測放大器160經由內部資料匯流排(data bus)DO而連接於控制電路150，以感測放大器160感測的結果則經由內部資料匯流排DO輸出到控制電路150。另外，各寫入驅動器暨讀取偏壓電路170經由內部資料匯流排DI而連接於控制電路150，各寫入驅動器暨讀取偏壓電路170經由內部資料匯流排DI來接收寫入資料。
在本發明的第一實施例中，記憶體陣列110具有共享位元線的構成。在以下的說明中，將從列選擇電路140向記憶體陣列110且與字元線WL直交的方向延伸的位元線與源極線，分別稱為區域位元線BL及區域源極線SL；將從區域位元線BL而與字元線WL平行延伸的位元線稱為共享位元線SBL。
在第3圖中，僅例示記憶體陣列110的第k個的一個子陣列110-k，應留意的是，其他的子陣列亦被同樣構成。
子陣列110-k在行方向被分割成p個族群G1、G2、...、Gp，一個族群具有n行q列的記憶胞。一個記憶胞具有一個存取電晶體以及與存取電晶體串聯的可變電阻元件。可變電阻元件是由例如過渡金屬氧化物(TMO；transition metal oxide)構成。以使列方向的一對電阻元件相互串聯的形態，將各記憶胞以行列狀配置。
各字元線WL1~WLn在行方向延伸，共通地連接於各族群G1~Gp的行方向的記憶胞的存取電晶體的閘極。又，區域位元線BL及區域源極線SL在列方向延伸，在一個族群中分配一個區域位元線BL。也就是，在各族群G1~Gp中，分別被分配有區域位元線BL1、BL2、...、BLp。還有，針對一個區域位元線BL，與字元線並列延伸的複數個共享位元線SBL與其連接，各共享位元線SBL如第3圖所示，使共通連接一對記憶胞的各可變電阻元件的行方向的q個節點短路。此時，如果在一個族群內有n條字元線，在一個族群內形成n/2條共享位元線SBL。又在其他態樣中，不一定要如第3圖使一對記憶胞共通，亦可以使一個共享位元線SBL將一個行方向的記憶胞短路。也就是，在示於第3圖的行方向延伸的一條共享位元線SBL，成為在行方向延伸的二條共享位元線。此時，在一個族群內形成n條共享位元線SBL，與一個族群內形成n/2條的共享位元線的情況比較，可以縮減陣列的寄生電容。區域源極線SL共通地連接於列方向的記憶胞的存取電晶體。另外在本例中，是將連接於記憶胞的可變電阻元件側的行線作為位元線，將連接於其相反側的存取電晶體的行線作為源極線。
接下來，針對藉由共享位元線構成的記憶體陣列的結構作說明。記憶體陣列在矽基板上具有多層線路結構，在本例中，是在矽基板上具有三層的金屬層與一層的導電性的多晶矽(從矽基板側設為金屬層1、2、3)。金屬層、通孔接觸等例如包含Al、Cu等的金屬、高熔點的矽化物層等。
首先，如第4(A)圖等所示，例如在p型的矽基板200的表面，隔著閘極氧化膜形成在行方向延伸的條狀的多晶矽層，並形成N+不純物的擴散區域220、222、224、230、232、234而與各多晶矽層整合。如第6(A)、6(B)圖、第7(A)、7(B)圖所示，各擴散區域分別被例如溝槽隔離210所隔離。
在第4圖中，例示四個多晶矽層，四個多晶矽層構成字元線WL1、WL2、WL3、WL4，同時構成記憶胞的存取電晶體的閘極電極。例如，記憶胞MC_A的存取電晶體是由字元線WL1與擴散區域220、222構成，記憶胞MC_B的存取電晶體是由字元線WL2與擴散區域222、224構成。擴散區域222對記憶胞MC_A、MC_B的存取電晶體而言為共通。如此在第4(A)圖，顯示十六個記憶胞的區域。
接下來，如第6(A)、6(B)圖、第7(A)、7(B)圖所示，形成比多晶矽還上層的第一層的金屬層M1。第一層的金屬層M1是經由形成於層間絕緣膜的通孔接觸V1而電性連接於擴散區域220、222、224、230、232、234。
接下來，形成作為記憶胞的可變電阻元件的過渡金屬氧化物TMO。過渡金屬氧化物TMO如第4(B)圖、第6(A)、6(B)圖、第7(A)、7(B)圖所示，形成在連接存取電晶體的位元線側的擴散區域220、224、230、234的金屬層M1上。在覆蓋金屬層M1的層間絕緣膜，形成通達擴散區域220、224、230、234上的金屬層M1的開口，在這個開口內形成通孔接觸C2，形成過渡金屬氧化物TMO而與通孔接觸C2電性接觸。在存取電晶體的源極線側的擴散區域222、232上的金屬層M1上，形成通孔接觸C2但未形成過渡金屬氧化物TMO。
接下來，如第5(A)圖所示，形成比金屬層M1還上層的第二層的金屬層M2。在圖中，第二層的金屬層M2是以虛線來表示。在族群G1、G2的擴散區域220的上方，形成在行方向延伸的共享位元線SBL1、SBL2。共享位元線SBL1是作為關連於族群G1的字元線WL1的p個存取電晶體的位元線而被共享，共享位元線SBL2是作為關連於族群G2的字元線WL1的p個存取電晶體的位元線而被共享。共享位元線SBL1與共享位元線SBL2，是藉由族群G1、G2的交界部分而分離。
在族群G1、G2的擴散區域234的上方亦同樣地形成在行方向延伸的二個共享位元線SBL5、SBL6。共享位元線SBL5是作為關連於族群G1的字元線WL4的p個存取電晶體的位元線而被共享，共享位元線SBL6是作為關連於族群G2的字元線WL4的p個 存取電晶體的位元線而被共享。共享位元線SBL5與共享位元線SBL6，是藉由族群G1、G2的交界部分而分離。
另外，在族群G1、G2的擴散區域222、224的上方，形成在行方向延伸的二個共享位元線SBL3、SBL4。共享位元線SBL3是作為關連於族群G1的字元線WL2、WL3的p個存取電晶體的位元線而被共享，共享位元線SBL4是作為關連於族群G2的字元線WL2、WL3的p個存取電晶體的位元線而被共享。共享位元線SBL3與共享位元線SBL4，是藉由族群G1、G2的交界部分而分離。共享位元線SBL3、SBL4如第5(A)圖所示，不一定需要在擴散區域224、230為共通，也就是共享位元線SBL1~SBL6不一定需要在一對的記憶胞的擴散區域為共通，如第5A(A)圖所示，亦可形成在各自的擴散區域上。共享位元線SBL1被分割為共享位元線SBL1A、SBL1B，共享位元線SBL2被分割為共享位元線SBL2A、SBL2B，共享位元線SBL3被分割為共享位元線SBL3A、SBL3B，共享位元線SBL4被分割為共享位元線SBL4A、SBL4B，共享位元線SBL5被分割為共享位元線SBL5A、SBL5B，共享位元線SBL6被分割為共享位元線SBL6A、SBL6B。示於第5(A)圖的共享位元線SBL1、SBL2、SBL3、SBL4、SBL5、SBL6由於被分離的二個擴散區域224、234共通使用，與如第5(A)圖所示形成為共享位元線SBL1A、SBL1B~SBL6A、SBL6B的形式比較，是以較寬的寬度形成。不過，此時要注意線路電容的增加。
在族群G1、G2的擴散區域222的上方，形成中繼接觸CT1、CT2；在擴散區域232的上方，形成中繼接觸CT3、CT4。中繼接觸CT1、CT2、CT3、CT4是如第6(A)、6(B)圖、第7(A)、7(B)圖所示，經由通孔接觸V2、C2而連接第一層的金屬層M1(不過，位元線BL2的正下方的中繼接觸除外)。
接下來，如第5(B)、5A(B)圖所示，分別在第5(A)、5A(A)圖所示結構上，形成比第二層的金屬層M2還上層的第三層的金屬層M3。第三層的金屬層M3是在列方向以條狀延伸，形成區域位元線BL及區域源極線SL。在圖中，顯示族群G1的區域源極線SLq-1、SLq與族群G2的區域位元線BL2及區域源極線SL1。
如第6圖，區域源極線SLq-1、SLq、SL1是經由通孔接觸V3、中繼接觸CT1、CT2、CT3、CT4、通孔接觸V2、C2而電性連接於擴散區域(源極區域)222、232。在區域源極線SLq-1、SLq、SL1與共享位元線SBL1~SBL6的交叉部分，未形成通孔接觸V3。也就是，二者(區域源極線SLq-1、SLq、SL1與共享位元線SBL1~SBL6)為非接觸。
區域位元線BL2是經由通孔接觸V3而電性連接於共享位元線SBL2、SBL4、SBL6。另外，族群G1的共享位元線SBL1、SBL3、SBL5則經由通孔接觸V3而電性連接於未在此圖示的族群G1的區域位元線BL1。
在此處應注意的是，區域位元線BL2只要電性連接於共享位元線SBL2、SBL4、SBL6即可，不一定需要連接於上述以 外的金屬層或過渡金屬氧化物等。也就是，區域位元線BL2為虛置(dummy)的行線，位於區域位元線BL2的下方的記憶胞是實質上沒有功能的虛置的記憶胞。在本例中，由於未在連接區域位元線BL2的共享位元線SBL2、SBL4、SBL6與過渡金屬氧化物TMO之間形成通孔接觸V2，區域位元線BL2與其正下方的記憶胞為非接觸，但這個僅僅是一個例子，亦可以移除其他的通孔接觸而使區域位元線BL2與其正下方的記憶胞為非接觸。
接下來，請參考第8(A)、8(B)圖及第2圖，針對本實施例的可變電阻式記憶體的動作作說明。首先，第一步針對讀取動作作說明。第8(A)、8(B)圖顯示讀取模式時的選擇族群及非選擇族群的各部的偏壓條件與施加的電壓的波形的時間圖(timing chart)。在此，選擇族群G1，藉由族群G1的字元線WL1、區域位元線BL1、區域源極線SL1，設為選擇記憶胞MC1。
列解碼器及驅動電路130基於列位址Y-Add，將用以選擇全域位元線GBL及全域源極線GSL的選擇訊號SBL/SLL輸出至列選擇電路140。對選擇訊號SBL/SLL響應而將一個列選擇電路140賦能(enable)，使其餘的列選擇電路140失效。賦能後的列選擇電路140從記憶體陣列110之中選擇一個子陣列，進一步從所選擇的子陣列之中選擇一個族群內的全域位元線GBL與區域位元線BL的連接、全域源極線GSL與區域源極線SL的連接。另外，行解碼器及驅動電路120基於行位址X-Add而選擇字元線WL1。
如第8(A)圖所示，在選擇族群G1，寫入驅動器暨讀取偏壓電路170對區域位元線BL1施加0V或GND，對區域源極線SL1施加讀取電壓VSL，對上述以外的區域源極線SL2~SLq施加0V或GND。對非選擇族群G2~Gp的區域位元線BL2~BLp、區域源極線SL2~SLq的全部施加0V或GND。另外，行解碼器及驅動電路120對選擇字元線WL1施加讀取電壓Vread，對非選擇字元線施加GND。
如第8(B)圖所示，對選擇字元線WL1施加讀取電壓Vread，對選擇區域源極線SL1施加讀取電壓VSL，對選擇區域位元線BL1施加GND。此時，連接於選擇區域位元線BL1的共享位元線SBL亦為GND位準。如此，開啟被選擇的記憶胞MC1的存取電晶體，若可變電阻元件為低電阻狀態(設定)，從全域源極線GSL/區域源極線SL1到共享位元線SBL、區域位元線BL1、全域位元線GBL有較大的電流流動；另一方面，若可變電阻元件為高電阻狀態(重設)，在全域位元線GBL幾乎無電流流動。感測放大器160感測全域位元線GBL的電壓或電流，將按照感測結果的資料「0」、「1」作為讀取而從DQ輸出。另外，與選擇記憶胞MC1在同一行的記憶胞的存取電晶體成為開啟的狀態，但是由於非選擇區域源極線SL2~SLq的電壓與共享位元線SBL的電壓是相同位準，在非選擇區域源極線與選擇區域位元線之間無電流流動。另外，從選擇區域源極線的讀取方式，其選擇區域源極線SL1的寄生電容與選擇區域位 元線BL1相比為十分地小，因此與從區域位元線BL1作讀取的情況比較之下，可以以高速且低消耗電流而實行。
接下來，參照第9(A)圖，針對寫入動作作說明。SET寫入是對可變電阻元件寫入低電阻狀態的動作模式。在SET寫入中，寫入驅動器暨讀取偏壓電路170對選擇族群G1的區域位元線BL1、非選擇的區域源極線SL2~SLq施加寫入電壓Vs，對被選擇的區域源極線SL1施加具有Vs的振幅的寫入脈衝。對於選擇字元線WL1施加寫入電壓Vset(Vset>Vs)，對非選擇字元線施加GND。另外，非選擇族群G2~Gp的區域位元線及區域源極線的全部為GND或同電位。
如第9(B)圖所示，在時刻t1，對選擇區域源極線SL1、非選擇區域源極線SL2~SLq、選擇區域位元線BL1施加寫入電壓Vs，對選擇字元線WL1施加寫入電壓Vset。此時，亦對連接於選擇區域位元線BL1的共享位元線SBL供應寫入電壓Vs。在對選擇字元線WL1施加寫入電壓Vset之下，連接於選擇字元線WL1的行方向的存取電晶體成為開啟的狀態，但是由於將共享位元線SBL的電壓與區域源極線SL1~SLq的電壓控制在成為相同位準，對於與選擇字元線WL1關連的記憶胞的可變電阻元件，並未施加用於SET寫入的偏壓。
接下來，在時刻t2~t3的期間，選擇區域源極線SL1的電位從寫入電壓Vs下降到GND位準。藉此，對選擇記憶胞MC1的可變電阻元件，從共享位元線SBL施加寫入電壓Vs的偏壓，在時刻 t2~t3的期間中，對可變電阻元件進行SET寫入。時刻t2~t3是被設定為對於SET寫入的進行為足夠的期間。在時刻t3，選擇區域源極線SL1的電位再度上升至寫入電壓Vs，停止對可變電阻元件的偏壓，全部的電壓在時刻t4降至GND。
RESET寫入是對可變電阻元件寫入高電阻狀態的動作模式。如第10(A)圖所示，在RESET寫入，寫入驅動器暨讀取偏壓電路170對選擇族群G1的區域位元線BL1、非選擇的區域源極線SL2~SLq施加GND，對被選擇的區域源極線SL1施加寫入電壓Vr。對選擇字元線WL1施加寫入電壓Vreset(Vreset>Vr)，對非選擇字元線施加GND。另外，非選擇族群G2~Gp的區域位元線及區域源極線的全部為GND。
如第10(B)圖所示，對選擇字元線WL1施加RESET寫入電壓Vreset，其後對選擇區域源極線SL1施加寫入電壓Vr，對選擇區域位元線BL1施加GND。此時，共享位元線SBL與區域位元線BL1為同電位。在對選擇字元線WL1施加寫入電壓Vreset之下，連接於選擇字元線WL1的行方向的存取電晶體成為開啟的狀態，對選擇記憶胞的可變電阻元件施加用於RESET寫入的偏壓；另一方面，由於將非選擇區域源極線SL2~SLq為GND，對於非選擇記憶胞的可變電阻元件，並未施加用於RESET寫入的偏壓。
如此根據本實施例，使記憶體陣列成為共享位元線，可以使一個區域位元線由複數個記憶胞所共享，與如習知的以一對一的關係配置位元線的情況比較，可以改善記憶體陣列的面積效 率。另外，將記憶體陣列分割成複數個族群，使連接於被選擇的族群的感測放大器160、寫入驅動器暨讀取偏壓電路170等作動並使其以外的電路成為非作動，可以謀求消耗電力的減低。還有在上述實施例中，由於將區域位元線與其正下方的記憶胞分離而作為虛置行來使用，不需要變更記憶胞的布局，換言之，不需要設置為了區域位元線的專用的空間，而可以對記憶體陣列的節省空間作出貢獻。
接下來，針對本發明的第一實施例的變形例作說明。在上述實施例中，由於將區域位元線與其正下方的記憶胞分離，而未形成通孔接觸V2/C2。此時，若在局部未形成通孔，會有對周邊的記憶胞的尺寸精度造成不良影響之虞。因此在變形例中，如第11圖所示，使區域位元線BL2以與記憶胞相同尺寸的通孔接觸V2/C2來與其下的記憶胞短路。也就是，共享位元線SBL2、SBL4藉由通孔接觸V2而與過渡金屬氧化物TMO短路，中繼接觸CT2經由通孔接觸V2/C2而與金屬層M1短路。藉此，可以使包含虛置物的記憶胞的形成變得均一。虛置的記憶胞由於使位元線與源極線成為短路的狀態，而不會對寫入動作及讀出動作造成影響。還有，虛置的記憶胞可以獲得如以下的特殊的功效：藉由源極線的擴散而可以減低過渡金屬氧化物TMO的損傷，過渡金屬氧化物TMO的損傷是起因於形成區域位元線BL2時的天線效應(antenna effect)造成的電荷聚斂(charge convergence)。
接下來，針對本發明的第二實施例作說明。在第一實施例中，記憶體陣列是由共享位元線構成，但是在第二實施例中，記憶體陣列是由共享源極線構成。
請參閱第12圖所示，第二實施例是將第一實施例之時的區域位元線BL與區域源極線SL倒置。也就是，在各族群G1~Gp中，分別被分配有區域源極線SL1、SL2、...、SLq，針對一個區域源極線SL，與字元線並列延伸的複數個共享源極線SSL與其連接，各共享源極線SSL使共通連接一對記憶胞的各可變電阻元件的行方向的q個節點短路。如果在一個族群內有n條字元線，在一個族群內形成n/2條共享源極線SSL(或者，在每個記憶胞形成各自的共享源極線SSL時，為n條)。區域位元線BL共通地連接於列方向的記憶胞的可變電阻元件側。
第13(A)、13(B)圖、第14(A)、14(B)為第二實施例的記憶體陣列的平面圖(對應於第1實施例的第4(A)、4(B)圖、第5(A)、5(B)圖)，第15(A)、15(B)圖是第14(B)圖的X1-X1、X2-X2線的剖面圖，第16(A)、16(B)圖是第14(B)圖的Y1-Y1、Y2-Y2線的剖面圖。
如第13(A)、13(B)圖所示，到多晶矽層、過渡金屬氧化物TMO的形成為止，與第一實施例之時為同樣。接下來，如第14(A)圖所示，藉由第一層的金屬層M1，在擴散區域222、232上形成在行方向延伸的共享源極線SSL1、SSL2、SSL3、SSL4，在 擴散區域220、224、230、234上形成中繼接觸CT1、CT2、CT3、CT4、CT5、CT6、CT7、CT8。
接下來，如第14(B)圖所示，形成比第一層的金屬層M1還上層的第二層的金屬層M2。金屬層M2在列方向條狀延伸，而形成區域位元線BL與區域源極線SL。在圖中顯示族群G1的區域位元線BLq-1、BLq以及族群G2的區域源極線SL2與區域位元線BL1。
如第15(A)、15(B)圖、第16(A)、16(B)圖所示，區域位元線BLq-1、BLq、BL1是經由通孔接觸V2而連接於過渡金屬氧化物TMO。另一方面，區域源極線SL2是經由通孔接觸V2而連接於共享源極線SSL2、SSL4，但未連接於過渡金屬氧化物TMO。其他的共享源極線SSL1、SSL3連接於族群G1的區域源極線SL1。另外，由於讀取動作、寫入動作等與第一實施例之時為同樣，故省略說明。
如此，區域源極線SL2只要電性連接於共享源極線SSL2、SSL4即可，不一定需要連接於上述以外的金屬層或過渡金屬氧化物等。也就是，區域源極線SL2是虛置的行線，位於區域源極線SL2的下方的記憶胞是實質上沒有功能的虛置的記憶胞。在本例中，由於未在區域源極線SL2與過渡金屬氧化物TMO之間形成通孔接觸V2，區域源極線SL2與其正下方的記憶胞為非接觸，但這個僅僅是一個例子，亦可以移除其他的通孔接觸而使區域源極線SL2與其正下方的記憶胞為非接觸。
第17圖是一剖面圖(Y2-Y2線)，顯示第二實施例的變形例。在上述實施例中，由於將區域源極線與其正下方的記憶胞分離，而未形成通孔接觸V2/C2。此時，若在局部未形成通孔，會有對周邊的記憶胞的尺寸精度造成不良影響之虞。因此在變形例中，如第17圖所示，使區域源極線SL2以與記憶胞相同尺寸的通孔接觸V2/C2來與其下的記憶胞短路。也就是，區域源極線SL2藉由通孔接觸V2而與過渡金屬氧化物TMO短路。藉此，可以使包含虛置物的記憶胞的形成變得均一。虛置的記憶胞由於使位元線與源極線成為短路的狀態，而不會對寫入動作及讀出動作造成影響。還有，虛置的記憶胞可以獲得如以下的特殊的功效：藉由源極線的擴散而可以減低過渡金屬氧化物TMO的損傷，過渡金屬氧化物TMO的損傷是起因於形成區域位元線BL2時的天線效應造成的電荷聚斂。
根據本實施例，藉由連接於一個區域源極線的複數個共享源極線來將源極線共享，減少列方向的區域源極線的個數，而可以加寬區域位元線及區域源極線的線寬，可以減少線路電阻，因此可以在記憶胞施加均一的電壓脈衝，可以進行具有可靠度的讀取、寫入等。
在第一及第二實施例中，顯示將一個子陣列分割成複數個族群的例子，但本發明不必然受限於這樣的構成。例如，亦可以是一個子陣列相當於一個族群。此時，可變電阻式記憶體100是以子陣列為單位存取記憶胞，可以將未被選擇的子陣列及其關聯的感測放大器等的電路設為事實上非作動。
還有在第一實施例中顯示在一個族群分配一個區域位元線的例子，在第二實施例中顯示在一個族群分配一個區域源極線的例子，但此僅為一例，亦可以分配複數個區域位元線或複數個區域源極線。例如，在示於第3圖的例子中，亦可以在族群G1的最左側與最右側的左右分配二條區域位元線。此時，在左側的區域位元線連接第一共享位元線，在右側的區域位元線連接第二共享位元線，第一共享位元線由行方向的q/2個記憶胞所共享，第二共享位元線由行方向的q/2個記憶胞所共享。藉此，與一個共享位元線由行方向的q個記憶胞所共享的情況比較，可以減低其負荷電容。
在第一實施例中顯示具備三層金屬層的多層線路結構的記憶體陣列，在第二實施例中顯示具備二層金屬層的多層線路結構的記憶體陣列，但這個僅僅為一例，層積的金屬層數亦可以比上述的數量還多。又，金屬層的材料並未受到特別限定，可以使用任意的材料。還有，如果在製造上沒有妨礙，亦可以使用導電性的多晶矽層或多晶矽層與高熔點金屬層的層積物來取代金屬層。又，不僅僅是可變電阻式隨機存取記憶體的陣列結構，本發明亦可適用於MRAM、PRAM、FRAM等的其他的記憶體的陣列結構，在此情況當然也可以得到同樣的功效。
已針對本發明的較佳的實施形態作詳述，但本發明並未受限於特定的實施形態，在申請專利範圍所載之本發明的要旨的範圍內，可以作種種的變化、變更。
110-k:子陣列
BL1、BL2、...、BLp:(區域)位元線
G1、G2、...、Gp:族群
SBL:共享位元線
SL1、SL2、SLq:(區域)源極線
WL1、WL2、WL3、WL4、...、WLn:字元線

Claims (10)

  1. 一種可變電阻式記憶體，包括： 陣列區域，以行列狀配置有複數個記憶胞，上述記憶胞包括可變電阻元件與連接於上述可變電阻元件的存取用的電晶體； 複數個字元線，在上述陣列區域的行方向延伸且連接於行方向的記憶胞； 至少一個位元線，在上述陣列區域的列方向延伸； 複數個源極線，在上述陣列區域的列方向延伸，連接於列方向的記憶胞的局部的電極；以及 共享位元線(shared bit line)，連接於上述至少一個位元線且在上述陣列區域的行方向延伸，連接於行方向的記憶胞的另外的局部的電極。
  2. 如申請專利範圍第1項所述之可變電阻式記憶體，其中上述至少一個位元線是與位於其正下方的記憶胞分離或短路。
  3. 如申請專利範圍第1項所述之可變電阻式記憶體，其中上述共享位元線是與上述字元線並列延伸。
  4. 如申請專利範圍第1項所述之可變電阻式記憶體，其中以n行q列構成上述陣列區域的記憶胞時，上述共享位元線是由行方向的q個記憶胞所共享。
  5. 一種可變電阻式記憶體，包括： 陣列區域，以行列狀配置有複數個記憶胞，上述記憶胞包括可變電阻元件與連接於上述可變電阻元件的存取用的電晶體； 複數個字元線，在上述陣列區域的行方向延伸且連接於行方向的記憶胞； 複數個位元線，在上述陣列區域的列方向延伸，連接於列方向的記憶胞的局部的電極； 至少一個源極線，在上述陣列區域的列方向延伸；以及 共享源極線(shared source line)，連接於上述至少一個源極線且在上述陣列區域的行方向延伸，連接於行方向的記憶胞的另外的局部的電極。
  6. 如申請專利範圍第5項所述之可變電阻式記憶體，其中上述至少一個源極線是與位於其正下方的記憶胞分離或短路。
  7. 如申請專利範圍第5項所述之可變電阻式記憶體，其中上述共享源極線是與上述字元線並列延伸。
  8. 如申請專利範圍第5項所述之可變電阻式記憶體，其中以n行q列構成上述陣列區域的記憶胞時，上述共享源極線是由行方向的q個記憶胞所共享。
  9. 如申請專利範圍第1項所述之可變電阻式記憶體，其中上述至少一個位元線與上述複數個源極線是至少以相同的線路層形成，上述共享位元線是以比上述線路層還下層的線路層形成。
  10. 如申請專利範圍第5項所述之可變電阻式記憶體，其中上述至少一個源極線與上述複數個位元線是至少以相同的線路層形成，上述共享源極線是以比上述線路層還下層的線路層形成。
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