JP2014232557A - 記憶回路 - Google Patents
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Abstract
【解決手段】ワード線ドライバ33は、ワード線選択信号WSELに応じて、制御電圧VPX又は制御電圧XDSをワード線WL1に供給する。ワード線ドライバ33は、制御電圧VPX,XDSを動作電圧として動作する。容量接続回路32は、ダミーセルDCの浮遊ゲートDFGに接続されている。容量接続回路32は、セクタ選択回路31とワード線ドライバ33との間のノードN1に接続されている。容量接続回路32は、動作モードに応じて、ダミーセルDCの浮遊ゲートDFGをノードN1に対して接離する。
【選択図】図2
Description
なお、添付図面は、部分的に拡大して示している場合があり、寸法,比率などは実際と異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、一部のハッチングを省略している。
図1(b)に示すように、セクタ12は、リアルセル領域12aとダミーセル領域12bとを含む。リアルセル領域12aはセクタ12の中央に設定され、ダミーセル領域12bはリアルセル領域12aの周囲に設定されている。
電圧生成回路は、各セクタ11〜18及びデコーダ21に供給する制御電圧を生成する。周辺回路22は、外部の回路(例えば、中央演算処理装置(CPU))から供給される制御信号に基づく動作モードに応じた制御信号を生成する。動作モードは、メモリセルMCのデータを読み出すリードモード、メモリセルMCにデータを書き込むプログラムモード、メモリセルMCのデータを消去する消去モード(イレースモード)を含む。電圧生成回路は、動作モードに応じて制御電圧の電圧値を制御する。
セクタ選択回路31と容量接続回路32は、図1(a)に示す各セクタ11〜18に対応して設けられている。ワード線ドライバ33は、各ワード線に対応して設けられている。なお、図2では、ワード線WL1に対するワード線ドライバ33が示され、他のワード線WL0,WL2,WL3に対応するワード線ドライバが省略されている。
セクタ選択回路31は、ワード線ドライバ33に接続されている。セクタ選択回路31は、動作モードとセクタ選択情報に応じて、ワード線ドライバ33を配線VPXに対して接離する。配線VPXに接続されたワード線ドライバ33は、その配線VPXから供給される制御電圧VPXに基づいてワード線WL1を駆動する。制御電圧VPXは第2の制御電圧の一例である。
オア回路41には、プログラム制御信号PGMと消去制御信号ERSが供給される。オア回路41は、制御信号PGM,ERSを論理演算(論理和演算)した結果に応じたレベルの信号S1を出力する。ナンド回路42には、リード制御信号RDXとオア回路41の出力信号S1が供給される。ナンド回路42は、制御信号RDXとオア回路41の出力信号S1を論理演算(否定論理積演算)した結果に応じたレベルの信号S2を出力する。インバータ回路43は、ナンド回路42の出力信号S2を論理反転したレベルの信号S3を出力する。
図4は、動作モードと、各動作モードにおける制御電圧等の一例を示す。図4において、Vcapは、図3に示す浮遊ゲートDFGの電圧を示す。「READ」はリード動作、「PGM」はプログラム動作、「ERS」は消去動作を示す。各動作モードにおいて、「選択」は外部アドレス信号に応じて選択されるワード線WL及びビット線BLの電圧、「非選択」は選択されないワード線WL及びビット線BLの電圧を示す。例えば、リード動作において、制御電圧VPXは「5V」、制御電圧VPWは「0V」、制御電圧VPPIは「5V」である。
図3に示すナンド回路42は、リード動作のとき、Hレベルの信号S2を出力し、インバータ回路43はLレベルの信号S3を出力する。このとき、制御電圧VPPIは「5V」(図4参照)である。このため、トランジスタT21,T25がオンし、トランジスタT22,T24がオフする。したがって、トランジスタT23,T26のゲート端子レベルはLレベル(低電位電圧VSSレベル)となる。そして、全てのセクタに対応するセクタ選択回路31は、ワード線ドライバ33を配線VPXに接続する。すると、ノードN1に接続されたトランジスタT23の第2端子には、制御電圧VPXが印加される。このトランジスタT23のゲート端子レベルはLレベルである。したがって、トランジスタT23はオンし、ダミーセルDCの浮遊ゲートDFGをノードN1に接続する。これにより、浮遊ゲートDFGのゲート端子電圧Vcapは、制御電圧VPXと等しく(図4参照)なる。ダミーセルDCの浮遊ゲートDFGに第1端子が接続されたトランジスタT26は、ゲート端子レベルがLレベルであり、第2端子が制御電圧VPW(=0V)である。したがって、トランジスタT26はオフする。
図3に示すナンド回路42は、プログラム動作のとき、Lレベルの信号S2を出力し、インバータ回路43はHレベルの信号S3を出力する。このとき、制御電圧VPPIは「10V」(図4参照)である。このため、トランジスタT21,T25がオフし、トランジスタT22,T24がオンする。したがって、トランジスタT23,T26のゲート端子レベルはHレベル(制御電圧VPPIレベル)となる。そして、プログラム対象のセクタに対応するセクタ選択回路31は、ワード線ドライバ33を配線VPXに接続する。すると、ノードN1に接続されたトランジスタT23の第2端子には、制御電圧VPXが印加される。このトランジスタT23のゲート端子レベルはHレベル(制御電圧VPPIレベル)である。したがって、トランジスタT23はオフする。
図3に示すナンド回路42は、消去動作のとき、LレベルのS2を出力し、インバータ回路43はHレベルの信号S3を出力する。このとき、制御電圧VPPIは「10V」(図4参照)である。このため、トランジスタT21,T25がオンし、トランジスタT22,T24がオフする。したがって、トランジスタT23,T26のゲート端子レベルはHレベル(制御電圧VPPIレベル)となる。そして、全てのセクタに対応するセクタ選択回路31は、ワード線ドライバ33を配線VPXに接続する。すると、ノードN1に接続されたトランジスタT23の第2端子には、制御電圧VPXが印加される。このトランジスタT23のゲート端子レベルはLレベルである。したがって、トランジスタT23はオフする。
図6に示すように、この記憶回路60のセクタは、リアルセル領域62aとダミーセル領域62bを含む。リアルセル領域62aは、マトリックス状に配列された複数のメモリセルMCを有している。ダミーセル領域62bは、マトリックス状に配列された複数のダミーセルDCを有している。各ダミーセルDCの第1端子及び第2端子(ソース端子及びドレイン端子)と制御ゲートDCGは配線VPWに接続され、浮遊ゲートDFGは未接続(フローティング状態)である。
図11に示すように、半導体装置は、セクタ12(図において破線より左側)とロジック部140(図において破線より右側)を含む。なお、図11は、セクタ12に含まれるワードストラップ領域71の断面を概略的に示す。図11は、ロジック部140について、N型トランジスタを例示する。
なお、以下の説明及び図において、図11に示す構成のうち、P型基板SW及びN型ウェル領域50を省略している。
以降、同様にして第2の金属配線層(M2L)、第3の金属配線層(M3L)の配線等を形成する。なお、配線が銅の場合、各金属配線層の配線と、その配線と下層の配線とを接続するコンタクトは、同時に形成される。
(1)記憶回路10のワード線ドライバ33は、ワード線選択信号WSELに応じて、制御電圧VPX又は制御電圧XDSをワード線WL1に供給する。つまり、ワード線ドライバ33は、制御電圧VPX,XDSを動作電圧として動作する。容量接続回路32は、ダミーセルDCの浮遊ゲートDFGに接続されている。また、容量接続回路32は、セクタ選択回路31とワード線ドライバ33との間のノードN1に接続されている。容量接続回路32は、動作モードに応じて、ダミーセルDCの浮遊ゲートDFGをノードN1に対して接離する。
・上記実施形態では、図1(a)に示す各セクタ11〜18に含まれるダミーセルDCについて、図2に示すように、浮遊ゲートDFGをワード線ドライバ33に制御電圧VPXを供給する経路のノードN1に対して接離した。浮遊ゲートDFGに換えて制御ゲートDCGをノードN1に対して接離するようにしてもよい。
・上記の記憶回路10を他の回路とともに1つのチップ上に形成してもよい。
例えば、図23に示すように、半導体装置200は、CPU(主回路)201、メモリ(記憶回路)10、メモリ202、周辺回路203を含むシングルチップマイクロコンピュータである。CPU201、メモリ10,202、周辺回路203は、バス204を介して互いに接続されている。メモリ202は、例えばDRAM(Dynamic Random Access Memory)等の揮発性半導体記憶回路である。周辺回路203は、タイマ、メモリアクセス制御回路(DMAC)、シリアルインタフェース回路等の回路である。メモリ10,202のアドレス空間は、CPU201によりアクセス可能なアドレス空間に割り当てられている。半導体装置に複数の周辺回路203が備えられていても良く、また周辺回路203が省略されていてもよい。
32 容量接続回路
33 ワード線ドライバ
MC メモリセル
CG 制御ゲート
FG 浮遊ゲート
DC ダミーセル
DFG 浮遊ゲート
DCG 制御ゲート
VPX 制御電圧
VPW 制御電圧
WL1 ワード線
Claims (7)
- 浮遊ゲートと制御ゲートを有し、前記制御ゲートがワード線に接続された第1のセルと、第1のゲート配線と第2のゲート配線を有し、前記第1のゲート配線と前記第2のゲート配線の何れか一方に第1の制御電圧が供給される第2のセルとを有するセクタと、
前記ワード線に接続され、第2の制御電圧が供給され、選択信号に応じて前記ワード線に前記第2の制御電圧を供給するワード線ドライバと、
前記第1のセルに対する動作に応じた制御信号に基づいて、前記第2のセルの前記第1のゲート配線と前記第2のゲート配線の何れか他方を、前記第2の制御電圧を前記ワード線ドライバに供給する経路のノードに対して接離する容量接続回路と、
を有する記憶回路。 - 前記セクタは、前記ワード線の延びる方向に沿って配置された複数の前記第2のセルの行を複数有し、
前記複数の前記第2のセルの前記第1のゲート配線と前記第2のゲート配線は、それぞれ行方向及び列方向に延出されて互いに接続された格子状または板状に形成されたこと
を特徴とする請求項1に記載の記憶回路。 - 前記第2のセルの前記第1のゲート配線は、ウェル領域の上に絶縁膜を介して形成され、
前記第1の制御電圧は、前記ウェル領域に供給する電圧であること
を特徴とする請求項1または2に記載の記憶回路。 - 前記容量接続回路は、
前記第1のゲート配線と前記第2のゲート配線の何れか他方と前記ノードとの間に接続された第1のスイッチと、
前記第1のゲート配線と前記第2のゲート配線の何れか他方と前記第1の制御電圧を供給する配線との間に接続された第2のスイッチと、
を含み、
前記制御信号に応じて前記第1のスイッチと前記第2のスイッチを相補的に制御すること
を特徴とする請求項1〜3の何れか一項に記載の記憶回路。 - 前記容量接続回路は、前記制御信号に基づいて、
前記第1のセルの情報を読み出すリード動作のときに前記第1のスイッチをオンし、
前記第1のセルに情報を書き込むプログラム動作のとき、及び前記第1のセルの情報を消去する消去動作のときに、前記第2のスイッチをオンすること
を特徴とする請求項4に記載の記憶回路。 - 複数のセクタを有し、
前記第2の制御電圧はセクタ選択回路を介して前記ワード線ドライバに供給され、
前記容量接続回路が前記第2のセルを接続するノードは、前記セクタ選択回路と前記ワード線ドライバの間のノードであること
を特徴とする請求項1〜5の何れか一項に記載の記憶回路。 - 前記セクタ選択回路は、
前記リード動作のときに、前記複数のセクタに対応する前記ワード線ドライバに対して前記第2の制御電圧を供給すること、
を特徴とする請求項6に記載の記憶回路。
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JPH0628876A (ja) * | 1992-07-10 | 1994-02-04 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
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