JP2008010765A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】周辺回路領域2は、メモリセル領域1の周囲を囲み、メモリセル領域1を外部から遮蔽するように複数の第1の平滑キャパシタ21が配設されてなる第1の平滑キャパシタ領域12と、メモリセル領域1から離間した部位で複数の第2の平滑キャパシタ22が配設されてなる第2の平滑キャパシタ領域13とを備えている。
【選択図】図1
Description
近時では、半導体装置の小型化・高集積化の要請が益々高まっており、FeRAMも例外ではない。FeRAMで更なる高集積化を進めるにあたって、ダミーキャパシタの大きな占有面積を無視できなくなってきており、高集積化を妨げる一要因として問題視されている。
FeRAMにおいて、メモリセルアレイを囲むように配設するダミーキャパシタは、工程劣化が激しく、記憶素子であるメモリキャパシタ(第1のキャパシタ)としての機能は期待できない。しかしながら、ダミーキャパシタの受ける工程劣化は、容量素子としての機能を失わせる程のものではなく、例えば平滑キャパシタとして機能することは十分可能である。そこで本発明では、メモリセルアレイを囲むように配設する複数のキャパシタ(第2のキャパシタ)を、ダミーキャパシタとして用いるとともに、平滑キャパシタとしても用いるべく、周辺回路領域の一部として配線接続する。以下、メモリセルアレイを囲む複数の第2のキャパシタからなる部位を、平滑キャパシタ領域と称する。
以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。これらの実施形態では、本発明をキャパシタ膜に強誘電体膜を適用してなる強誘電体キャパシタを備えたFeRAMに適用する場合について例示する。各実施形態では、説明の便宜上、FeRAMの構成をその製造方法と共に説明する。なお本発明は、キャパシタ膜に通常の誘電体膜を適用してなる半導体メモリにも適用可能である。
本実施形態では、FeRAMにおいて、メモリセルアレイを囲むように配設する複数のキャパシタが、ダミーキャパシタとして用いるとともに、平滑キャパシタとしても用いられる構成を採る。
図1は、本実施形態におけるFeRAMの主要構成1を示す概略平面図である。
このFeRAMは、シリコン半導体基板10上に、メモリセルアレイが形成されてなるメモリセル領域1と、メモリセル領域1の周辺回路領域2とが設けられてなる、いわゆる混載型の半導体装置である。
図2は、本実施形態におけるFeRAMの主要構成2を示す概略平面図である。
このFeRAMは、シリコン半導体基板10上に、メモリセルアレイが形成されてなるメモリセル領域8と、メモリセル領域3の周辺回路領域4とが設けられてなる、いわゆる混載型の半導体装置である。
図3は、本実施形態におけるFeRAMの主要構成3を示す概略平面図である。
このFeRAMは、シリコン半導体基板10上に、メモリセルアレイが形成されてなるメモリセル領域5と、メモリセル領域5の周辺回路領域6とが設けられてなる、いわゆる混載型の半導体装置である。
本実施形態では、上述した主要構成1を例に採り、強誘電体キャパシタの下部電極上及び上部電極上にそれぞれ導電プラグが形成されて導通がとられる構成の、いわゆるプレーナ型のFeRAMを例示する。
次に、素子活性領域に不純物、ここではホウ素(B+)を例えばドーズ量3.0×1013/cm2、加速エネルギー300keVの条件でイオン注入し、ウェル112を形成する。
詳細には、先ず、各ソース/ドレイン領域118をエッチングストッパーとして、当該各ソース/ドレイン領域118の表面の一部が露出するまで層間絶縁膜122a及び保護膜121をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約0.3μm径のビア孔119aをそれぞれ形成する。
詳細には、先ず、水素拡散防止膜123上にスパッタ法により例えば膜厚が150nm〜200nm程度にPt膜を堆積し、下部電極層124を形成する。
上部電極層126としては、先ず反応性スパッタ法により、例えば導電性酸化物であるIrO2膜26aを膜厚30nm〜70nm程度に形成する。その後、IrO2膜126aをアニール処理する。このアニール処理の条件としては、Ar/O2ガスをArが2.0リットル/分、O2が0.02リットル/分の流量で供給しながら、例えば650℃〜850℃で10秒間〜60秒間実行する。次に、IrO2膜126a上に、反応性スパッタ法によりIrO2膜126bを膜厚150nm〜300nm程度に形成する。そして、IrO2膜126b上に、当該IrO2膜126bのキャップ膜として機能する貴金属膜、ここではPt膜126cをスパッタ法により膜厚100nm程度に形成する。IrO2膜126a,126b及びPt膜126cから上部電極層126が構成される。なお、上部電極層126において、IrO2膜126a,126bの代わりにIr、Ru、RuO2、SrRuO3、その他の導電性酸化物やこれらの積層構造としても良い。また、Pt膜126cの形成を省略することも可能である。
詳細には、上部電極層126をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極131をパターン形成する。ここで、図5(b)のメモリセル領域及び図11(a)の第1の平滑キャパシタ領域では、上部電極131は略同一のサイズにパターニングされるが、図16(a)の第2の平滑キャパシタ領域では、図5(b)及び図11(a)の場合よりも大きなサイズに上部電極131がパターニングされる。
詳細には、強誘電体膜125を上部電極131に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜125のパターニングの後に、強誘電体膜125をアニール処理して当該強誘電体膜125の機能回復を図る。
詳細には、Al2O3(アルミナ)、Al窒素酸化物、Ta酸化物、及びTi酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はCVD法(例えばMOCVD法)により、強誘電体膜125及び上部電極131を覆うように下部電極層124上に膜厚50nm程度に堆積し、水素拡散防止膜127を形成する。ここで、MOCVD法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜127をアニール処理する。
詳細には、強誘電体キャパシタ130、第1の平滑キャパシタ151、及び第2の平滑キャパシタ152の全面を覆うように、強誘電体キャパシタ130、第1の平滑キャパシタ151、及び第2の平滑キャパシタ152のキャパシタ特性の劣化を防止する(外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜125への浸入を防止する)ための水素拡散防止膜128を形成する。ここで、強誘電体キャパシタ130、第1の平滑キャパシタ151、及び第2の平滑キャパシタ152は、それぞれ水素拡散防止膜123,127,128により完全に囲まれた形とされる。水素拡散防止膜128としては、Al2O3(アルミナ)、Al窒素酸化物、Ta酸化物、及びTi酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はCVD法(例えばMOCVD法)により膜厚20nm〜50nm程度に堆積する。ここで、MOCVD法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜128をアニール処理する。
詳細には、強誘電体キャパシタ130、第1の平滑キャパシタ151、及び第2の平滑キャパシタ152を、それぞれ水素拡散防止膜127,128を介して覆うように、層間絶縁膜133を形成する。ここで、層間絶縁膜133としては、例えばTEOSを用いたプラズマCVD法により、シリコン酸化膜を膜厚1500nm〜2500nm程度に堆積した後、CMPにより例えば膜厚が1000nm程度となるまで研磨して形成する。CMPの後に、層間絶縁膜133の脱水を目的として、例えばN2Oのプラズマアニール処理を施す。
詳細には、先ず、各導電プラグ119をエッチングストッパーとして、当該導電プラグ119の表面の一部が露出するまで層間絶縁膜133及び水素拡散防止膜123をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約0.3μm径のビア孔各136aを形成する。
詳細には、先ず、残存したレジストマスク138を灰化処理等により除去する。その後、強誘電体キャパシタ130の形成後の諸工程により強誘電体キャパシタ130の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク137を除去する。
詳細には、ビア孔134a,135aの壁面を覆うように、スパッタ法により例えばTi膜及びTiN膜を膜厚20nm程度及びに膜厚50nm程度に順次堆積して、下地膜(グルー膜)134b,135bを形成する。そして、CVD法によりグルー膜134b,135bを介してビア孔134a,135aを埋め込むように例えばW膜を形成する。その後、CMPにより層間絶縁膜133をストッパーとしてW膜及びグルー膜134b,135bを研磨し、ビア孔134a,135a内をグルー膜134b,135bを介してWで埋め込む導電プラグ134,135を形成する。ここで、導電プラグ134が上部電極131と、導電プラグ135が上部電極132とそれぞれ接続される。CMPの後に、例えばN2Oのプラズマアニール処理を施す。
バリアメタル膜142aとしては、スパッタ法により例えばTi膜を膜厚60nm程度に成膜する。バリアメタル膜142bとしては、TiN膜を膜厚12.5nm程度に成膜する。配線膜143としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚400nm程度に成膜する。バリアメタル膜144としては、スパッタ法により例えばTiN膜を膜厚70nm程度に成膜する。
詳細には、反射防止膜として例えばSiON膜または反射防止膜(不図示)を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜及び配線膜を配線形状に加工し、導電プラグ134,135,136とそれぞれ接続される各第1の配線145をパターン形成する。
本実施形態では、上述した主要構成1を例に採り、強誘電体キャパシタの下部電極の導通を当該下部電極の下方で、上部電極の導通を当該上部電極の上方でそれぞれとる、いわゆるスタック型のFRAMを例示する。
次に、素子活性領域に不純物、ここではホウ素(B+)を例えばドーズ量3.0×1013/cm2、加速エネルギー300keVの条件でイオン注入し、ウェル212を形成する。なお、ここでは図示を省略するが、第1及び第2の平滑キャパシタ領域にも同様にウェル212を形成する。
詳細には、先ず、第1層目のPZT膜をMOCVD法により膜厚5nm程度に成膜し、更にその上に、第2層目のPZT膜をMOCVD法により膜厚115nm程度に成膜して、全膜厚120nmのキャパシタ膜225を形成する。なお、図示の便宜上、キャパシタ膜225を1層構造として示す。各PZT膜の成膜条件としては、基板温度が例えば620℃、圧力が6.67×102Pa程度である。強誘電体膜225の材料としては、PZTの代わりに、Pb1-xLaxZr1-yTiyO3(0<x<1,0<y<1)、SrBi2(TaxNb1-x)2O9(0<x<1)、Bi4Ti2O12等を用いても良い。
次に、イリジウム酸化膜226a上に、スパッタ法により、Irを膜厚100nm程度に堆積してIr膜226bを形成する。イリジウム酸化膜226a及びIr膜226bから上部電極膜226が構成される。なお、上部電極層226において、イリジウム酸化膜226aの代わりにIr、Ru、RuO2、SrRuO3、その他の導電性酸化物やこれらの積層構造としても良い。また、Pt膜226bの形成を省略することも可能である。
詳細には、TiN膜228については、上部電極膜226上にスパッタ法等により膜厚200nm程度に堆積形成する。シリコン酸化膜229については、TiN膜228上に、例えばTEOSを用いたCVD法により膜厚1000nm程度に堆積形成する。ここで、TEOS膜の代わりにHDP膜を形成しても良い。なお、シリコン酸化膜229上に更にシリコン窒化膜を形成しても好適である。
詳細には、シリコン酸化膜229上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、各レジストマスク236を形成する。ここで、一方のレジストマスク236が下方の導電プラグ219Aに整合する位置に、他方のレジストマスク36が下方の導電プラグ219Bに整合する位置にそれぞれ形成される。
詳細には、レジストマスク236をマスクとしてシリコン酸化膜229をドライエッチングする。このとき、レジストマスク236の電極形状に倣ってシリコン酸化膜229がパターニングされ、ハードマスク229aが形成される。また、レジストマスク236のエッチングされて厚みが減少する。
詳細には、レジストマスク236及び各ハードマスク229aをマスクとして、TiN膜228をドライエッチングする。このとき、ハードマスク229aの電極形状に倣ってTiN膜228がパターニングされ、ハードマスク228aが形成される。また、レジストマスク236は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク236を除去する。
次に、TiNからなるハードマスク228aをウェットエッチングにより除去する。このとき、下部電極231上にキャパシタ膜225、上部電極232が順次積層され、キャパシタ膜225を介して下部電極231と上部電極232とが容量結合する各強誘電体キャパシタ230、第1の平滑キャパシタ251、及び第2の平滑キャパシタ252をそれぞれ完成させる。
詳細には、先ず、強誘電体キャパシタ230、第1の平滑キャパシタ251、及び第1の平滑キャパシタ252の全面を覆うように、アルミナ(Al2O3)を材料として、原子層堆積法(ALD:Atomic Layer Deposition)により膜厚20nm〜50nm程度、例えば40nm程度に堆積し、水素拡散防止膜233を形成する。その後、保護膜233をアニール処理する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜234及び水素拡散防止膜233をパターニングし、各上部電極232の表面の一部を露出させるビア孔235aを形成する。
詳細には、メモリセル領域において、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜234及び保護膜233をパターニングし、導電プラグ219Cの表面の一部を露出させるビア孔235bを形成する。
詳細には、先ず、ビア孔235a,235bの壁面を覆うように下地膜(グルー膜)235cを形成した後、CVD法によりグルー膜235cを介してビア孔235a,235bを埋め込むようにW膜を形成する。そして、層間絶縁膜234をストッパーとして例えばW膜及びグルー膜235cをCMPにより研磨し、ビア孔235a,235b内をグルー膜235cを介してWで埋め込む導電プラグ235A,235B,235C,235D,235Eを形成する。CMPの後に、例えばN2Oのプラズマアニール処理を施す。
詳細には、先ず、層間絶縁膜234上の全面にスパッタ法等によりバリアメタル膜242、配線膜243及びバリアメタル膜244を堆積する。バリアメタル膜242としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。配線膜243としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚350nm程度に成膜する。バリアメタル膜244としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。
前記半導体基板上で、情報が記憶される第1のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、
前記半導体基板上で、平滑キャパシタとして機能するように接続された第2のキャパシタが前記メモリセル領域を囲むように複数配されてなる平滑キャパシタ領域と
を含むことを特徴とする半導体装置。
前記平滑キャパシタ領域は、前記周辺回路領域の一部であることを特徴とする付記1に記載の半導体装置。
前記平滑キャパシタ領域は、前記各メモリセル群をそれぞれ前記第2のキャパシタで囲むように構成されていることを特徴とする付記1〜5のいずれか1項に記載の半導体装置。
前記第1及び第2のキャパシタを、前記メモリセル領域を前記平滑キャパシタ領域で囲むように、同時形成することを特徴とする半導体装置の製造方法。
前記平滑キャパシタ領域を、前記各メモリセル群をそれぞれ前記第2のキャパシタで囲むように形成することを特徴とする付記8〜11のいずれか1項に記載の半導体装置の製造方法。
2,4,6 周辺回路領域
3a,3b,5a〜5e メモリセル群
11 メモリキャパシタ
12 第1の平滑キャパシタ領域
13 第2の平滑キャパシタ領域
14,15 平滑キャパシタ領域
21 第1の平滑キャパシタ
22 第2の平滑キャパシタ
23,24 平滑キャパシタ
120,220 MOSトランジスタ
130,230 強誘電体キャパシタ
151,251 第1の平滑キャパシタ
152,252 第2の平滑キャパシタ
Claims (10)
- 半導体基板と、
前記半導体基板上で、情報が記憶される第1のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、
前記半導体基板上で、平滑キャパシタとして機能するように接続された第2のキャパシタが前記メモリセル領域を囲むように複数配されてなる平滑キャパシタ領域と
を含むことを特徴とする半導体装置。 - 前記メモリセル領域の周辺回路領域を更に含み、
前記平滑キャパシタ領域は、前記周辺回路領域の一部であることを特徴とする請求項1に記載の半導体装置。 - 前記周辺回路領域は、前記第2のキャパシタよりも大きな占有面積を有し、平滑キャパシタとして機能するように接続された少なくとも1つの第3のキャパシタを更に備えることを特徴とする請求項2に記載の半導体装置。
- 前記第1及び第2のキャパシタは、各層が同一材料により形成されてなることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記第1、第2及び第3のキャパシタは、各層が同一材料により形成されてなることを特徴とする請求項3に記載の半導体装置。
- 前記メモリセル領域は、各々少なくとも1つの前記メモリセルが配されてなる複数のメモリセル群に分割されており、
前記平滑キャパシタ領域は、前記各メモリセル群をそれぞれ前記第2のキャパシタで囲むように構成されていることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。 - 前記第1のキャパシタは、強誘電体材料からなるキャパシタ膜を有することを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
- 半導体基板上に、情報が記憶される第1のキャパシタを有するメモリセルが複数配されてなるメモリセル領域と、平滑キャパシタが複数配されてなる平滑キャパシタ領域とを備えた半導体装置の製造方法であって、
前記第1及び第2のキャパシタを、前記メモリセル領域を前記平滑キャパシタ領域で囲むように、同時形成することを特徴とする半導体装置の製造方法。 - 前記メモリセル領域を、各々少なくとも1つの前記メモリセルが配されてなる複数のメモリセル群に分割して形成するとともに、
前記平滑キャパシタ領域を、前記各メモリセル群をそれぞれ前記第2のキャパシタで囲むように形成することを特徴とする請求項8に記載の半導体装置の製造方法。 - 前記第1のキャパシタは、強誘電体材料からなるキャパシタ膜を有する強誘電体キャパシタであることを特徴とする請求項8又は9に記載の半導体装置の製造方法。
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