JPH0974144A - 半導体装置 - Google Patents
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Abstract
セルと同様に、N型不純物領域2d〜2iを形成する。
それらの不純物領域2d〜2iのうち所定の不純物領域
に対しストレージノードに相当する電極層6c〜6dお
よびセルプレートに相当する導電層9aおよび9bを形
成する。導電層9aおよび9bを互いに電気的に(直流
的に)分離し、それぞれ電極ノードVAおよびVBに接
続する。メモリセルキャパシタがNウェルを介して所定
数並列に接続された容量が直列に接続される。これによ
り、メモリキャパシタの特徴を利用する面積効率に優れ
た容量が実現される。
Description
容量素子の構成に関し、特に、ダイナミック型半導体記
憶装置において用いるのに適した低占有面積の容量素子
およびこの容量素子の利用に関する。
(ダイナミック型半導体記憶装置)を利用する応用製品
においては、情報を高速で処理するために、高速動作化
および情報ビット数の増大が図られている。このような
応用製品の要求に応えるために、応用製品において主記
憶装置などとして用いられるDRAMも同様に高速動作
化および多I/O化(データ入力/出力ビット数(入出
力ノードの数)の増加)が進められている。
電をもたらす。また、多I/O化は同時に動作する入力
/出力バッファ回路の数の増大をもたらすため、電源線
からの充電電流および接地線への放電電流が増大する。
このため、DRAMチップ上の電源線および接地線上の
電圧ノイズが大きくなり、装置の内部回路が安定に動作
する電圧範囲を定める動作マージンが小さくなり、DR
AMを安定に動作させるのが困難となる。たとえば、電
源電圧が5Vで電圧ノイズが0.5Vのとき、電源電圧
が4.5Vにおいても装置が安定に動作している状態に
対し、同じ条件下で電圧ノイズが1.0Vと大きくなる
と、電源電圧が、5Vのとき、この電圧ノイズにより回
路が4.0Vで動作するため、電源電圧が5Vより低下
すると電圧ノイズにより内部回路の安定動作が保証され
ない。
DRAMにおいては、外部電源電圧を降圧して内部電源
電圧を生成する内部電源回路を設ける方式が主流となっ
ている。この内部電源回路では、外部電源ノードと内部
電源線の間にMOSトランジスタ(絶縁ゲート型電界効
果トランジスタ)が設けられる。このMOSトランジス
タのゲート電位を内部電源線上の電圧のレベルに従って
調整し、外部電源ノードから内部電源線へ流れる電流量
を調整することにより、所望の電圧レベルの内部電源電
圧を生成する。
へ充電電流が流れるとき、この充電電流は外部電源ノー
ドからMOSトランジスタを介して供給される。MOS
トランジスタにはチャネル抵抗が存在する。内部電源回
路が設けられていないものに比べて、内部電源線のイン
ピーダンスがこのチャネル抵抗により高くなり、充電電
流が生じたときの内部電源線上の電圧低下量がこのイン
ピーダンス成分によりさらに大きくなり(インピーダン
ス成分Zと充電電流Iの積で与えられる)、電圧ノイズ
がより大きくなり、この電圧ノイズによる動作マージン
の減少という問題がより顕著となる。
ノイズの影響を抑制するために、図38に示すように、
電源線1000と接地線1002の間にデカップリング
容量1004が設けられる。このデカップリング容量1
004は、電源線1000上の電源電圧VCCと接地線
1002上の接地電圧VSSを両動作電源電圧として動
作する内部回路1006の近傍に配置される。
0に電流が流れ、この電源電圧VCCが低下する場合、
デカップリング容量1004からその蓄積電荷により電
流Iaが内部回路1006へ供給され、内部回路100
6が消費する電流が補償される。これにより、電源線1
000上の電源電圧VCCの変動が抑制される。
放電電流により接地線1002上の接地電圧VSSの電
圧レベルが上昇する場合、デカップリング容量1004
がこの内部回路1006からの放電電流Ibを吸収し、
接地線1002上の接地電圧VSSの変動を抑制する。
カップリング容量1004が供給または吸収することの
できる電流IaまたはIbは、その蓄積電荷量により決
定される。したがってデカップリング容量1004によ
る電圧ノイズの抑制効果は、このデカップリング容量の
容量値が大きければ大きいほど大きい(Q=C・Vの関
係から:Qは蓄積電荷量、Cは静電容量、Vは容量に印
加される電圧)。
比例するため、このデカップリング容量の容量値を大き
くすると、容量の占有面積が増大し、応じてチップ面積
が増大するためチップコストが上昇する。
の内部ノードの電圧を安定に維持するための安定化容量
および所定のレベルの電圧を発生するためにチャージポ
ンプ容量が用いられることが多い。このようなチャージ
ポンプ容量を用いる回路としては、DRAMにおいて
は、選択ワード線上へ伝達される高電圧VPPを発生す
るためのチャージポンプ回路およびメモリセルアレイの
基板領域へ印加する基板バイアス用の負電圧Vbbを発
生するためのチャージポンプ回路などがある。これらの
容量もその機能を十分に実現するためには、その容量値
は大きくすることが必要である。したがって、デカップ
リング容量と同様、これらの容量の容量値を大きくする
場合にも占有面積増加によるチップコストの上昇という
問題が生じる。
は、DRAMメモリセルキャパシタと同一構成のキャパ
シタを直列に接続して容量として用いる構成が示されて
いる。しかしながら、この先行技術は容量に付随する寄
生容量を低減することを目的としており、容量の面積効
率を改善することは考慮していない。
優れた容量素子を備える半導体装置を提供することであ
る。
用いるのに適した面積効率の優れた容量素子構造を実現
することである。
キャパシタを有するメモリセルを備えるDRAMにおい
て用いるのに適した面積効率の優れた容量素子を提供す
ることである。
置の容量素子は、第1導電型の半導体基板領域表面に互
いに間をおいて配置される複数の第1導電型の第1の不
純物領域と、これら複数の第1の不純物領域のうちの予
め定められた第1の不純物領域に電気的に接続されかつ
半導体基板領域表面上に所定形状に形成されかつ互いに
分離して配置され、かつさらに各々が少なくとも1つの
第1の導電層を含む第1のグループと第2のグループと
にグループ化される複数の第1の導電層と、第1のグル
ープの第1の導電層に第1の絶縁膜を介して対向して配
置される第2の導電層と、第2のグループの第1の導電
層に第2の絶縁膜を介して対向して配置されかつ第2の
導電層と分離して配置され第3の導電層とを備える。第
2の導電層および基板領域の一方が容量素子の一方電極
ノードとなり、第3の電極層と基板領域の一方が容量素
子の他方電極ノードとなる。基板領域が容量素子の一方
および他方電極ノードとなるとき、基板領域は2つの領
域に分離される。
不純物領域それぞれに対して配置される。
領域のうちの隣接する第1の不純物領域の間の半導体基
板領域表面上に第4の絶縁膜を介して所定形状に形成さ
れる第4の導電層をさらに備える。
電層に電気的に接続される第1のグループの第4の導電
層と、第3の導電層に電気的に接続される第2のグルー
プの第4の導電層とにグループ化される。
3のグループの第1の不純物領域に電気的に接続されか
つ第3のグループの第1の不純物領域を電気的に相互接
続する、半導体基板領域上に形成される第5の導電層を
さらに備える。
ループの第1の不純物領域が形成される第1の半導体基
板領域と、第1の半導体基板領域と分離して形成されか
つ第2のグループの第1の不純物領域が形成される第2
の半導体基板領域とを有し、第1の半導体基板領域表面
に形成されかつ第3の導電層に電気的に接続される第1
導電型の第2の不純物領域をさらに備える。
域は行および列のマトリックス状に配置されかつ第4の
導電層は行方向に延在して各行に対応して配置される。
よび列のマトリックス状に配置され、前記第5の導電層
は各列に対応してかつ列方向に沿って延在するように配
置され、かつ第5の導電層は各列に対応して列方向に延
在するように配置される。
気的に相互接続する配線をさらに備える。
導電層が接続する第1の不純物領域と第2のグループの
第1の導電層が接続する第1の不純物領域の間の半導体
基板領域表面に素子分離絶縁膜が形成される。
ノードへクロック信号を印加するクロック印加手段がさ
らに設けられる。
気的に接続されるパッドをさらに備える。
接続されるパッドをさらに備える。また好ましくは、テ
ストモード指示信号の活性化に応答して半導体基板領域
を外部端子に電気的に接続するためのスイッチング素子
がさらに設けられる。
活性化に応答して第5の導電層を外部端子へ電気的に接
続するためのスイッチング素子がさらに設けられる。
素は、スタックトキャパシタを備えるメモリセルと基板
領域を除いて同じ製造工程(同一配線層)で形成され
る。
リセルアレイ部の構成を示す図である。図1において
は、1対のビット線BLおよび/BLと2本のワード線
WLaおよびWLbが代表的に示される。通常は、DR
AMメモリセルアレイにおいては、メモリセルが行およ
び列のマトリックス状に配列され、各行に対応してワー
ド線が配列され、各ワード線に対応の行のメモリセルが
接続される。また各列に対応して1対のビット線が配列
され、対応の列のメモリセルがこの1対のビット線に接
続される。
線BLの交差部に対応してメモリセルMCaが配置さ
れ、ビット線/BLとワード線WLbの交差部に対応し
てメモリセルMCbが配置される。メモリセルMCa
は、情報を電荷の形態で格納するメモリセルキャパシタ
MSaと、ワード線WLaの信号電位に応答してこのメ
モリセルキャパシタMSaをビット線BLに電気的に接
続するアクセストランジスタMTaを備える。メモリセ
ルMCbは、同様、情報を電荷の形態で格納するメモリ
セルキャパシタMSbと、ワード線WLbの信号電位に
応答してこのメモリセルキャパシタMSbをビット線/
BLに電気的に接続するアクセストランジスタMTbを
含む。メモリセルキャパシタMSaおよびMSbのそれ
ぞれの一方側の電極(セルプレート電極;共通電極)へ
は所定の電位VCP(=VCC/2)が与えられる。
ライズ/プリチャージ回路EPおよびセンスアンプSA
Pが配置される。イコライズ/プリチャージ回路EP
は、イコライズ信号EQに応答してビット線BLおよび
/BLを所定の電位(VCC/2)にプリチャージし、
かつビット線BLおよび/BLを電気的に短絡する。セ
ンスアンプSAPはセンスアンプ活性化信号SAに応答
して活性化され、ビット線BLおよび/BLの電位を差
動的に増幅する。次に、この図1に示すDRAMの動作
をその動作波形図である図2を参照して説明する。
られるロウアドレスストローブ信号/RASにより決定
される。ロウアドレスストローブ信号/RASがハイレ
ベルのとき、DRAMは非選択状態にあり、スタンバイ
状態にある。このスタンバイ状態においては、イコライ
ズ信号EQはハイレベルの活性状態を維持し、イコライ
ズ/プリチャージ回路EPが動作し、ビット線BLおよ
び/BLを所定の電位(中間電位VCC/2)にプリチ
ャージしかつイコライズする。ワード線WLaおよびW
Lb(WL)は非選択状態にあり、それらの電位はロー
レベルである。したがってメモリセルMCaおよびMC
bにおいては、アクセストランジスタMTaおよびMT
bはオフ状態を維持する。同様、センスアンプ活性化信
号SAも非活性状態のローレベルを維持する。
ーレベルへ立下がると、DRAMが選択状態とされ、メ
モリサイクル(アクティブサイクル)が開始される。こ
のロウアドレスストローブ信号/RASの立下がりに応
答して、イコライズ指示信号EQがローレベルとなり、
イコライズ/プリチャージ回路EPが非活性状態とされ
る。この状態においては、ビット線BLおよび/BLは
中間電位VCC/2のレベルでフローティング状態とさ
れる。次いでこのロウアドレスストローブ信号/RAS
の立下がりに応答して、図示しない部分において、ロウ
アドレス信号が取込まれてデコードされ、このロウアド
レス信号により指定されたワード線WLの電位が立上が
る。これにより、選択されたワード線WL(WLaまた
はWLb)の電位がハイレベルに上昇し、選択ワード線
WLに接続されるメモリセル(MCaまたはMCb)に
記憶された情報が対応のビット線上に伝達される。
る。この場合には、メモリセルMCaにおいて、アクセ
ストランジスタMTaがオン状態となり、メモリセルキ
ャパシタMSaがビット線BLに電気的に接続される。
このメモリセルキャパシタMSaに蓄積された電荷量に
従って、ビット線BLとメモリセルキャパシタMSaの
間で電荷の移動が生じる。図2においては、メモリセル
キャパシタMSaにハイレベルのデータが格納されてお
り、ビット線BLの電位が上昇する場合が示される。ビ
ット線BLへ読出された情報に従って、ビット線BLお
よび/BLの電位差が十分な大きさになると、センスア
ンプ活性化信号SAがハイレベルの活性状態とされる。
れたpチャネルMOSトランジスタで構成されるPセン
スアンプと、交差結合されたnチャネルMOSトランジ
スタで構成されるNセンスアンプを備える。この場合、
PセンスアンプおよびNセンスアンプはセンスアンプ活
性化信号に従ってそれぞれ電源電位VCCおよび接地電
圧VSSに結合される。したがってセンスアンプ活性化
信号は2種類存在するが、図1,2においては、代表的
にセンスアンプ活性化信号SAを示す。これにより、ビ
ット線BLおよび/BLの電位が選択されたメモリセル
の記憶情報に従ってハイレベルおよびローレベルに設定
される。すなわちビット線BLの電位が電源電位VCC
レベルに上昇し、ビット線/BLの電位が接地電位VS
Sレベルに低下する。この後、指定された動作モードに
従って、この選択されたメモリセルに対するデータの読
出または書込動作が実行される。
からのロウアドレスストローブ信号/RASがハイレベ
ルへ立上がり、選択ワード線WL(WLa)の電位がロ
ーレベルに立下がり、次いでセンスアンプ活性化信号S
Aが非活性状態のローレベルとされる。この後、イコラ
イズ信号EQがハイレベルの活性状態となり、イコライ
ズ/プリチャージ回路EPが活性化され、ビット線BL
および/BLが所定の中間電位(VCC/2)のレベル
にプリチャージされかつイコライズされる。
変化量(読出電圧)ΔVは以下のようにして求められ
る。今、ビット線BLおよび/BLのそれぞれの寄生容
量をCBとし、メモリセルキャパシタMS(MSaおよ
びMSb)の容量値をCSとする。ストレージノード
(アクセストランジスタとメモリセルキャパシタとの接
続点)の電位VSNは、電源電位VCCまたは接地電圧
VSS(0V)である。ビット線プリチャージ電位をV
BLとすると、スタンバイ時におけるビット線およびス
トレージノードの蓄積電荷QbおよびQsは、それぞれ
次式で与えられる。
がビット線上に伝達されたとき、ビット線の電位とスト
レージノードの電位が等しく、VBL+ΔVとなる。こ
の状態におけるビット線およびメモリセルキャパシタの
ストレージノードの蓄積電荷量Qb′およびQs′は、
それぞれ次式で与えられる。
ードの電位変化は、ビット線およびメモリセルキャパシ
タの蓄積電荷の移動により生じており、電荷の総量は変
化しない(電荷保存則)。したがって、 Qb+Qs=Qb′+Qs′ 上述の式から、次式が得られる。
2であるため、次式が得られる。
ほど読出電圧ΔVの絶対値が大きくなる。ビット線容量
は、ビット線の長さおよびそれに接続されるアクセスト
ランジスタの数により決定される。このビット線容量C
Bをできるだけ小さくするために、通常、DRAMにお
いては、ブロック分割方式などがとられ、ビット線の長
さを短くし、かつそれに接続されるメモリセルの数が小
さくされる。しかしながら、当然、このビット線容量C
Bの値を小さくするにも限度がある。したがって、メモ
リセルキャパシタCSの値をできるだけ大きくすること
が、読出電圧ΔVの絶対値を大きくするために必要とさ
れる。
る正孔・電子対の生成による蓄積電荷量の変化が生じる
と、読出電圧ΔVの値が変化し、メモリセルデータの正
確な読出ができなくなる。スタティック・ランダム・ア
クセス・メモリ(SDRAM)においては、メモリセル
はフリップフロップの構成を備えており、またフラッシ
ュメモリのメモリセルはフローティングゲートの蓄積電
荷によりメモリトランジスタのしきい値電圧を決定して
おり、入射α線の影響はDRAMに比べて小さい。この
α線の影響を低減しまたは十分な読出電圧を生成するた
め、DRAMにおいては、メモリセルキャパシタの蓄積
電荷量はできるだけ大きくされる。特に、電源電圧VC
Cが2.5Vまたは1.2Vと小さくなると、蓄積電荷
量が低減するため、十分な大きさのメモリセルキャパシ
タの容量値が必要である。
セルキャパシタの容量値は、集積度にかかわらずほぼ一
定の大きさ(30〜35fF)の値が必要とされる。一
方、DRAMの大規模容量化および/または高集積化に
伴って、アレイ占有面積が小さくされ、応じてメモリセ
ル占有面積が小さくされる。すなわち、DRAMにおい
ては、メモリセルキャパシタは、小さな占有面積で十分
な大きさの容量値を有しており、したがって極めて面積
効率が優れたキャパシタであると言える。
るキャパシタとメモリセルキャパシタの容量値を示す図
である。図3においては、横軸にDRAMの記憶容量を
示し、縦軸に単位面積(μm2 )当りの容量値(単位f
F)を示す。従来は、デカップリング容量としては、周
辺回路または論理回路等に使用されるMOSトランジス
タと同じ構造(ゲート絶縁膜の膜厚、膜質、構成など)
のMOSトランジスタをキャパシタとして利用してい
る。この周辺回路または論理回路のMOSトランジスタ
のゲート絶縁膜は、そのゲートに電源電圧VCCが印加
されるため、比較的厚くされる。したがって図3におい
ては、この1つの周辺回路または論理回路の構成要素で
あるMOSトランジスタを用いたキャパシタの容量値C
0が示される。一方、メモリセルキャパシタは、小占有
面積で十分な大きさの容量値を実現するため、そのキャ
パシタ絶縁膜(誘電体膜)の膜厚は十分薄くされる。メ
モリセルキャパシタにおいては、図1に示すように、セ
ルプレート電位は中間電位VCC/2(VCP)が印加
される。したがって、このメモリセルキャパシタには、
VCC/2の電荷が印加される。デカップリング容量の
場合、VCCの電圧が印加される。したがって、メモリ
セルキャパシタをデカップリング容量として用いる場
合、耐圧を上昇させるため、2個のメモリセルキャパシ
タCsを直列にして用いることが必要となる。したがっ
て、メモリセルキャパシタを用いる場合、Co=CS/
2の関係が満たされる。すなわち、実際のメモリセルキ
ャパシタの容量値CSは、図3に示す縦軸の2倍の値と
なる。
理回路のMOSトランジスタを用いるゲートキャパシタ
およびメモリセルキャパシタいずれにおいても、DRA
Mの記憶容量が増加するにつれてその容量値は増加す
る。図3においては、容量値Coは単位面積μm2 当り
の容量値で示されている。MOSトランジスタを用いる
ゲートキャパシタの場合、このゲート絶縁膜膜厚および
チャネル長さ/チャネル幅がスケーリング則に沿ってス
ケールダウンされる。したがって、高集積化が進んでも
その容量値は増加するが、その増加の程度は比較的小さ
い。一方、メモリセルキャパシタの場合、記憶容量が増
加するにつれて占有面積が低減されてもほぼ同じ大きさ
の容量値を実現するため、DRAMの記憶容量の増加に
伴って、その容量値はゲートキャパシタに比べて急速に
増加する。
は、メモリセルキャパシタを用いる容量の容量値はゲー
トキャパシタの容量値の約1.6倍であり、64Mビッ
トDRAMの場合、メモリセルキャパシタを用いる容量
の容量値はゲートキャパシタの容量値の3倍となり、2
56MビットDRAMにおいては、メモリセルキャパシ
タを用いる容量の容量値はゲートキャパシタの容量値の
約5倍となる。一方、4MビットDRAMにおいては、
メモリセルキャパシタを用いる容量の容量値はゲートキ
ャパシタのそれよりも小さい。すなわち、1 6Mビット
DRAM以降の世代のDRAMにおいては、メモリセル
キャパシタを用いる容量の方がゲートキャパシタに比べ
て面積効率が優れており、かつDRAMの記憶容量の増
大に伴って急激に両者の容量値の差が大きくなる。本発
明はこのメモリセルキャパシタのゲートキャパシタに対
する特徴を有効に生かす、面積効率に優れた容量素子を
実現する。
半導体装置の1つであるDRAMのメモリセル構造は、
スタックトキャパシタ構造のメモリセルキャパシタを備
える。このスタックトキャパシタには、フィン型、円筒
型およびT型構造のいずれの構造が用いられてもよい。
また、ストレージノードを構成する電極層表面が球状の
凹凸表面を有する構造であってもよい。さらに、スタッ
クトキャパシタでなく、トレンチ型キャパシタをメモリ
セルキャパシタとして備えるメモリセルを備えるDRA
Mにおいても本発明は適用可能である。図4において
は、T字型スタックトキャパシタを備えるメモリセルの
構造を代表例として示す。
上に互いに間をおいて複数(3つ)の高濃度のN型不純
物領域2a、2bおよび2cが配置される。半導体基板
領域1は、半導体基板そのものであってもよく、またエ
ピタキシャル層であってもよく、またウェル領域であっ
てもよい。この半導体基板領域1は、いずれの構造であ
ってもよく、メモリセルに対する基板として作用する機
能を備えていればよい。
板領域1表面上にゲート絶縁膜4aを介して所定形状に
パターニングされたゲート電極層(ワード線)3aが配
設され、不純物領域2bおよび2cの間の半導体基板領
域1表面上にゲート絶縁膜4bを介してゲート電極層3
b(ワード線)が配設される。このゲート電極層3aお
よび3bは、不純物が導入された低抵抗のポリシリコン
で構成される。後に詳細に説明するように、メモリセル
は行および列のマトリックス状に配列されており、この
ゲート電極層3aおよび3bは、各行に対応して配置さ
れ、それぞれに対応の行のメモリセルが接続される。
タのストレージノードを構成する導電層(第6の導電
層)6aが配置され、また不純物領域2cには、同様断
面T字型の形状を有するストレージノードとなる導電層
(第6の導電層)6bが形成される。これらのストレー
ジノードとなる導電層6aおよび6bは、不純物が導入
された低抵抗のポリシリコンで構成される。導電層6a
および6bは、対応の不純物領域2aおよび2cに電気
的に接続され、その上部断面は、比較的高さの高い矩形
形状を有する(後に説明するセルプレートとの対向面積
を大きくするため)。ここで、「電気的に接続される」
という用語は、領域相互間で電気的信号の授受が可能な
ように接続される態様を示す。間に別の配線層(たとえ
ばバリア層)が存在してもよく、またスイッチングトラ
ンジスタを介して相互接続される構成であってもよい。
電気信号が伝達可能なように接続されている状態が「電
気的に接続される」状態として参照される。
層(第8の導電層)5が電気的に接続される。この導電
層5は、ゲート電極層3aおよび3bとストレージノー
ドの上部との間に配設されるように示される。しかしな
がら、このビット線となる導電層5は、ストレージノー
ドおよびセルプレート(後に説明する)よりも上層に配
設されるように構成されてもよい。このビット線となる
導電層5は、タングステンなどの高融点金属とポリシリ
コンとの複合構造、または高融点金属シリサイド構造の
いずれが用いられてもよい。この導電層5は、メモリセ
ルの列方向に延在するように各列に対応して配置され、
それぞれに対応の列のメモリセルが接続される。
接メモリセルとの分離を実現するためのたとえばLOC
OS膜(局所表面酸化シリコン膜)で構成される素子分
離膜8aおよび8bが形成される。この素子分離膜8a
および8b上には、別の行のメモリセルに対応して配置
されるゲート電極層(ワード線)3cおよび3dが配設
される。
縁膜7aおよび7bを介して対向するようにセルプレー
トとなる導電層(第7の導電層)9が配設される。この
セルプレートとなる導電層9は、不純物が導入された低
抵抗のポリシリコンで構成される。キャパシタの絶縁膜
7aおよび7bは、シリコン窒化膜およびシリコン酸化
膜の2層構造を備え、その大きな誘電率により絶縁体膜
厚の厚膜化が図られる。
b、ゲート電極層3a、ストレージノード6a、絶縁膜
7aおよびセルプレート9により、1つのメモリセルが
形成される。他方のメモリセルが、不純物領域2bおよ
び2c、ゲート電極層3b、導電層6b、絶縁膜7b、
および導電層9により構成される。隣接メモリセルで1
つの不純物領域2bを共有することにより、メモリセル
占有面積の低減を図る。
メモリセルのトランジスタ、すなわちアクセストランジ
スタと平面図的に見て重なり合うようにメモリセルキャ
パシタが配置される。このような3次元的なセル構造と
することにより、セル占有面積の低減が図られる。一
方、ストレージノードを構成する導電層6aおよび6b
は、比較的その上部の膜厚が厚くされる。これにより、
セルプレートとなる導電層9との対向面積が大きくされ
る。平面図的に見た占有面積の増大をもたらすことなく
対向面積を増大させ、メモリセルキャパシタの容量値の
増大が図られる。
ャパシタは、面積効率の優れたキャパシタを実現する。
本発明は、このメモリセルキャパシタの構造を利用す
る。
の形態1である半導体装置の構成を概略的に示す図であ
る。P型半導体基板領域1の表面上に第1導電型の半導
体基板領域としてのNウェル(N型半導体層)10が形
成される。このNウェル10を基板領域として、図4に
示すメモリセルと同一の構造を有する容量素子が形成さ
れる。すなわち、Nウェル表面に互いに間隔をおいて第
1の不純物領域としての高濃度N型不純物領域2d〜2
iが形成される。第1の不純物領域2d〜2iは、図4
に示すメモリ素子の不純物領域2aおよび2bと同一の
プロセスにおいて形成される。以下の説明において、図
4に示す構成要素と図5に示す構成要素において、添字
を除いて同じ参照数字が付される構成要素は同一の製造
プロセスで形成される。
離用のたとえば熱酸化膜である素子分離膜8dが形成さ
れる。また、不純物領域2dおよび2iそれぞれに隣接
して、図示しない不純物領域との分離をするための素子
分離膜8cおよび8eが形成される。不純物領域2dお
よび2eの間の半導体基板領域10上にゲート絶縁膜4
eを介して第4の導電層としてのゲート電極層3eが形
成される。不純物領域2eおよび2fの間の半導体基板
領域10表面上にゲート絶縁膜4fを介して導電層3f
が形成される。不純物領域2gおよび2hの間の半導体
基板領域10表面上にゲート絶縁膜4gを介して導電層
3gが形成される。不純物領域2hおよび2iの間の半
導体基板領域10の表面上にゲート絶縁膜4hを介して
導電層3hが形成される。素子分離膜8c、8d、およ
び8e上に、同様、導電層3i、3j、3k、および3
lがそれぞれ形成される。これらの導電層3e〜3l
は、図4に示すゲート電極層3aおよび3bと同様の不
純物が導入された低抵抗のポリシリコンで構成される。
不純物領域2d〜2iのうちの予め選択された不純物領
域(メモリセルのストレージノードに相当する不純物領
域)2d、2f、2g、および2iに対し、断面がT字
型形状を有する第1の導電層6c、6d、6eおよび6
fがそれぞれ形成され、これらの第1の導電層6c〜6
fは、不純物領域2d、2f、2gおよび2iにそれぞ
れ電気的に接続される。第1の導電層6c〜6fは、対
応の不純物領域2d、2f、2g、および2iに電気的
に接続するためのプラグ部分(脚部分)と、実際に容量
を形成するための、比較的大きな表面面積を有するフラ
ット部分を有する。この導電層6c〜6fは、図4に示
すメモリセルのストレージノードを構成する導電層6a
および6bと同一の製造プロセスで形成され、かつ同一
の構造(不純物ドープトポリシリコン)を備える。これ
らの第1の導電層6c〜6fは、所定形状にパターニン
グされており、互いに層間絶縁層により分離されてい
る。
プにグループ化される。第1のグループの第1の導電層
6cおよび6dに対して、絶縁膜(第1の絶縁膜)7c
を介してこれらの第1の導電層6cおよび6dの表面に
対向して低抵抗の高濃度に不純物がドープされたポリシ
リコンで構成される第2の導電層9aが形成される。第
2のグループの第1の導電層6eおよび6fに対して
は、第2の絶縁膜7dを介してこれらの第1の導電層6
eおよび6fの表面に対向して高濃度に不純物がドープ
された低抵抗の第3の導電層9bが形成される。導電層
9aおよび9bは、互いに電気的に分離される。第2の
導電層9aは、一方電極ノードVAに電気的に接続さ
れ、第3の導電層9bは、他方電極ノードVBに接続さ
れる。
純物領域)2eおよび2hに対し、図の水平方向に沿っ
て延在する第5の導電層5aが電気的に接続される。こ
の第5の導電層5aは、図4に示すメモリセルのビット
線5に対応し、高融点金属シリサイドなどで構成され
る。
から明らかなように、領域Iにおいて、2つのメモリセ
ルAおよびBが形成され、領域IIにおいて、2つのメ
モリセルCおよびDが形成される。通常のメモリセル構
造においては、セルプレート電極層はすべて相互接続さ
れて、メモリセルキャパシタの共通電極を構成する。こ
の図5に示す構成においては、領域Iに設けられたセル
プレートに相当する第2の導電層9aと領域IIに形成
された導電層9bとは互いに分離される。第1の不純物
領域2d〜2iは、半導体基板領域であるNウェル10
を介して電気的に相互接続される。したがって、素子A
およびBに形成される容量が互いに並列に接続され、ま
た素子CおよびDに形成された容量が互いに並列に接続
され、これらの容量の並列体が互いに直列に接続され
る。したがって、電極ノードVAおよびVBをそれぞれ
電源ノード(電源線)および接地ノード(接地線)に接
続することにより、デカップリング容量を実現すること
ができる。
れらの素子A〜Dの占有面積が十分小さくされている。
キャパシタ絶縁膜7cおよび7dはメモリセルのキャパ
シタ絶縁膜7aおよび7bと同様シリコン窒化膜および
シリコン酸化膜の2層構造を備えており、十分大きな容
量値を低占有面積で実現することができる。
構成を備えているため、Nウェル10の形成を除いてす
べてメモリセルの対応物製造工程と同一の工程で各導電
層および不純物領域を形成することができ、DRAMに
おいて、製造工程数を増加させることなく面積効率の優
れた容量を実現することができる。
ウトを示す図である。図6においては、図5に示す素子
AおよびBに対応する部分の平面レイアウトが示され
る。図6において、不純物領域2dおよび2eの間に、
導電層3eが配設され、不純物領域2eおよび2fの間
に、導電層3fが配置される。不純物領域2eは、コン
タクト孔15を介して、ビット線に相当する導電層5a
に電気的に接続される。導電層3eおよび3fと導電層
5aとは互いに直交する方向に配設される。これは先に
説明したように、メモリセルと同一構成を備えており、
導電層3eおよび3fはワード線に相当し、導電層5a
はビット線に相当するためである。不純物領域2dに
は、破線で示すプラグ部分を介して導電層6cが電気的
に接続され、不純物領域2fには、破線で示すプラグ部
分を介し、導電層6aが電気的に接続される。導電層6
cおよび6d上に、導電層9aが配置される。容量の電
極ノードを構成する導電層6cおよび6dは、ともに導
電層3eおよび3f上にまで延在している。また、図5
に示されるように、この導電層6cおよび6dの上側平
坦部分は膜厚が厚くされており、その側面の表面積が十
分大きくされる。したがって、導電層9aおよび導電層
6cおよび6dの対向面積が十分大きくされる。すなわ
ち、DRAMのメモリセルキャパシタの特徴である小占
有面積で大きな容量値を実現するという特徴を備える容
量を得ることができる。この図6に示すような容量素子
がメモリセルのアレイ構成と同様必要な数だけ行および
列方向に延在して配置される。
びこの発明による容量の電気的等価回路を示す図であ
る。図7(A)に示すように、1つの容量素子は、導電
層9aと導電層6(6c〜6f)とで形成される容量C
Sと、導電層3(3e〜3h)と半導体基板領域10と
で形成される容量Cpを含む。容量Cpおよび容量CS
は、半導体基板領域10に並列に接続される。容量CS
の一方電極がノードVAに接続される。容量Cpを形成
する導電層3(3e〜3h)はフローティング状態とさ
れてもよく、また後に説明するように一定の電位に固定
的に接続されてもよい。容量Cpは、メモリセルのアク
セストランジスタのゲート容量に相当する。したがって
容量Cpの耐圧は、電源電圧VCC以上あり、導電層5
に固定的に電源電圧VCCが与えられても何ら信頼性が
損なわれることはない。一方、メモリセル容量CSは、
その絶縁膜が十分薄くされており、耐圧は小さい。この
容量CSをノードVAおよびVBの間に直列に接続する
ことにより、ノードVAおよびVBの間の電圧が容量分
割され、電源ノードVAに電源電圧VCCが印加され、
電源ノードVBに接地電圧VSSが印加される場合にお
いて、容量CSにはVCC/2の電圧が印加されるだけ
であり、その信頼性は損なわれない。
導体基板領域10の間に、容量CSが並列に複数個(本
実施の形態においては2個)並列に接続される。また電
源ノードVBと半導体基板領域10の間に容量CSが複
数個(本実施の形態においては、2個)が並列に接続さ
れる。図7(B)においては、容量Cpは、容量CSに
比べて小さいため示していない。図7(B)に示すよう
に、ノードVAおよびVBに、それぞれ電源電圧VCC
および接地電圧VSSを印加する場合、ノードVAと半
導体基板領域10の間にVCC/2の電圧が印加され、
ノードVBと半導体基板領域10の間に電圧VCC/2
が印加される。ただし、領域Iおよび領域IIに含まれ
る容量素子の数が等しい場合である。この領域Iおよび
領域IIそれぞれに含まれる容量素子の数をX個とする
と、領域Iおよび領域IIのそれぞれは、X・CSの容
量値を与える。したがって、この電源ノードVAおよび
VBの間の容量値は、容量X・CSが2個直列に接続さ
れるため、X・CS/2の容量値となる。
配置を概略的に示す図である。図8において、DRAM
20は、行および列のマトリックス状に配列されるDR
AMメモリセルを有するメモリセルアレイ22と、この
メモリセルアレイ22に対するデータの入出力およびリ
フレッシュを制御するための周辺回路26aおよび26
bを含む。周辺回路26aおよび26bは、データ入出
力回路、アドレス入力回路、外部制御信号入力回路およ
び内部制御信号発生回路、アドレスデコード回路を含
む。DRAM20の適当な位置に、この発明に従って形
成される容量24が配置される。容量24は、電圧ノイ
ズの発生する可能性の大きな回路部分近傍に配置され
る。
ルMOSトランジスタおよびpチャネルMOSトランジ
スタを含む。CMOS構成とすることにより消費電力の
低減を図る。
bに含まれるCMOS回路の構成の一例を示す、図9
(B)にその電気的等価回路を示す。図9(A)におい
て、P型半導体基板領域1表面に、Nウェル30が形成
される。このNウェル30領域内に、pチャネルMOS
トランジスタが形成される。Nウェル30の周辺部に素
子分離のための素子分離膜31bおよび31cが形成さ
れる。同様、周辺回路において、隣接する構成要素と分
離するための素子分離膜31aが配置される。素子分離
膜31aおよび31bの間の半導体基板領域1の表面
に、互いに間隔をおいて、高濃度のN型不純物領域32
aおよび32bが形成される。この不純物領域32aお
よび32bの間の基板領域表面上に、ゲート絶縁膜を介
してゲート電極層34が形成される。不純物領域32a
は電極配線36を介して接地ノード37に電気的に接続
される。不純物領域32bは、電極配線38を介して出
力ノード39に電気的に接続される。
て高濃度のP型不純物領域40aおよび40bが形成さ
れる。不純物領域40aは電極配線38に電気的に接続
される。不純物領域40bは、電極配線44を介して電
源ノード45に電気的に接続される。不純物領域40a
および40bの間のNウェル30の表面上にゲート絶縁
膜を介してゲート電極層42が形成される。ゲート電極
層34および42へは、図示しない部分からの信号が与
えられる。Nウェル30内に形成される不純物領域40
aおよび40bならびに電極層42によりpチャネルM
OSトランジスタQ1が形成され、P型半導体基板領域
1と不純物領域32aおよび32bならびにゲート電極
34がnチャネルMOSトランジスタQ2を形成する。
MOSトランジスタQ1およびQ2は、図9(B)に示
すように、CMOSインバータを構成する。すなわち、
電源ノード45と出力ノード39の間にpチャネルMO
SトランジスタQ1が接続され、出力ノード39と接地
ノード37の間に、nチャネルMOSトランジスタQ2
が接続される。MOSトランジスタQ1およびQ2のゲ
ートには、図示しない部分からの入力信号が共通に与え
られる。
OS構成を備える場合、pチャネルMOSトランジスタ
を生成するために、Nウェル30が形成される。このN
ウェル30の形成工程と同じ工程で、図5に示す基板領
域としてのNウェル10を形成する。
に、メモリセル形成と周辺回路形成とは並行して行なわ
れる。周辺回路のpチャネルMOSトランジスタ形成の
ためのNウェルの形成は、一般に、メモリセルのアクセ
ストランジスタのための不純物領域形成よりも先に行な
われる。このため、周辺回路のNウェル形成と、容量素
子形成のためのNウェル10形成とを同一工程で行なう
ことにより、製造工程は何ら増加することはない。ま
た、仮に、メモリセルのアクセストランジスタおよび周
辺回路のnチャネルMOSトランジスタ形成のための不
純物領域が形成された後に、周辺回路のpチャネルMO
Sトランジスタ用のNウェル30が形成される構成にお
いても、容量素子において、不純物領域が形成された後
さらにN型不純物イオンを注入してNウェルを形成すれ
ば、単に不純物領域の不純物濃度が増加するだけであ
り、これらの第1の不純物領域が電気的に相互接続され
るため、特に問題は生じない。
態に従えば、メモリセルキャパシタと同一構成のキャパ
シタを複数個設け、これらを第1および第2のグループ
に分割し、このグループ化に応じてセルプレート電極を
電気的に分離して、かつ不純物領域を基板領域を介して
電気的に相互接続する構成としているため、何ら耐圧特
性が損なわれることなく、面積効率の優れた容量を実現
することができる。
施の形態2の半導体装置の構造を概略的に示す図であ
る。図10に示す構造においては、図5に示す素子分離
膜8c〜8eは設けられていない。領域IおよびIIの
境界領域のNウェル10の表面に高濃度N型不純物領域
2jが形成される。素子分離膜(フィールド絶縁膜)8
c〜8e上に形成された導電層3i〜3lは、Nウェル
10表面上に他の導電層3e〜3hと同様、ゲート絶縁
膜を介して配置される。他の構成は、図5に示す構成と
同じであり、対応する部分には同一の参照番号を付し、
それらの説明は省略する。
ていた領域に配置することにより、Nウェル10の表面
抵抗を小さくすることができ、領域Iに形成された容量
と領域IIに形成された容量との電気的接続をより低抵
抗で実現することができる。
るために用いられる。本実施の形態においては、Nウェ
ル10の表面に形成された不純物領域はすべて電気的に
接続される。したがってこのような素子分離膜は除去さ
れても何ら問題は生じない。さらに素子分離膜は、ゲー
ト絶縁膜に比べてその膜厚が十分厚い。したがって、導
電層3i、3j、3kおよび3lとNウェル10の間の
距離を小さくすることができ、これらの導電層3i〜3
lとNウェル10との間で形成される容量の容量値を大
きくすることができる。
的等価回路を示す図である。図11において、ノードV
Aと基板領域10の間に、素子Aによる容量CSAおよ
び素子Bによる容量CSBが互いに並列に接続される。
容量CSAおよびCSBには、それぞれ導電層3eおよ
び3fによる容量CPAおよびCPBが並列に接続され
る。この半導体基板領域10に対しさらに、素子分離膜
を除去したことにより、導電層3i、3jおよび3kに
容量CPi、CPjおよびCPkが接続される。基板領
域10とノードVBの間に、素子Cおよび素子Dによる
容量CSCおよびCSDが接続される。これらの容量C
SCおよびCSDにはそれぞれ導電層3gおよび3hに
よる容量CPCおよびCPDが接続される。導電層3l
により、基板領域10に対し容量CPlが接続される。
取除き、導電層3i〜3lとNウェル10の間の距離を
小さくしたため、容量CPi、CPj、CPkおよびC
Plの容量値が大きくなり、これらの容量はNウェル1
0に並列に接続されるため、ノードVAとノードVBの
間の容量値が大きくなり、小占有面積でより容量値の高
い容量を実現することができる。
施の形態3である半導体装置の構成を概略的に示す図で
ある。図12に示す構成においては、ビット線に相当す
る第5の導電層5aは設けられていない。同様に、ビッ
ト線に相当する第5の導電層が接続される不純物領域も
応じて設けられていない。ストレージノードに相当する
導電層6cおよび6dがそれぞれ接続する不純物領域2
dおよび2fの間の領域は、したがってその間の長さが
長くなり、また同様領域IIにおいても、ストレージノ
ードに相当する導電層6eおよび6fが接続する不純物
領域2gおよび2iの間の距離が長くなる。この不純物
領域2dおよび2fの間の領域のNウェル10上にゲー
ト絶縁膜4mを介して導電層3mが配設される。領域I
Iにおいても、不純物領域2gおよび2i上のNウェル
10表面上にゲート絶縁膜4nを介して導電層3nが配
設される。他の構成は図10に示す構成と同じであり、
同一参照番号を付し、その詳細説明を省略する。
当する第5の導電層を接続する不純物領域が設けられて
おらず、その領域上には導電層3mおよび3nが延在し
て配置される。したがって、図10に示す構成に比べ
て、この導電層3m、ゲート絶縁膜4mおよびNウェル
10により形成される容量の容量値は、図10に示す導
電層3e、ゲート絶縁膜4eおよびNウェル10が形成
する容量と導電層3f、ゲート絶縁膜4fおよびNウェ
ル10が形成する容量の和よりもその容量値が大きくな
る。すなわち、図11における容量CPAおよびCPB
の容量値の和よりも大きな容量がNウェル10に接続さ
れ、また容量CPCおよびCPDの容量値の和よりも大
きな容量がNウェル10に接続される。したがって、ノ
ードVAおよびVBの間の容量値がより大きくなり、小
占有面積でより大きな容量値を有する容量を実現するこ
とができる。
不純物領域2jが設けられており、この領域においては
導電層3jおよび3kはそれぞれメモリセルのゲート電
極層(ワード線)と同様の形状を備える。これにより、
領域Iの素子が形成する容量値と領域IIの構成要素が
形成する容量値を等しくすることができ、後に説明する
他の実施の形態における容量分割の容量値を等しくする
機能を備える。しかしながら、この不純物領域2jが取
除かれ、不純物領域2fおよび2gの間のNウェル10
表面上に導電層3(3j,3k)が延在するように配置
されてもよい。
ば、ビット線に相当する導電層が接続する不純物領域を
削除し、その領域上にもワード線に相当する導電層を延
在するように構成しているため、この導電層と半導体基
板領域(Nウェル)の間の容量がより大きくなり、より
大きな容量値を有する容量を実現することができる。
施の形態4である半導体装置の構成を概略的に示す図で
ある。この第4の実施の形態においても、ビット線に相
当する導電層は配置されない。ビット線に相当する導電
層が接続する不純物領域2eおよび2hに対し、ストレ
ージノードに相当する導電層6gおよび6hがそれぞれ
設けられる。導電層6gおよび6hは、対応の不純物領
域2eおよび2hに電気的に接続されるプラグ部分(脚
部分)と、表面の容量を形成するための平坦部分とを有
する。セルプレートに相当する導電層9aは、導電層6
c、6dおよび6gの表面に対向して絶縁膜7cを介し
て配置される。また導電層9bは、導電層6e、6f、
および6hの表面に対向して絶縁膜7dを介して配置さ
れる。残りの構成は、図10に示す構成と同じであり、
対応する部分には同一の参照番号を付す。
6gおよび6hにより、導電層9aに対向するストレー
ジノードに相当する導電層の表面面積が増大する。この
場合、導電層6cおよび6dの平坦部分の面積は、その
間に新たに導電層6gが挿入されるため、少し小さくさ
れる。しかしながら、この導電層6cおよび6dの表面
面積の低下は、挿入された導電層6gの平坦部分の表面
積により補償され、かつこの導電層6gの平坦部分の不
足面の表面面積に対向して導電層9aが配置されるた
め、この導電層6gの平坦部分の側面の表面面積だけ容
量値が大きくなる。これは導電層6hに関しても同じで
ある。したがって、ビット線に相当する導電層が接続さ
れる不純物領域に対し、ストレージノードに相当する導
電層を接続し、これを容量として利用することにより、
容量の占有面積の増加を伴うことなく、より大きな容量
値を有する容量を実現することができる。
施の形態5である半導体装置の構成を概略的に示す図で
ある。図14において、P型半導体基板領域1表面に
は、領域Iおよび領域IIそれぞれに対応してN型ウェ
ル10aおよび10bがそれぞれ形成される。N型ウェ
ル10aおよび10bは、互いに電気的に分離して配置
される。このNウェル10aおよび10bの境界領域に
素子分離膜8dが形成される。
fが形成される。不純物領域2dおよび2fには、それ
ぞれストレージノードに相当する導電層6cおよび6d
が形成される。不純物領域2eにはビット線に相当する
導電層5aが電気的に接続される。
膜8cにより不純物領域2dと電気的に分離された高濃
度のN型不純物領域11aが配置される。不純物領域1
1aは、ノードVAに接続される。
いに間をおいてメモリセル不純物領域と同様の不純物領
域2g、2hおよび2iが形成される。不純物領域2g
および2iには、それぞれストレージノードに相当する
導電層6eおよび6fが電気的に接続される。不純物領
域2hには、ビット線に相当する導電層5aが電気的に
接続される。
物領域2iと素子分離膜8eを介して電気的に分離され
る高濃度のN型不純物領域11bが形成される。この不
純物領域11bは、電極ノードVBに電気的に接続され
る。不純物領域11aおよび11bは、ともに不純物領
域2d〜2iと同一の製造工程で形成される。素子分離
膜8c、8dおよび8e表面には、ワード線に相当する
導電層3i,3j,3kおよび3lがそれぞれ形成され
る。
6d、6eおよび6fの表面に対向して、メモリセルの
キャパシタ絶縁膜と同様の絶縁膜7eを介してセルプレ
ートに相当する導電層9cが配置される。この導電層9
cは、領域IおよびIIにわたって連続的に配置され
る。
的等価回路を示す図である。図15に示すように、Nウ
ェル10aが容量の一方電極ノードを構成し、Nウェル
10bが、容量の他方電極ノードを構成する。導電層9
cにより、容量を構成する容量素子(メモリセルキャパ
シタに対応)の一方電極(ストレージノードに相当)が
相互接続される。Nウェル10aおよび10bは、固有
の抵抗値を有している。この図15に示す構成の場合、
先の実施の形態に比べて、Nウェルの長さが短くなり、
電極ノードVAと各容量素子の電極(不純物領域)の間
の抵抗値が小さくなり、この領域における電圧降下を小
さくすることができる。これは、Nウェル10bと電極
ノードVBに対して同様である。導電層9cは、Nウェ
ルよりもその抵抗値が小さい。したがって、抵抗成分に
起因する電圧低下の影響を排除し、領域IおよびIIの
電圧ノイズ発生時において、RC遅延を伴うことなく高
速で電荷の供給/吸収を行なうことができる。
えば、メモリセルキャパシタと同一構成を備える容量素
子を互いに電気的に分離されたウェル領域内に形成し、
この容量素子の共通電極を共通に接続し、かつそれぞれ
別々に設けられたウェルを容量素子の電極として利用す
るため、抵抗成分の少ない周波数特性に優れた(遅延の
ない)かつ面積効率の優れた容量素子を実現することが
できる。なお、図14に示す構成において、ビット線に
相当する導電層5aが設けられている。この導電層5a
の抵抗値はNウェル10aおよび10bならびに導電層
9cの抵抗値よりも十分高いと想定している。したがっ
て、この導電層5aによりNウェル10aおよび10b
が電気的に接続される状態が防止される。
は、この導電層5a各領域内においてのみ設けられ、領
域Iおよび領域IIの境界領域で分離される。これによ
り、Nウェル10aと1ウェル10bとは、直流的に完
全に分離される。
施の形態6である半導体装置の構成を概略的に示す図で
ある。この図16に示す構成は、以下の点で図14に示
す構成と異なる。また、ビット線に相当する導電層は設
けられていない。ビット線に相当する導電線が電気的に
接続する不純物領域2eおよび2hに対しては、ストレ
ージノードに相当する導電層6iおよび6jが設けられ
る。これらの導電層6iおよび6jは、それぞれ対応の
不純物領域2eおよび2hに電気的に接続される。セル
プレートに相当する導電層9cは、導電層6c、6i、
6d、6e、6jおよび6fそれぞれの表面に絶縁膜7
eを介して対向して配置される。
aとNウェル10bとは完全に直流的に分離される(ビ
ット線に相当する導電線が設けられていないため)。ま
た新たな導電層6iおよび6jそれぞれにより、領域I
および領域IIのそれぞれの容量値が大きくなる。した
がって、より安定に動作する容量値の大きな容量を実現
することができる。他の構成は、図14に示す構成と同
じであり、対応する部分には同一の参照番号を付す。
ば、互いに分離されたNウェルそれぞれにおいてビット
線に相当する導電線が接続される不純物領域にビット線
に相当する導電層に代えてストレージノードに相当する
導電層を形成しかつ電気的に接続し、これらがセルプレ
ートに相当する導電層と絶縁膜を介して対向するように
配置したため、Nウェル間を完全に直流的に分離するこ
とができ、所望の耐圧特性を実現することができかつさ
らにこの新たに設けられた導電層により、容量値が大き
くなり、面積効率に優れた容量が実現される。
施の形態7である半導体装置の構成を概略的に示す図で
ある。この図17に示す半導体装置の構造は、図14に
示す半導体装置と以下の点で異なっている。ビット線に
相当する導電層が設けられていない。また、このビット
線に相当する導電線(第5の導電層)が接続する不純物
領域(図14の領域2eおよび2h)は設けられていな
い。Nウェル10aにおいて不純物領域2dおよび2f
の間のNウェル10a表面上には、ゲート絶縁膜4mを
介してワード線に相当するゲート電極層(導電層)3m
が配設される。Nウェル10bにおいては、不純物領域
2gおよび2iの間のNウェル10bの表面上にゲート
絶縁膜4nを介してワード線に相当するゲート電極層
(導電層)3nが配設される。
ル10aおよびNウェル10bは、互いに直流的に分離
されており、所望の容量分割を行なうことができ、耐圧
特性が保証され、また所望の容量値を有する容量をノー
ドVAおよびVBの間に接続することができる。
は、導電層3mおよび3nの表面面積が大きくなり、そ
れぞれNウェル10aおよび10bとの対向面積が大き
くなる。したがって、この導電層3mおよび3nにより
形成される容量の容量値が大きくなり、応じてこの容量
全体としての容量値を大きくすることができる。
従えば、ビット線に相当する導電層が接続される不純物
領域をなくし、その領域上にワード線に相当するゲート
電極層(導電層)を延在して配置したため、この導電層
と基板領域となるNウェルとの間の容量の容量値を大き
くすることができ、より面積効率の優れた容量を実現す
ることができる。
施の形態8である半導体装置の構成を概略的に示す図で
ある。この図18において、P型半導体基板領域1上に
互いに分離して2つのNウェル10aおよび10bが形
成される。Nウェル10aは領域Iに対応し、Nウェル
10bは領域IIに対応する。Nウェル10aの表面
に、メモリセル構造と同様にして、不純物領域2d、2
e、および2fが形成される。不純物領域2dおよび2
fには、ストレージノードに相当する導電層6cおよび
6dが設けられる。不純物領域2eには、ビット線に相
当する導電層5bが配置される。この導電層5bは、領
域Iに含まれる容量素子の不純物領域2eを相互接続す
る。導電層6cおよび6dの表面に対向して、絶縁膜7
cを介してセルプレートに相当する導電層9aが配置さ
れる。この導電層9aは、電極ノードVAに電気的に接
続される。Nウェル10aにおいて、さらに、不純物領
域2fと素子分離膜8gを介して分離される高濃度のN
型不純物領域11cが形成される。この不純物領域11
cは、不純物領域2d〜2fと同一の製造工程で形成さ
れる。素子分離膜8cおよび8g上には、ワード線に相
当する導電層3iおよび3jが配置される。
ル10aおよび10bを確実に電気的に(直流的に)分
離するために素子分離膜8dが形成される。Nウェル1
0bにおいては、メモリセル構造と同様にして、不純物
領域2g、2hおよび2iがNウェル10bの表面に互
いに間をおいて形成される。不純物領域2gおよび2i
に対しては、ストレージノードに相当する導電層6eお
よび6fがそれぞれ形成される。不純物領域2hには、
ビット線に相当する導電層5aが形成される。この導電
層5aは、領域Iの導電層5bと電気的に分離される。
ストレージノードに相当する導電層6eおよび6fの表
面に対向して、絶縁膜7dを介してセルプレートに相当
する導電層9bが形成される。この導電層9bは、低抵
抗の配線15を介して領域Iの不純物領域11cに電気
的に接続される。Nウェル10bにおいて、さらに、不
純物領域2iと素子分離膜8eにより電気的に分離され
る高濃度N型不純物領域11bが形成される。この不純
物領域11bは、電極ノードVBに電気的に接続され
る。素子分離膜8dおよび8e上には、ワード線相当す
る導電層3kおよび3lがそれぞれ形成される。導電層
9aおよび9bは、互いに分離されている。
等価回路を示す図である。図19に示すように、図18
に示す容量は、電極ノードVAとNウェル10aの間に
領域Iに含まれる容量素子が互いに並列に接続される
(容量素子を容量CSで示す)。一方、導電層9bと電
極ノードVBの間には、領域IIに形成される容量素子
(CS)が互いに並列に接続される。Nウェル10aと
導電層9bが配線15により相互接続される。したがっ
て、この図19の等価回路から明らかなように、図18
に示す半導体装置においても、ノードVAおよびVBの
間に、領域Iに形成された容量素子の並列体と領域II
に形成された容量素子の並列体とが直列に接続される構
成が得られる。本実施の形態においても、先の実施の形
態1ないし7と同様の効果を得ることができる。
施の形態9である半導体装置の構成を示す図である。こ
の図20に示す半導体装置の構成は、以下の点で図18
に示す半導体装置の構成と異なっている。すなわち、ビ
ット線に相当する導電層が接続されるべき不純物領域2
eおよび2hに対し、ストレージノードに相当する導電
層が設けられる。領域Iにおいては、セルプレートに相
当する導電層9aが、導電層6c、6kおよび6dの表
面に絶縁膜7cを介して対向するように配置される。領
域IIにおいては、導電層9bが、導電層6a、6lお
よび6fの表面に絶縁膜7aを介して対向して配置され
る。
す構成と比べてさらに、導電層9aが導電層6c、6k
および6dの表面と対向する表面の面積が増加する。同
様、導電層9bが導電層6e、6lおよび6fと対向す
る表面の面積が増大する。したがって、領域IおよびI
Iそれぞれにおいて、容量の容量値が増大する。
ば、図18に示す半導体装置の効果に加えて、さらに面
積効率の優れた容量を実現することができる。
実施の形態10である半導体装置の構成を概略的に示す
図である。この図21に示す半導体装置の構成は、以下
の点で図18に示す半導体装置の構成と異なっている。
ビット線に相当する導電層5aおよび5bは設けられて
いない。またこのビット線に相当する導電層5aおよび
5bが接続する不純物領域2eおよび2hが設けられて
いない。領域Iにおいては、不純物領域2dおよび2f
の間のNウェル10a表面上にゲート絶縁膜4mを介し
て導電層3mが配置される。領域IIにおいては、不純
物領域2gおよび2iの間のNウェル10b上にゲート
絶縁膜4nを介して導電層3nが配置される。
がNウェル10aと形成する容量の容量値が大きくな
る。同様、導電層3nがNウェル10bと形成する容量
の容量値が大きくなる(対向面積が増大するため)。し
たがって、領域IおよびIIそれぞれにおいて、容量の
容量値を大きくすることができる。
ば、面積を増加を伴うことなく、容量値を増加させるこ
とができ、面積効率の優れた容量を実現することができ
る。
実施の形態11である半導体装置の要部の構成を示す図
である。この図22においては、1つの容量素子の構成
が代表的に示される。図22において、Nウェル10表
面に、高濃度のN型不純物領域2xおよび2yが形成さ
れる。不純物領域2yには、ストレージノードに相当す
る導電層6が電気的に接続される。導電層6の表面に絶
縁膜を介して対向してセルプレート層に相当する導電層
9が配置される。
ル10表面上に、ゲート絶縁膜を介して導電層3が形成
される。この導電層3が、導電層9に電気的に接続され
る。ワード線に相当する導電層3はすべて対応の領域の
セルプレート線に相当する導電層9に電気的に接続され
る。これにより導電層3はNウェル10との間で容量を
形成するため、導電層9および導電層6およびその間の
絶縁膜で形成される容量CSと導電層3とNウェル10
とその間のゲート絶縁膜とで構成される容量CWが互い
に並列に接続される。したがって、容量の容量値をより
大きくすることができる。
を示す図である。この図23に示す容量素子の接続形態
は図5に示す容量構造に対応する。セルプレートに相当
する導電層9aおよび9eは互いに分離して配置され
る。ノードVAが導電層9aに電気的に接続され、ノー
ドVBが導電層9bに電気的に接続される。導電層9a
とNウェル10の間に、容量CSが互いに並列に接続さ
れる。この容量CSと並列にさらに、ゲート電極層(ワ
ード線)に相当する導電層3により形成される容量CW
が並列に接続される。同様、導電層9bとNウェル10
の間にも容量CSおよびCWが並列に接続される。容量
CWを単純な寄生容量として機能させるのではなく、確
実に容量CSと並列な容量として接続することができ、
確実にこの容量の容量値を大きくすることができる。
続形態を示す図である。図24(A)に示す接続態様
は、図14に示す半導体装置の構成に対応する。この構
成においては、セルプレートに相当する導電層9cは、
容量素子すべてに共通に接続される。Nウェル10aお
よび10bがそれぞれ互いに分離される。Nウェル10
aが、ノードVAに電気的に結合され、Nウェル10b
がノードVBに電気的に結合される。この接続態様にお
いても、ゲート電極層に相当する導電層3とセルプレー
トに相当する導電層9cを相互接続することにより、N
ウェル10aと導電層9cの間に容量CWおよびCSが
互いに並列に接続され、導電層9cとNウェル10bの
間に容量CSおよびCWが互いに並列に接続される。
続形態を示す図である。図24(B)に示す接続態様に
おいては、セルプレートに相当する導電層9aおよび9
bは互いに分離され、またNウェル10aおよび10b
も互いに分離される。ノードVAが導電層9aに電気的
に接続され、Nウェル10bがノードVBに電気的に接
続される。Nウェル10aが配線15を介して導電層9
bに接続される。この態様においても、ワード線(ゲー
ト電極層)に対応する導電層3とセルプレートに相当す
る導電層とを相互接続することにより、導電層9aとN
ウェル10aの間および導電層9bとNウェル10bの
間のそれぞれにおいて、容量CSと容量CWが互いに並
列に接続される。
ば、ワード線に相当する導電層とセルプレートに相当す
る導電層とを電気的に相互接続しているため、セルプレ
ートに相当する導電層と基板領域に相当するNウェルと
の間にメモリセルキャパシタに対応する容量とゲート電
極層に対応する導電層とNウェルとの間の容量とが互い
に並列に接続され、より大きな容量値を備える容量を実
現することができる。
は、この発明の実施の形態12の半導体装置の電気的等
価回路を示す図である。図25(A)において、互いに
分離されたNウェル10aおよび10bがビット線に相
当する導電層5aで相互接続される。先に図5において
説明したように、Nウェル10aおよび10bに不純物
領域を介してビット線に相当する導電層5aが接続され
る。ビット線は、低抵抗導体で構成される(信号振幅損
失を少なくし、かつ高速で信号伝播を行なうため)。し
たがって、このような低抵抗のビット線と同一の構造の
導電層5aを利用することにより、Nウェル10aおよ
び10bが低抵抗で接続される。したがって実効的にN
ウェル10aおよび10bの拡散抵抗rは無視すること
ができる値となり、このノードVAおよびVBの間に接
続される容量の寄生抵抗を小さくすることができ、ノー
ドVAおよびVBにおける電圧変化に対して高速で追随
して電荷を供給または吸収することができる。これによ
り、高速応答する周波数特性の優れたデカップリング容
量を実現することができる。ここで、図25(A)にお
いては、導電層9aおよび9bは互いに分離されてお
り、それぞれノードVAおよびVBに接続される。Nウ
ェルは、互いに分離されたウェルであってもよく、1つ
の共通ウェルであってもよい。
ドVAおよびVBがNウェル10aおよび10bにそれ
ぞれ電気的に接続される。容量CSの一方電極は、導電
層9cにより共通に接続される。Nウェル10aは不純
物領域(明確に示さず)を介してビット線に相当する導
電線5aにより相互接続される。Nウェル10bも、不
純物領域(明確に示さず)を介してビット線に相当する
導電層5bにより接続される。ノードVAおよびVBに
付随する寄生抵抗を小さくすることができ(Nウェル1
0aおよび10bの拡散抵抗を導電層5aおよび5bに
よりそれぞれ「杭打ち」構造としてその抵抗値rをほぼ
無視することができる)、ノードVAおよびVBにおけ
る変化に対して高速で容量CSから電荷を吸収または供
給することができる。図25(C)に示す構成において
は、セルプレートに相当する導電層9aがノードVAに
接続され、Nウェル10aが導電層9bに電気的に配線
15を介して接続される。Nウェル10cがノードVB
に電気的に接続される。Nウェル10aおよびビット線
に相当する導電層5aが図示しない不純物領域を介して
並列に接続される。Nウェル10cには、ビット線に相
当する導電層5bが図示しない不純物領域を介して電気
的に接続される。この構成においても、Nウェル10a
および10bの拡散抵抗rは導電層5aおよび5bによ
りほぼ無視することのできる値とすることができ、電荷
移動時に伴うRC遅延を大幅に低減することができ、高
速応答特性に優れた、周波数特性が改善された容量を実
現することができる。
に従えばNウェルを所定の間隔で不純物領域を介してビ
ット線に相当する導電線で接続しているため、Nウェル
の拡散抵抗をほぼ無視することができ、電荷伝播時のR
C遅延をほぼ無視することができ高速応答が可能な周波
数特性の優れた容量を実現することができる。
実施の形態13である半導体装置の構成を概略的に示す
図である。図26においては、複数の容量素子(図にお
いて○印で示す)が行および列のマトリックス状に配置
される。この容量素子は、DRAMメモリセルと同様の
構成を備える。容量素子の各行に対応してワード線に相
当する導電層30a〜30nが配設される。ビット線に
相当する導電線50a〜50fが列方向に配設される。
容量素子は、メモリセルと同様の配列を有するため、ビ
ット線に相当する導電層は対をなして配設される。対を
なす導電層(たとえば導電層50aおよび50b)とワ
ード線に相当する導電線30a〜30nの交差部に対応
して容量素子が配置される。ワード線に相当する導電層
30a〜30fは、その両端において低抵抗のたとえば
アルミニウムで構成される配線56aおよび56bによ
り相互接続される。配線56aが共通ノード52aに電
気的に接続される。ワード線に相当する導電層30g〜
30nがその両端において、低抵抗のアルミニウムで構
成される配線56cおよび56dにより相互接続され
る。配線56cが共通ノード52bに電気的に接続され
る。
に対応してセルプレートに相当する導電層9aが配設さ
れる。導電層30g〜30lに対応して、セルプレート
に対応する導電層9bが配設される。導電層9aおよび
9bは互いに分離されている。この導電層9aはノード
55aに電気的に接続される。ノード52aおよび55
aが低抵抗配線57aにより相互接続される。一方、導
電層9bがノード55bに相互接続され、かつノード5
5bが低抵抗の配線57bを介して共通ノード52bに
電気的に接続される。
(Aa)に示す回路と電気的に等価となる。容量素子を
行および列のマトリックス状に配列することにより、数
多くの容量素子を小占有面積で効率的に配置することが
でき、面積効率の優れた容量を実現することができる。
このため、ワード線に相当する導電層30a〜30lを
それぞれ対応のセルプレートに相当する導電層9aおよ
び9bに電気的に接続することにより、この導電層30
a〜30lが基板領域(Nウェル)と形成する容量が並
列的に付加されることにより、容量値が大きくなる。容
量の電極ノードは、図25(A)〜(c)のいずれの等
価回路を実現するかにより適当に定められる。
現する場合には、ビット線に相当する導電層50a〜5
0fは、それぞれ導電層9aおよび9bに対応して分割
されかつ互いに分離される。
に従えば、容量素子を行列状に配列し、かつ各ワード線
に対応する導電層を電気的に相互接続し、ワード線に相
当する導電層の相互接続ノードを対応のセルプレートに
相当する導電層の電気的に接続しているため、ワード線
に相当する導電層を容量素子として利用することができ
面積効率の優れた容量を実現することができる。また容
量素子を行および列のマトリックス状に配列することに
より、複数の容量素子を効率的に配置することができ
る。
実施の形態14である半導体装置の構成を概略的に示す
図である。図27においては、ワード線に相当する導電
層30a〜30gがセルプレートに相当する導電層9a
に対応して配置され、ワード線に相当する導電層30h
〜30nが、セルプレートに相当する導電層9bに対応
して配置される。導電層30a〜30gは、低抵抗のた
とえばアルミニウムで構成される配線50aにより相互
接続される。配線56aは共通ノード57aに電気的に
接続される。導電層30h〜30nは、低抵抗の配線5
6cにより相互接続される。配線36cは共通ノード5
7bに電気的に接続される。導電層9aおよび9bは互
いに分離される。導電層30a〜30eと直交する方向
に、ビット線に相当する導電層50a〜50fが配置さ
れる。導電層30h〜30nと直交する方向にビット線
に相当する導電層50g〜50lが配置される。導電層
50a〜50lは、その両端において、低抵抗の配線5
8aおよび58bにより相互接続される。導電層9aは
ノード55aに接続される。ノード55aは低抵抗配線
57aを介して共通ノード52aに接続される。導電層
9bは、ノード55bに電気的に接続される。ノード5
5bは低抵抗配線57bを介して共通ノード52bに電
気的に接続される。
lは、それぞれ1つのウェル領域に対してのみ延在す
る。導電層50a〜50lの1つにおいてノイズが発生
しても、配線58aおよび58bによりこのノイズが分
散され、応じて全ノイズが吸収されることになり、ノイ
ズに強い電極構造を実現することができる。図27に示
す接続配置は、図25(A)に示す接続態様に対応する
(図25(A)にはワード線に相当する導電層が形成す
る容量CWは示していない)。ビット線に対応する導電
層も分割する場合には、配線58aおよび58bがこの
導電層9aおよび9bの分割形状に応じて分割される。
なお容量素子の配置は、図26に示す容量素子の配置と
同じである。
ば、容量素子を行および列のマトリックス状に配列し、
かつワード線に相当する導電層を共通に対応のセルプレ
ートに相当する導電層に電気的に接続しているため、こ
のワード線に相当する導電層を容量として利用すること
ができ、大きな容量値を小占有面積で実現することが可
能となる。
発明の実施の形態15である半導体装置の構成を示し、
図28(B)は、図28(A)に示す半導体装置の動作
を示す波形図である。図28(A)において、半導体装
置は、入力ノード100と内部ノード99の間に接続さ
れる容量Cと、内部ノード99と接地ノードの間に接続
されるダイオードD1と、内部ノード99と出力ノード
101の間に接続されるダイオードD2を含む。容量C
には、先の第1ないし第14の実施の形態において説明
した容量が用いられる。すなわち、メモリセルキャパシ
タと同一の構成を備える複数個の容量CaおよびCbが
直列に接続される。容量CaおよびCbは、それぞれ複
数の容量素子で構成されてもよく、それぞれ1個の容量
素子で構成されてもよい。ダイオードD1は、内部ノー
ド99にそのアノードが接続され、接地ノードにカソー
ドが接続される。ダイオードD2は、内部ノード99に
カソードが接続され、出力ノード101にアノードが接
続される。次にこの半導体装置の動作を図28(B)に
示す動作波形図を参照して説明する。
接地電位VSS(0V)と電源電圧VCCの間で所定の
パルス幅および周期を有して変化する。クロック信号φ
がハイレベルに立上がると、内部ノード99は、容量C
のチャージポンプ動作により、その電位が上昇する。内
部ノード99の電位が出力ノード101の電位よりも高
くなり、ダイオードD2は逆バイアス状態とされ、オフ
状態とされる。一方、ダイオードD1が導通し、内部ノ
ード99の電位をVFの電圧レベルに低下させる。ここ
でVFは、ダイオードD1およびD2の順方向降下電圧
を示す。
下がると、内部ノード99の電位VFが容量Cのチャー
ジポンプ動作によりVF−VCCの電圧レベルに低下す
る。この状態ではダイオードD2が導通し、出力ノード
101から内部ノード99へ正電荷が流れ込み、出力ノ
ード101の電圧VBBが低下する。出力ノード101
と内部ノード99の電位差がVFとなると、ダイオード
D2がオフ状態とされる。再びクロック信号φがハイレ
ベルに立上がり、内部ノード99の電位が上昇し、ダイ
オードD1により内部ノード99の電位がVFの電圧レ
ベルにクランプされる。この動作を繰返すことにより、
出力ノード101からの電圧VBBは、−VCC+2・
VFの電圧レベルに低下する。
BBは、DRAMのメモリアレイ部の基板領域へ印加さ
れ、バイアス電圧として利用される。またワード線の誤
選択を防止するため、非選択ワード線へ負電圧VBBを
伝達する構成が用いられることもある。このような回路
は、DRAMではオンチップに設けられる。したがって
その占有面積はできるだけ小さいのが望ましい。容量C
の電荷注入量(チャージポンプ率)は、その容量値に比
例する。したがって、先の第1ないし第14の実施の形
態において説明した小占有面積で大きな容量値を有する
容量Cを利用することにより、低占有面積で効率的に所
望の電圧レベルの負電圧VBBを生成する負電圧発生回
路を実現することができる。
明の実施の形態16である半導体装置の構成を示し、図
29(B)はこの図29(A)に示す半導体装置の動作
波形を示す。図29(A)において、入力ノード100
と内部ノード102の間に容量Cが接続され、電源ノー
ドVCCと内部ノード102の間にダイオードD3が接
続され、内部ノード102と出力ノード103の間にダ
イオードD4が接続される。ダイオードD3は、そのア
ノードが電源ノードVCCに接続され、そのカソードが
内部ノード102に接続される。ダイオードD4はアノ
ードが内部ノード102に接続され、そのカソードが出
力ノード103に接続される。容量Cには、先の実施の
形態1ないし14において説明した容量が利用される。
2つの直列接続された容量CaおよびCbを代表的に示
す。次に、この図29(A)に示す半導体装置の動作を
その動作波形図である図29(B)を参照して説明す
る。
ノード102の電位もローレベルに低下する。このと
き、ダイオードD3が導通し、内部ノード102は、ダ
イオードD3によりVCC−VFの電圧レベルにクラン
プされる。ここで、VFはダイオードD3およびD4の
順方向降下電圧を示す。この状態においては、内部ノー
ド102の電圧レベルは出力ノード103の電圧VPP
の電圧レベルよりも低いため、ダイオードD4はオフ状
態にある。クロック信号φがハイレベルへ立上がると、
内部ノード102の電圧レベルは2・VCC−VFの電
圧レベルに上昇し、ダイオードD4が導通する。これに
より内部ノード102から出力ノード103へ正電荷が
流れ、電圧VPPの電圧レベルが上昇する。内部ノード
102の電圧レベルがVPP+VFとなると、ダイオー
ドD4がオフ状態とされる。再びクロック信号φがロー
レベルとなると、容量Cのチャージポンプ動作により、
ノード102の電位レベルが低下し、再びダイオードD
O3によりVCC−VFの電圧レベルにプリチャージさ
れる。再びクロック信号φの電圧レベルが上昇すると、
容量Cのチャージポンプ動作により、内部ノード102
の電圧レベルが上昇する。以降この動作を繰返すことに
より、出力ノードからの電圧VPPは、2・VCC−2
・VFの電圧レベルにまで上昇する。
高い電圧レベルであり、DRAMにおいて、選択ワード
線上に伝達されるワード線駆動信号を形成するために利
用される。他のたとえばシェアードセンスアンプ構成に
おいて、選択ブロックのビット線対をセンスアンプに接
続するための接続制御信号を生成するためにも利用され
る。このような高電圧VPPを発生するための回路はオ
ンチップに設けられる。したがって、小占有面積の高電
圧発生回路が要求される。この高電圧発生回路は容量C
のチャージポンプ動作を利用している。クロック信号の
1サイクルにおいて注入される電荷量は、容量Cの容量
値に比例する。したがって、本実施の形態1ないし14
において説明した容量を利用することにより、効率的に
電荷を注入することができ、高速で安定な高電圧VPP
を生成することのできる小占有面積の高電圧発生回路を
実現することができる。
明の実施の形態17の半導体装置の構成を示し、図30
(B)は、図30(A)に示す半導体装置の動作を示す
信号波形図である。図30(A)において、半導体装置
は、信号入力ノード104に与えられる制御信号(クロ
ック信号φ1)をバッファ処理して内部ノード106へ
伝達するバッファB1と、信号入力ノード105へ与え
られる制御信号(クロック信号)φ2をバッファ処理し
て容量Cを介して内部ノード106へ伝達するバッファ
B2と、出力ノード107と接地ノードとの間に接続さ
れる負荷容量CLを含む。容量Cは、先の第1ないし第
14の実施の形態で示した容量の構造を備える。次に動
作について図30(B)に示す信号波形図を参照して説
明する。
号φ1が電源電圧VCCレベルのハイレベルへ立上がる
と、バッファB1によりノード106の電位が立上が
り、容量CLが電源電圧VCCレベルに充電される。こ
のときまだ、制御信号φ2はローレベルである。次い
で、制御信号φ2がハイレベルへ立上がると、バッファ
B2から電源電圧VCCレベルの信号が容量Cへ与えら
れる。容量Cは、このバッファB2からのハイレベルの
信号に従ってチャージポンプ動作を行なってノード10
6の電位を上昇させる。この容量Cから供給される電荷
は負荷容量CLへ供給される。それにより、出力ノード
107の信号φpの電圧レベルが先の電源電圧VCCレ
ベルよりもさらに上昇する。この電圧レベルは、次式で
求められる。容量Cにより、ノード106へは、C・V
の電荷が注入される。ノード106(出力ノード10
7)の容量は(C+CL)である。したがってこの注入
された電荷C・Vによりノード106(すなわち10
7)の電位上昇ΔVは、電荷保存則から C・V=ΔV・(CL+C) で与えられる。すなわち、 ΔV=C・VCC/(CL+C) 制御信号φ1およびφ2がローレベルへ立下がると、出
力ノード107の電位は接地電位レベルのローレベルに
低下する。この出力ノード107から出力される信号φ
pは、ワード線昇圧信号(選択ワード線の電圧レベルが
ハイレベルになったときに、続いてワード線電位をさら
に上昇させる)などに用いられる。容量Cの容量値が大
きくなるほど昇圧電圧レベルは高くなる。このような制
御信号φpを生成する回路においても、容量Cとして本
実施の形態1ないし14の容量Cを利用することによ
り、低占有面積で所望の電圧レベルの制御信号φpを生
成する昇圧回路を実現することができる。
発明の実施の形態18の半導体装置の構成を示し、図3
1(B)は図31(A)に示す半導体装置の動作を示す
信号波形図である。図31(A)において、半導体装置
は、制御信号φ3が与えられる入力ノード110と内部
ノード112の間に接続される容量Cと、電源ノードV
CCと内部ノード112の間に接続されるダイオード接
続されたnチャネルMOSトランジスタNQ1と、内部
ノード112に接続される一方導通ノードと制御信号φ
4が与えられるノードに結合されるゲートと、出力ノー
ド113に接続される他方導通ノードを有するpチャネ
ルMOSトランジスタPQ1と、出力ノード113に接
続される一方導通ノードと、制御信号入力ノード111
に接続されるゲートと、接地電位を受けるように結合さ
れる他方導通ノードとを有するnチャネルMOSトラン
ジスタNQ2を含む。出力ノード113と接地ノードの
間には、負荷容量CLが設けられる。MOSトランジス
タNQ1は、そのゲートおよびドレインに電源電圧VC
Cを受ける。MOSトランジスタPQ1およびNQ2
は、インバータを構成し、内部ノード112上の電圧お
よび接地電圧を両動作電源電圧として動作する。次にこ
の図31(A)に示す半導体装置の動作を図31(B)
に示す動作波形図を参照して説明する。
部ノード112は、MOSトランジスタNQ1により、
VCC−VTNの電圧レベルに充電される。ここでVT
NはMOSトランジスタNQ1のしきい値電圧である。
制御信号φ4が電源電圧VCCレベルのハイレベルのと
き、MOSトランジスタPQ1がオフ状態(VCC>V
CC−VTN)、MOSトランジスタNA2がオン状態
となり、出力ノード113からの制御信号φpはローレ
ベルにある。
に立下がると、MOSトランジスタNQ2がオフ状態、
MOSトランジスタPQ1がオン状態となる。それによ
り、出力ノード113はMOSトランジスタPQ1を介
して充電され、制御信号φpは、内部ノード112上の
電圧VCC−VTNの電圧レベルにまで上昇する。次い
で制御信号φ3が電源電圧VCCレベルのハイレベルに
立上がると、容量Cのチャージポンプ動作により、内部
ノード112の電圧レベルが2・VCC−VTNの電圧
レベルにまで上昇する。内部ノード112上の電位上昇
は、MOSトランジスタPQ1を介して出力ノード11
3へ伝達される。
り(内部ノード112の電圧レベルが電源電圧VCCよ
りも高くなるため)、出力ノード113の制御信号φp
の電圧レベルが内部ノード112からMOSトランジス
タPQ1を介して与えられる電荷により上昇する。この
制御信号φpの電圧レベルの上昇は、容量CLの容量値
と容量Cの容量値により決定される。制御信号φpの上
昇電圧レベルは、容量CおよびCLの充電電位が等しく
なった電圧レベルである。したがって第17の実施の形
態と同様、この容量CLの充電電位、すなわち制御信号
φpの電圧レベルは、クロック信号φ3によりC・VC
C/(CL+C)の電圧レベルだけ上昇する。
と、MOSトランジスタNQ2がオン状態となり、容量
CLの充電電位が放電され、制御信号φpが接地電圧レ
ベルのローレベルに立下がる。このとき制御信号φ3が
まだハイレベルにあれば、内部ノード112の電圧レベ
ルが電源電圧VCCよりも高い状態のとき、MOSトラ
ンジスタPQ1はオン状態となる。この場合、内部ノー
ド112から接地ノードへMOSトランジスタPQ1お
よびNQ2を介して電荷が放電され内部ノード112の
電圧レベルが低下する。制御信号φ3が接地電圧レベル
のローレベルに立下がると、内部ノード112の電圧レ
ベルも接地電圧レベルに低下し、MOSトランジスタP
Q1は完全にオフ状態とされる。このとき、内部ノード
112は、MOSトランジスタNQ1により、VCC−
VTNの電圧レベルに充電される。
御信号φ3およびφ4に従って所定期間のみ昇圧レベル
のハイレベルとされる制御信号を発生する回路に用いら
れる。このような回路は、先に説明したような、ワード
線駆動信号またはシェアードセンスアンプにおけるビッ
ト線とセンスアンプとの接続を行なうための制御信号を
発生する部分において用いられる。この図31(A)に
示すような昇圧回路においては、容量Cのチャージポン
プ動作により、内部ノード112の電圧レベルを上昇さ
せている。所望の電圧レベルの昇圧制御信号φpを発生
するためには容量Cの容量値が大きいほうが望ましい。
本実施の形態1ないし14において説明した容量(Ca
およびCbで示す)を容量Cとして用いることにより、
小占有面積で大きな容量値を有する容量を実現すること
ができ、低占有面積で所望の電圧レベルの昇圧制御信号
を発生する昇圧回路を実現することができる。
実施の形態19である半導体装置の要部の構成を示す図
である。図32において、容量CaおよびCbの接続ノ
ード150にパッド160が接続される。容量Caおよ
びCbは、電極ノードVAおよびVBの間に直列に接続
される。容量CaおよびCbは、実施の形態1ないし1
4において説明した容量である。
が正常に作られず、絶縁不良が生じ、この一方の容量が
電気的に短絡した状態であっても、電極ノードVAおよ
びVBに印加される電圧が低いと、他方の容量の絶縁破
壊が生じない場合にはこの容量CaおよびCbの直列体
が、1つの容量として機能する場合が考えられる。しか
しながら、正常な他方の容量には、設計で定められた通
常印加される電圧の2倍の電圧が印加される。したがっ
てこの正常な他方の容量も、実使用中に時間の経過に伴
って絶縁破壊する(経時絶縁破壊)。このような不良容
量が製品として出荷されるのを防止するのが、半導体装
置の信頼性から必要とされる。パッド160を設け、こ
の容量CaおよびCbの絶縁不良を製品出荷前に検出す
ることにより、製品の信頼性を改善する。
説明するための図である。まず図33(A)に示すよう
に、プローブを用いてパッド160に、電流計162を
介して中間電圧(VCC/2)の電圧を印加する。電極
ノードVAおよびVBには、それぞれ電源電圧VCCお
よび接地電圧VSSを印加する。容量Caが絶縁不良を
生じており、容量Cbが正常な場合、電極ノードVAか
ら内部ノード150およびパッド160を介して中間電
圧発生源へ電流が流れる。逆に、容量Caが正常であ
り、容量Cbが不良の場合、電流計162を介してパッ
ド160から内部ノード150を介して電極ノードVB
へ電流が流れる。これにより、一方の容量のみが不良の
場合、電圧計162を流れる電流の符号を見ることによ
り、いずれの容量が不良であるかを判別することができ
る。この電流計162を流れる電流値が所定値以上のも
のはすべて絶縁破壊を生じており、不良品であるとして
判定する。
圧VCCを印加する。容量CaおよびCbの少なくとも
一方が不良の場合、内部ノード150からパッド160
を介して電流計162に電流が流れる。先のテスト結果
において電流計162に流れた電流よりも大きな電流が
流れると、容量CaおよびCb両者が不良であると判定
する。
圧(電源電圧VCCまたは接地電圧VSS)を印加し、
電圧計162を流れる電流が所定値以上の場合には、不
良品であると判別する方法が用いられてもよい。
ある。図33(B)においては、パッド160と電極ノ
ードVAの間に電圧計164が接続され、パッド160
と電極ノードVBの間に電圧計166が接続される。電
極ノードVAには電源電圧VCCが印加され、電極ノー
ドVBには、接地電圧VSSが印加される。容量Caお
よびCbが正常な場合、電圧系164および166は、
それぞれVCC/2の電圧値を示す。容量Caが絶縁不
良の場合、内部ノード150の電圧は中間電圧VCC/
2よりも高くなる。一方、容量Cbが絶縁不良を生じて
いる場合には、ノード150の電圧レベルは中間電圧V
CC/2よりも低くなる。この電圧計164および16
6の測定電圧V1およびV2が中間電圧VCC/2より
所定値以上異なっている場合には、この半導体装置の容
量は不良であると判定する。
ドとの具体的接続態様を示す図である。図34(A)に
おいて、容量は電極ノードVAに接続される導電層9a
とNウェル10aとの間に形成される容量CSで構成さ
れる容量Caと、導電層9bとNウェル10bの間に形
成される容量CSで形成される容量Cbを含む。Nウェ
ル10aおよび10bは、それぞれビット線に相当する
導電層5aおよび5びいそれぞれ相互接続されてもよ
い。Nウェル10aおよび導電層9bが配線15により
相互接続される。この配線15は、図32に示す内部ノ
ード150に対応する。したがって、この場合には、配
線15がパッド160に電気的に接続される。
が電極ノードVAに接続され、Nウェル10bが電極ノ
ードVBに接続に電気的に接続される。導電層9cは、
容量CaおよびCbに共通に配設される。Nウェル10
aおよび10bはそれぞれビット線に相当する導電層5
aおよび5bで相互接続されてもよい。この導電層5a
および5bは特に設けられなくてもよい。この構成にお
いては、導電層9cが図32に示す内部ノード150に
対応する。したがって導電層9cがパッド160に電気
的に接続される。
極ノードVAに接続され、導電層9bが電極ノードVB
に電気的に接続される。Nウェル10aおよび10bは
互いに分離されており、これらはビット線に相当する導
電層5aにより相互接続される。容量CaおよびCbの
接続ノード150は、したがって導電層5aに対応す
る。この構成においては、導電層5aがパッド160に
電気的に接続される。
極ノードVAに接続され、導電層9bが電極ノードVB
に電気的に接続される。容量CaおよびCbの他方電極
ノードはNウェル10により相互接続される。このNウ
ェル10に対しビット線に相当する導電層5aが接続さ
れてもよい。この導電層5aは特に設けられなくてもよ
い。この構成においては、Nウェル10が容量Caおよ
びCbの接続ノードに相当し、Nウェル10がパッド1
60に電気的に接続される。このとき、図34(D)に
破線で示すように、導電層5aが設けられている場合に
は導電層5aがパッド160に電気的に接続されてもよ
い。
に従えば、容量の接続ノードにパッドを電気的に接続し
たため、絶縁不良の生じる可能性のある容量を識別する
ことができ、装置の信頼性を改善することができる。
実施の形態20である半導体装置の要部の構成を示す図
である。図35においては、容量CaおよびCbの接続
ノード150と外部ピン端子172の間に、テスト指示
信号TESTに応答して導通するスイッチングトランジ
スタ170が配置される。容量CaおよびCbは電極ノ
ードVAおよびVBの間に直列に接続される。この容量
CaおよびCbは先の第1ないし第14の実施の形態で
示された容量と同一の構成を備える。外部ピン端子17
2は、図示しない他の内部回路が通常動作時に使用し、
信号の入力または出力を行なう。テストモード指示信号
TESTは、外部から直接与えられる構成が用いられて
もよく、また複数の制御信号の動作タイミングの組合せ
または複数の制御信号のタイミング条件および特定のア
ドレスキーを用いて活性状態とされてもよい。
実施の形態19において示したようなパッド160へ外
部からプローブを介して所定の電圧を印加することがで
きない。このため、テストモード指示信号TESTに従
ってこの容量CaおよびCbの接続ノード150を外部
ピン端子172に電気的に接続する。
体装置のテスト態様を示す図である。容量CaおよびC
bは、パッケージ180に収納される。パッケージ18
0には、外部ピン端子182、172および184が配
置される。この外部ピン端子182は電極ノードVAに
電気的に接続され、外部ピン端子184は電極ノードV
Bに電気的に接続される。テストモード時においては、
外部ピン端子172がこの容量CaおよびCbの接続ノ
ード152に接続される。テスト動作時において、テス
タ190から外部ピン端子182および184へそれぞ
れ電源電圧VCCおよび接地電圧VSSが印加される。
外部ピン端子172へは、電流計192を介して所定の
電圧(中間電圧VCC/2)が印加される。この電流計
192に流れる電流が所定値以上あるか否かを判別し、
所定値以上流れる半導体装置は不良品であると判定す
る。電極ノードVBへは外部ピン端子184を介して電
源電圧VCCが印加されてもよい。第19の実施の形態
のテスト方法と同様のテスト方法が用いられればよい。
前の最終テストにおいても、テストモード指示信号TE
STに従って接続ノード150を外部ピン端子170に
接続することができ、外部のテスタ190により、容量
CaおよびCbが絶縁不良を潜在的または顕在的に有し
ているか否かを識別することができ、製品の信頼性を改
善することができる。
は、先の第19の実施の形態においてパッドに電気的に
接続される構成であってもよい。
形態20における容量素子とスイッチングトランジスタ
の具体的接続態様を示す図である。図36(A)におい
ては、容量素子は、導電層9aとNウェル10aの間の
容量CSで形成される容量Caと、導電層9bとNウェ
ル10bの間に形成される容量CSで構成される容量C
bを含む。導電層9aが電極ノードVAに電気的に接続
され、Nウェル10bが電極ノードVBに電気的に接続
される。Nウェル10aが導電層9bに配線15を介し
て電気的に接続される。したがってこの構成において
は、スイッチングトランジスタ170が配線15に対し
て配置される。
電層9cとNウェル10aの間の容量CSで形成され、
容量Cbが導電層9cとNウェル10bの間の容量CS
で構成される。Nウェル10aが電極ノードVAに接続
され、Nウェル10bが電極ノードVBに電気的に接続
される。Nウェル10aおよび10bに対して導電層5
aおよび5bがそれぞれ相互接続されてもよい。この構
成では、接続ノードは導電層9cに相当するため、スイ
ッチングトランジスタ170は、この導電層9cに電気
的に接続される。
層9aとNウェル10aの間の容量CSで構成され、容
量Cbが、導電層9bとNウェル10bの間の容量CS
で構成される。導電層9aおよび9bがそれぞれ電極ノ
ードVAおよびVBに電気的に接続される。Nウェル1
0aおよび10bは、導電層5aにより電気的に相互接
続される。したがって接続ノードは、導電層5aにより
与えられ、スイッチングトランジスタ170がこの導電
層5aに電気的に接続される。
導電層9aとNウェル10の間の容量CSで構成され、
容量Cbが導電層9bとNウェル10の間の容量CSで
構成される。導電層9aおよび9bが電極ノードVAお
よびVBにそれぞれ接続される。Nウェルは容量Caお
よびCbに対し共通に設けられる。このNウェル10に
対し導電層5aが相互接続されてもよい。この構成にお
いては、Nウェル10または導電層5aが接続ノードを
構成し、Nウェル10または導電層5aに対してスイッ
チングトランジスタ170が接続される。
に従えば、テストモード指示信号に従って選択的に容量
の接続ノードを外部ピン端子に接続するように構成した
ため、半導体装置のパッケージ収納後においても、製品
出荷前の最終試験において容量の絶縁不良テストを行な
うことができ、半導体装置の信頼性を改善することがで
きる。
イ部の構成を概略的に示す図である。
波形図である。
OSキャパシタの容量値の関係を示す図である。
メモリセルの断面構造を概略的に示す図である。
を概略的に示す図である。
レイアウトを示す図である。
し、(B)はこの発明の実施の形態1の容量の電気的等
価回路を示す図である。
に示す図である。
示し、(B)はこの論理ゲートの電気的等価回路を示す
図である。
成を概略的に示す図である。
を示す図である。
成を概略的に示す図である。
成を概略的に示す図である。
成を概略的に示す図である。
を示す図である。
成を概略的に示す図である。
成を概略的に示す図である。
成を概略的に示す図である。
を示す図である。
成を概略的に示す図である。
構成を概略的に示す図である。
1つの容量素子の構成を概略的に示す図である。
電気的等価回路を示す図である。
装置の電気的等価回路を示す図である。
態13における半導体装置の電気的等価回路を示す図で
ある。
装置の構成を概略的に示す図である。
装置の構成を概略的に示す図である。
体装置の構成を示し、(B)はその動作波形を示す図で
ある。
構成および動作波形を示す図である。
構成および動作波形を示す図である。
構成および動作を示す信号波形図である。
構成を概略的に示す図である。
装置のテスト方法を説明するための図である。
形態19における半導体装置のパッドと容量の具体的接
続態様を示す図である。
構成を概略的に示す図である。
明するための図である。
装置における容量とスイッチングトランジスタの接続態
様を具体的に示す図である。
容量の機能を説明するための図である。
b メモリセルキャパシタ、1 半導体基板領域(第2
導電型の半導体基板領域)、2a〜2i 不純物領域
(第1導電型の不純物領域)、3a〜3l ゲート電極
層、5 ビット線、5a,5b ビット線に相当する導
電層(第5の導電層)、6a,6b ストレージノー
ド、6c〜6f 導電層(第1の導電層)、7a〜7e
キャパシタ絶縁膜、9 セルプレート(第7の導電
層)、9a,9b,9c セルプレートに相当する導電
層(第2,第3の導電層)、4a〜4h ゲート絶縁
膜、10,10a,10b Nウェル(第1導電型の半
導体基板領域)、15 配線、30a〜30n ビット
線に相当する導電層、50a〜50l ビット線に相当
する導電層、56a〜56d 配線、57a,57b
配線、C,Ca,Cb 容量、D1〜D4 ダイオー
ド、B1,B2 バッファ、NQ1,NQ2 nチャネ
ルMOSトランジスタ、PQ1 pチャネルMOSトラ
ンジスタ、150 容量接続ノード、160 パッド、
VA,VB 電極ノード、170 スイッチングトラン
ジスタ、172 外部ピン端子。
Claims (20)
- 【請求項1】 一方電極ノードと他方電極ノードとを有
する容量素子を備える半導体装置であって、前記容量素
子は、 第1導電型の半導体基板領域表面に互いに間をおいて配
置される複数の第1導電型の第1の不純物領域と、 前記第1の不純物領域のうちの予め定められた第1の不
純物領域に電気的に接続されかつ前記半導体基板領域表
面に所定形状に形成されかつ互いに分離して配置され、
かつさらに各々が少なくとも1つの第1の導電層を含む
第1のグループと第2のグループとにグループ化される
複数の第1の導電層と、 前記第1のグループの第1の導電層に第1の絶縁膜を介
して対向して配置されかつ前記一方電極ノードに電気的
に接続される第2の導電層と、 前記第2のグループの第1の導電層に第2の絶縁膜を介
して対向して配置されかつ前記第2の導電層と分離して
配置されかつさらに前記他方電極ノードに電気的に接続
される第3の導電層とを備える、半導体装置。 - 【請求項2】 一方電極ノードと他方電極ノードとを有
する容量素子を備える半導体装置であって、前記容量素
子は、 第1導電型の互いに分離して配置される第1および第2
の半導体基板領域表面に互いに間をおいて配置される複
数の第1導電型の第1の不純物領域、 前記第1の不純物領域のうち予め定められた第1の不純
物領域に電気的に接続されかつ前記第1および第2の半
導体基板領域表面上に所定形状に形成されかつ互いに分
離して配置される複数の第1の導電層、 前記第1の半導体基板領域に設けられた第1の導電層と
第1の絶縁膜を介して対向して配置されかつ前記一方電
極ノードに結合される第2の導電層、 前記第2の半導体基板領域の第1の導電層に第2の絶縁
膜を介して対向して配置されかつ前記第2の導電層と分
離して配置されかつさらに前記第1の半導体基板領域と
電気的に結合される第3の導電層とを備え、前記他方電
極ノードは前記第2の半導体基板領域に電気的に接続さ
れる、半導体装置。 - 【請求項3】 一方電極ノードと他方電極ノードとを有
する容量素子を備える半導体装置であって、前記容量素
子は、 互いに分離して配置されかつそれぞれが前記一方電極ノ
ードおよび他方電極ノードに電気的に接続される第1導
電型の第1および第2の半導体基板領域表面に互いに間
をおいて配置される複数の第1導電型の第1の不純物領
域、 前記第1の不純物領域のうちの予め定められた第1の不
純物領域に電気的に接続されかつ前記第1および第2の
半導体基板領域表面上に所定形状に形成されかつ互いに
分離して配置される複数の第1の導電層、 前記第1の半導体基板領域の第1の導電層に第1の絶縁
膜を介して対向して配置される第2の導電層、および前
記第2の半導体基板領域の第1の導電層に第2の絶縁膜
を介して対向して配置されかつ前記第2の導電層と電気
的に接続される第3の導電層とを備える、半導体装置。 - 【請求項4】 前記複数の第1の導電層は各前記第1の
不純物領域各々に対応して配置される、請求項1ないし
3のいずれかに記載の半導体装置。 - 【請求項5】 前記複数の第1の不純物領域のうちの隣
接する第1の不純物領域の間の前記半導体基板領域表面
上に第4の絶縁膜を介して所定形状に形成される第4の
導電層をさらに備える、請求項1ないし4のいずれかに
記載の半導体装置。 - 【請求項6】 前記第4の導電層は、前記第2の導電層
に電気的に接続される第1のグループの第4の導電層
と、前記第3の導電層に電気的に接続される第2のグル
ープの第4の導電層とにグループ化される、請求項5記
載の半導体装置。 - 【請求項7】 前記複数の第1の不純物領域の第3のグ
ループの第1の不純物領域に電気的に接続されかつ前記
第3のグループの第1の不純物領域を電気的に相互接続
する、前記半導体基板領域上に形成される第5の導電層
をさらに備える、請求項1ないし6のいずれかに記載の
半導体装置。 - 【請求項8】 前記半導体基板領域は前記第1のグルー
プの第1の不純物領域が形成される第1の半導体基板領
域と前記第1の半導体基板領域と分離して形成されかつ
前記第2のグループの不純物領域が形成される第2の半
導体基板領域とを含み、 前記第1の半導体基板領域表面に形成されかつ前記第3
の導電層に電気的に接続される第1導電型の第2の不純
物領域をさらに備える、請求項2に記載の半導体装置。 - 【請求項9】 前記第1の不純物領域は行および列のマ
トリックス状に配置され、かつ前記第4の導電層は行方
向に延在して配置される、請求項6記載の半導体装置。 - 【請求項10】 前記第1の不純物領域は行および列の
マトリックス状に配置され、前記第5の導電層は各列に
対応してかつ列方向に沿って延在するように配置され
る、請求項7記載の半導体装置。 - 【請求項11】 前記第1および第2のグループ各々に
おいて前記第5の導電層をすべて電気的に相互接続する
配線をさらに備える、請求項10記載の半導体装置。 - 【請求項12】 前記第1のグループの第1の導電層が
接続する第1の不純物領域と前記第2のグループの第1
の導電層が接続する第1の不純物領域の間の前記半導体
基板領域表面に形成される素子分離絶縁膜をさらに備え
る、請求項1ないし11のいずれかに記載の半導体装
置。 - 【請求項13】 前記一方電極ノードへクロック信号を
印加するクロック印加手段と、 前記他方電極ノードの電位に従って所定の電位を発生す
る電圧発生手段とをさらに備える、請求項1ないし12
のいずれかに記載の半導体装置。 - 【請求項14】 前記半導体基板領域に電気的に接続さ
れるパッドをさらに備える、請求項1ないし13のいず
れかに記載の半導体装置。 - 【請求項15】 前記第5の導電層に電気的に接続され
るパッドをさらに備える、請求項5記載の半導体装置。 - 【請求項16】 テストモード指示信号の活性化に応答
して前記半導体基板領域を外部端子に電気的に接続する
ためのスイッチング素子をさらに備える、請求項1ない
し15のいずれかに記載の半導体装置。 - 【請求項17】 テストモード指示信号の活性化に応答
して前記第5の導電層を外部端子へ電気的に接続するた
めのスイッチング素子をさらに備える、請求項7記載の
半導体装置。 - 【請求項18】 第2導電型の半導体基板領域上に形成
され、各々が、(a)互いに分離して配置される第1導
電型の第3および第4の不純物領域と、(b)前記第3
および第4の不純物領域の間の基板領域上に形成される
ゲート電極層と、(c)前記第3の不純物領域に電気的
に接続されるストレージノードとなる第6の導電層と、
(d)前記第6の導電層に第4の絶縁膜を介して対向し
て配置されかつ所定電位を受けるセルプレート電極層と
なる第7の導電層とを有しかつ行および列のマトリック
ス状に配置される複数のメモリセルを備え、 前記第1の導電層は前記第6の導電層と同じ配線層に形
成され、 前記第2および第3の導電層は前記第7の導電層と同一
配線層に形成される、請求項1ないし3のいずれかに記
載の半導体装置。 - 【請求項19】 第2導電型の半導体基板領域上に形成
され、各々が(a)互いに分離して配置される第1導電
型の第3および第4の不純物領域と、(b)前記第3お
よび第4の不純物領域の間の基板領域上に形成されるゲ
ート電極層と、(c)前記第3の不純物領域に電気的に
接続されるストレージノードとなる第6の導電層と、
(d)前記第6の導電層に絶縁膜を介して対向して配置
されかつ所定電位を受けるセルプレート電極層となる第
7の導電層を有し、かつ行列状に配置される複数のメモ
リセルをさらに備え、 前記第1の導電層は前記第6の導電層と同じ配線層に形
成され、 前記第2および第3の導電層は前記第7の導電層と同一
配線層に形成され、 前記第4の導電層は前記ゲート電極層と同じ配線層に形
成される、請求項6記載の半導体装置。 - 【請求項20】 第2導電型の半導体基板領域上に形成
され、各々が(a)互いに分離して配置される第1導電
型の第3および第4の不純物領域と、(b)前記第3お
よび第4の不純物領域の間の基板領域上に形成されるゲ
ート電極層と、(c)前記第3の不純物領域に電気的に
接続されるストレージノードとなる導電層と、(d)前
記第6の導電層に絶縁膜を介して対向して配置されかつ
所定電位を受けるセルプレート電極層となる第7の導電
層とを有し、かつ行列状に配置される複数のメモリセル
をさらに備え、 前記第1の導電層は前記第6の導電層と同じ配線層に形
成され、 前記第2および第3の導電層は前記第7の導電層と同一
配線層に形成され、 前記第5の導電層は前記第4の不純物領域に電気的に接
続されるビット線となる第8の導電層と同一配線層に形
成される、請求項7記載の半導体装置。
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