CN116995060A - 半导体结构及半导体结构的制作方法 - Google Patents

半导体结构及半导体结构的制作方法 Download PDF

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CN116995060A CN202210446041.8A CN202210446041A CN116995060A CN 116995060 A CN116995060 A CN 116995060A CN 202210446041 A CN202210446041 A CN 202210446041A CN 116995060 A CN116995060 A CN 116995060A
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Abstract

本公开实施例属于半导体制造技术领域，具体涉及一种半导体结构及半导体结构的制作方法。半导体结构包括位于基底上的第一电容结构和第一支撑柱，多个第一支撑柱相互平行且间隔地设置在基底上，且位于平行于基底的同一平面内，第一电容结构包括第一下电极层、第一介电层以及第一上电极层；半导体结构还包括多个第一分割沟道，第一分割沟道将第一电容结构分割成多个电容，相邻电容对应的第一下电极层之间设置有第一绝缘层，相邻电容对应的第一上电极层之间电性连接。通过第一绝缘层将相邻电容隔离，相邻电容对应的第一下电极层之间电性连接，相邻电容对应的第一上电极层之间电性连接，使得相邻电容实现并联，有利于提高电容容量。

Description

半导体结构及半导体结构的制作方法
技术领域
本公开实施例涉及半导体制造技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。电容器通常包括层叠设置的上电极层、介电层和下电极层，然而，相关技术中还存在电容器容量较小的问题。
发明内容
本公开实施例第一方面提供一种半导体结构，包括：位于基底上的第一电容结构和第一支撑柱，多个所述第一支撑柱相互平行且间隔地设置在所述基底上，多个所述第一支撑柱位于平行于所述基底的同一平面内，所述第一电容结构包括第一下电极层、第一介电层以及第一上电极层，所述第一下电极层覆盖所述第一支撑柱的侧壁表面和所述基底上，所述第一介电层覆盖在所述第一下电极层上，所述第一上电极层覆盖在所述第一介电层上；
还包括多个相互平行且间隔地设置在所述基底上的第一分割沟道，所述第一分割沟道的延伸方向与所述第一支撑柱垂直，所述第一分割沟道将所述第一电容结构分割成多个电容，相邻所述电容对应的所述第一下电极层之间设置有第一绝缘层，所述第一绝缘层覆盖在所述第一分割沟道对应的所述第一支撑柱的侧壁表面和所述基底，相邻所述电容对应的所述第一上电极层之间电性连接。
在一种可能的实现方式中，所述第一绝缘层的材质包括高介电常数材料、氧化硅、氮化硅或者氮氧化硅。
在一种可能的实现方式中，所述第一绝缘层的厚度大于所述第一下电极层的厚度，且小于所述第一下电极层与所述第一介电层的厚度之和。
在一种可能的实现方式中，所述第一支撑柱的材质包括单晶硅、单晶锗、单晶硅锗或者IGZO。
在一种可能的实现方式中，所述第一电容结构和所述第一支撑柱构成第一电容组件，在垂直于基底的方向上，所述基底上设置有多个层叠设置的所述第一电容组件，相邻的所述第一电容组件对应的所述第一上电极层之间电性连接。
在一种可能的实现方式中，还包括覆盖所述基底上的第一支撑层和第二支撑层，所述第一支撑层和第二支撑层环绕所述第一支撑柱的侧壁表面，所述第一电容组件位于所述第一支撑层和所述第二支撑层之间，所述第一介电层还覆盖在所述第一支撑层和所述第二支撑层的侧壁。
在一种可能的实现方式中，还包括位于基底上的隔离部和多个第二电容组件，在垂直于基底的方向上，所述基底上设置有多个层叠设置的所述第二电容组件，所述隔离部位于所述第一电容组件和所述第二电容组件之间，所述第二电容组件与所述第一电容组件关于所述隔离部对称设置。
本公开实施例第二方面提供一种半导体结构的制作方法，包括：
提供基底；
形成多个第一支撑柱，多个所述第一支撑柱相互平行且间隔地设置在所述基底上，多个所述第一支撑柱位于平行于所述基底的同一平面内；
形成第一电容结构，所述第一电容结构包括第一下电极层、第一介电层以及第一上电极层，所述第一下电极层覆盖所述第一支撑柱的侧壁表面和所述基底，所述第一介电层覆盖在所述第一下电极层上，所述第一上电极层覆盖在所述第一介电层上；
形成多个第一分割沟道，多个所述第一分割沟道相互平行且间隔地设置于所述基底上，所述第一分割沟道的延伸方向与所述第一支撑柱垂直，所述第一分割沟道将所述第一电容结构分割成多个电容；
在所述第一分割沟道内形成第一绝缘层，所述第一绝缘层位于相邻所述电容的所述第一下电极层之间，所述第一绝缘层覆盖在所述第一分割沟道对应的所述第一支撑柱的侧壁表面和所述基底上；
在所述第一分割沟道内填充导电材料，以使相邻所述电容对应的所述第一上电极层之间电性连接。
在一种可能的实现方式中，所述第一绝缘层的材料包括高介电常数材料、氧化硅、氮化硅或者氮氧化硅。
在一种可能的实现方式中，所述第一绝缘层的厚度大于所述第一下电极层的厚度，且小于所述第一下电极层与所述第一介电层的厚度之和。
在一种可能的实现方式中，所述第一支撑柱的材质包括单晶硅、单晶锗、单晶硅锗或者IGZO。
在一种可能的实现方式中，形成第一支撑柱，包括：
形成牺牲层，其覆盖所述基底；
去除部分所述牺牲层，以形成多个第一沟槽，多个所述第一沟槽相互平行且间隔地设置在所述基底上；
在所述第一沟槽内形成填充层；
去除部分所述牺牲层以及部分所述填充层，以形成多个第二沟槽，多个所述第二沟槽相互平行且间隔设置在所述基底上，所述第二沟槽的延伸方向垂直于所述第一沟槽；
去除部分所述牺牲层，以形成多个填充沟道，多个所述填充沟道间隔且平行于所述第一沟槽设置，多个所述填充沟道位于平行于所述基底的同一平面内；
在所述填充沟道内形成所述第一支撑柱。
在一种可能的实现方式中，所述牺牲层包括交替层叠设置的第一牺牲层和第二牺牲层，去除部分所述牺牲层，以形成填充沟道，包括：
去除所述牺牲层中的所述第二牺牲层，保留所述第一牺牲层，以形成在所述基底上层叠设置的填充结构，在垂直于基底的方向上，每层所述填充结构包括多个相互平行且间隔设置的所述填充沟道；
形成第一电容结构，还包括：所述第一电容结构和所述第一支撑柱构成第一电容组件，在垂直于基底的方向上，形成多个层叠设置的所述第一电容组件，相邻的所述第一电容组件对应的所述第一上电极层之间电性连接。
在一种可能的实现方式中，在所述填充沟道内形成所述第一支撑柱的同时，还包括：
在所述第二沟槽内形成中间支撑层；
形成所述第一电容结构，还包括：
去除部分所述中间支撑层；
在部分所述第二沟槽内形成第二支撑层。
在一种可能的实现方式中，在所述填充沟道内形成所述第一支撑柱以后，还包括：
去除部分填充层，多个所述第三沟槽相互平行且间隔设置在所述基底上，所述第三沟槽的延伸方向垂直于所述第一沟槽；
去除所述第三沟槽侧壁对应的所述牺牲层，保留所述第一支撑柱，以形成填充侧壁；
在部分所述填充侧壁内形成第一支撑层，所述第一支撑层环绕所述第一支撑柱的侧壁表面。
在一种可能的实现方式中，形成第一电容结构，还包括：
去除部分所述牺牲层和所述填充层，以保留所述第一支撑柱和所述第一支撑层；
通过选择性生长工艺在所述第一支撑柱和所述基底上形成所述第一下电极层；
依次形成所述第一介电层和所述第一上电极层。
在一种可能的实现方式中，形成第一分割沟道，包括：
去除部分所述第一支撑层。
在一种可能的实现方式中，还包括：
形成所述第一支撑柱的同时，还包括：形成隔离部；
形成多个层叠设置的所述第一电容组件，还包括：在垂直于基底的方向上，形成多个第二电容组件层叠设置，所述隔离部位于所述第一电容组件和所述第二电容组件之间，所述第二电容组件与所述第一电容组件关于所述隔离部对称设置。
本公开实施例提供一种半导体结构及半导体结构的制作方法，包括位于基底上的第一电容结构和第一支撑柱，多个第一支撑柱间隔且平行地设置在基底上，多个第一支撑柱位于平行于基底的同一平面内，第一电容结构包括第一下电极层、第一介电层以及第一上电极层，第一下电极层覆盖第一支撑柱的侧壁表面和基底上，第一介电层覆盖在第一下电极层上，第一上电极层覆盖在第一介电层上；还包括多个间隔且平行于基底设置的第一分割沟道，第一分割沟道的延伸方向与第一支撑柱垂直，第一分割沟道将第一电容结构分割成多个电容，相邻电容对应的第一下电极层之间设置有第一绝缘层，第一绝缘层覆盖在第一分割沟道对应的第一支撑柱的侧壁表面和基底，相邻电容对应的第一上电极层之间电性连接。通过第一绝缘层将相邻电容隔离，相邻电容对应的第一下电极层通过第一支撑柱电性连接在一起，相邻电容对应的第一上电极层之间电性连接，使得相邻电容实现并联，有利于提高电容容量，进而提高半导体结构的性能。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本公开实施例提供的一种半导体结构的结构示意图一；
图1b为本公开实施例提供的一种半导体结构的结构示意图二；
图1c为图1a在A1-A1处的剖面图；
图1d为图1b在B处的局部放大图；
图2为本公开实施例提供的一种半导体结构的制作方法的步骤流程图；
图3为半导体结构的制作方法中在基底上形成牺牲层的结构示意图；
图4a为半导体结构的制作方法中形成第一沟槽的结构示意图一；
图4b为半导体结构的制作方法中形成第一沟槽的结构示意图二；
图4c为图4a在A2-A2处的剖面图；
图5a为半导体结构的制作方法中形成填充层的结构示意图一；
图5b为半导体结构的制作方法中形成填充层的结构示意图二；
图5c为图5a在A3-A3处的剖面图；
图6a为半导体结构的制作方法中形成第二沟槽的结构示意图一；
图6b为半导体结构的制作方法中形成第二沟槽的结构示意图二；
图7a为半导体结构的制作方法中形成填充沟道的结构示意图一；
图7b为半导体结构的制作方法中形成填充沟道的结构示意图二；
图7c为图7a在A4-A4处的剖面图；
图8a为半导体结构的制作方法中形成第一支撑柱的结构示意图一；
图8b为半导体结构的制作方法中形成第一支撑柱的结构示意图二；
图8c为图8a在A5-A5处的剖面图；
图9a为半导体结构的制作方法中形成第三沟槽的结构示意图一；
图9b为半导体结构的制作方法中形成第三沟槽的结构示意图二；
图10a为半导体结构的制作方法中形成填充侧壁的结构示意图一；
图10b为半导体结构的制作方法中形成填充侧壁的结构示意图二；
图11a为半导体结构的制作方法中形成第一支撑层的结构示意图一；
图11b为半导体结构的制作方法中形成第一支撑层的结构示意图二；
图12a为半导体结构的制作方法中去除部分牺牲层和填充层的结构示意图一；
图12b为半导体结构的制作方法中去除部分牺牲层和填充层的结构示意图二；
图12c为图12a在A6-A6处的剖面图；
图13a为半导体结构的制作方法中形成第一下电极层的结构示意图一；
图13b为半导体结构的制作方法中形成第一下电极层的结构示意图二；
图14a为半导体结构的制作方法中形成第一介质层和第一上电极层的结构示意图一；
图14b为半导体结构的制作方法中形成第一介质层和第一上电极层的结构示意图二；
图15a为半导体结构的制作方法中去除部分中间支撑层的结构示意图一；
图15b为半导体结构的制作方法中去除部分中间支撑层的结构示意图二；
图16a为半导体结构的制作方法中形成第二支撑层的结构示意图一；
图16b为半导体结构的制作方法中形成第二支撑层的结构示意图二；
图17a为半导体结构的制作方法中形成第一分割沟道的结构示意图一；
图17b为半导体结构的制作方法中形成第一分割沟道的结构示意图二；
图18a为半导体结构的制作方法中形成第一绝缘层的结构示意图一；
图18b为半导体结构的制作方法中形成第一绝缘层的结构示意图二；
图19a为半导体结构的制作方法中填充导电材料的结构示意图一；
图19b为半导体结构的制作方法中填充导电材料的结构示意图二；
图19c为图19a在A1-A1处的剖面图；
图19d为图19b在B处的局部放大图。
具体实施方式
为了使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。
请参照图1a、图1b以及图1c，本公开实施例提供一种半导体结构，包括位于基底10上的第一电容结构41和第一支撑柱331。
如图1c所示，在沿Z轴方向上，多个第一支撑柱331相互平行且间隔地设置在基底10上，多个第一支撑柱331位于平行于基底10的同一平面内。通过设置多个第一支撑柱331，可以对第一电容结构41起到支撑作用，防止电容结构坍塌。在一些实施例中，第一支撑柱331的材质包括单晶硅、单晶锗、单晶硅锗或者IGZO，从而保证第一支撑柱331对第一电容结构41的支撑作用。其中，IGZO(indium gallium zinc oxide，铟镓锌氧化物)是一种含有铟、镓和锌的非晶氧化物，其具有良好的载流子迁移性能。本实施例中，第一支撑柱331的材质可以为IGZO，有利于提高第一电容结构41的性能。
第一电容结构41包括第一下电极层411、第一介电层412以及第一上电极层413。第一下电极层 411覆盖第一支撑柱331的侧壁表面和基底10上，第一介电层412覆盖在第一下电极层411上。参照图1a和图1c可以看出，第一电容结构41中，部分第一下电极层411环绕第一支撑柱331设置，部分第一介电层412环绕第一下电极层411设置，部分第一下电极层411和部分第一介电层412还覆盖在基底10上；第一电容结构41中，第一上电极层413覆盖在第一介电层412上。
如图1a和图1c所示，本实施例中，多个第一支撑柱331和第一电容结构41共同构成了第一电容组件61，在垂直于基底10的方向上(也即沿Y轴方向上)，基底10上设置有多个层叠设置的第一电容组件61。例如，基底10上可以设置有三个层叠设置的第一电容组件61。相邻的第一电容组件61对应的第一上电极层413之间电性连接。例如，在相邻的第一电容组件61所对应的第一上电极层413之间可以通过导电层连接，导电层的材质例如可以包括金属或者金属合金等。如图1c所示，在垂直于基底10的方向上(也即沿Y轴方向上)，相邻的第一电容组件61对应的第一上电极层413还可以直接接合在一起，以使相邻的第一电容组件61共用同一第一上电极层413。
如图1a和图1b所示，在沿X轴方向上，半导体结构还包括多个相互平行且间隔设置在基底10上的第一分割沟道51，第一分割沟道51将第一电容结构41分割成多个电容。例如，本实施例中可以设置有两个第一分割沟道51，第一分割沟道51的延伸方向与第一支撑柱331的延伸方向垂直，且第一分割沟道51的延伸方向还与基底10垂直。两个第一分割沟道51可以将第一电容结构41分割成三个电容，这三个电容沿X轴方向排布。在基底10上设置有多个层叠设置的第一电容组件61的实施例中，第一分割沟道51还可以将多个第一电容组件61分割成多个电容。例如，本实施例中具有三个层叠设置的第一电容组件61，且每个第一电容组件61都被两个第一分割沟道51分割成三个电容，也即，本实施例中基底10上共设置有九个电容。
继续参照图1a和图1b,在任一第一电容组件61内，在沿X轴方向上，相邻电容对应的第一下电极层411之间设置有第一绝缘层511，第一绝缘层511覆盖在第一分割沟道51对应的第一支撑柱331的侧壁表面和基底10，以使相邻电容对应的第一下电极层411之间通过第一绝缘层511隔离开来。本实施例中，第一绝缘层511位于第一分割沟道51所在的区域内，且部分第一绝缘层511环绕第一支撑柱 331设置，部分第一绝缘层511还覆盖在基底10上。在平行于基底10的方向上，相邻电容对应的第一上电极层413之间电性连接。例如，在相邻电容对应的第一上电极层413之间可以通过导电层连接，导电层的材质例如可以包括金属或者金属合金等。如图1a所示，相邻电容对应的第一上电极层413之间还可以直接接合在一起，也即，相邻电容对应的第一上电极层413还覆盖在第一绝缘层511上，以使相邻电容之间共用同一第一上电极层413。通过设置上述结构，相邻电容对应的第一下电极层411 可以通过第一支撑柱331电性连接在一起，相邻电容对应的第一上电极层413之间电性连接，使得相邻电容实现并联，有利于提高第一电容组件61的电容容量，进而提高半导体结构的性能。
本公开实施例提供一种半导体结构，包括位于基底10上的第一电容结构41和第一支撑柱331，多个第一支撑柱331相互平行且间隔地设置在基底10上，多个第一支撑柱331位于平行于基底10的同一平面内，第一电容结构41包括第一下电极层411、第一介电层412以及第一上电极层413，第一下电极层411覆盖第一支撑柱331的侧壁表面和基底10上，第一介电层412覆盖在第一下电极层411上，第一上电极层413覆盖在第一介电层412上；还包括多个相互平行且间隔设置在基底10上的第一分割沟道51，第一分割沟道51的延伸方向与第一支撑柱331垂直，第一分割沟道51将第一电容结构41 分割成多个电容，相邻电容对应的第一下电极层411之间设置有第一绝缘层511，第一绝缘层511覆盖在第一分割沟道51对应的第一支撑柱331的侧壁表面和基底10，相邻电容对应的第一上电极层413 之间电性连接。通过第一绝缘层511将相邻电容隔离，相邻电容对应的第一下电极层411通过第一支撑柱331电性连接在一起，相邻电容对应的第一上电极层413之间电性连接，使得相邻电容实现并联，有利于提高电容容量，进而提高半导体结构的性能。
在一些实施例中，第一绝缘层511的材质可以包括高介电常数材料、氧化硅、氮化硅或者氮氧化硅，以提高相邻电容对应的第一下电极层411之间的绝缘效果。本实施例中，第一绝缘层511的材质可以为高介电常数材料。其中，高介电常数材料是指介电常数高于二氧化硅的材料，具有良好的绝缘性，例如可以包括铁电材料、金属氧化物等等。本实施例中，第一绝缘层511的材质可以为高介电常数材料，从而进一步提升相邻电容对应的第一下电极层411之间的绝缘性能，实现相邻电容之间并联。
参照图1d，第一绝缘层511的厚度H3大于第一下电极层411的厚度H1，且小于第一下电极层411 与第一介电层412的厚度之和H2。第一绝缘层511的厚度H3大于第一下电极层411的厚度H1，有利于保证相邻电容对应的第一下电极层411之间的绝缘性能，同时，第一绝缘层511的厚度H3小于第一下电极层411与第一介电层412的厚度之和H2，也即，第一绝缘层511的平面位于第一介电层412和第一下电极层411之间，还能够便于相邻电容对应的第一上电极层413之间电性连接，从而保证相邻电容之间进行并联。
参照图1a和图1b，半导体结构还包括覆盖基底10上的第一支撑层351和第二支撑层322。本实施例中，第一支撑层351可以设置在第一电容组件61的右侧，第二支撑层322可以设置在第一电容组件61的左侧，以使第一电容组件61位于第一支撑层351和第二支撑层322之间。第一支撑层351和第二支撑层322环绕第一支撑柱331的侧壁表面，从而使得第一支撑柱331通过第一支撑层351和第二支撑层322设置在基底10上。在一些实施例中，第一支撑层351和第二支撑层322的材质可以包括氮化硅、氮氧化硅或者氧化硅等。继续参照图1a和图1b，第一介电层412还覆盖在第一支撑层351 和第二支撑层322的侧壁，有利于保证第一上电极层413分别与第一支撑层351和第二支撑层322之间的绝缘性能。
本实施例中，半导体结构还包括位于基底10上的隔离部70和多个第二电容组件62，在垂直于基底10的方向上(也即沿Y轴方向上)，基底10上设置有多个层叠设置的第二电容组件62，隔离部70 位于第一电容组件61和第二电容组件62之间，第二电容组件62与第一电容组件61关于隔离部70对称设置。如图1a所示，第一电容组件61位于隔离部70的左侧，第二电容结构42位于隔离部70的右侧，且第二电容组件62与第一电容组件61的结构相同。
值得说明的是，第一电容组件61与第二电容组件62所对应的同层结构的材质相同，以便第一电容组件61和第二电容组件62可以同步形成。
参照图1a和图1b，在垂直于基底10的方向上(也即沿Y轴方向上)，基底10上设置有多个层叠设置的第二电容组件62，相邻的第二电容组件62之间连接。第二电容组件62包括多个第二支撑柱332 和第二电容结构42，其中，多个第二支撑柱332相互平行且间隔地设置在基底10上，且每个第二支撑柱332均与其对应的第一支撑柱331连接，第二电容结构42包括第二下电极层421、第二介电层422以及第二上电极层423，第二下电极层421覆盖第二支撑柱332的侧壁表面和基底10上，第二介电层422覆盖在第二下电极层421上，第二上电极层423覆盖在第二介电层422上。可见，相邻的第二电容组件62对应的第二上电极层423之间电性连接。如图1a所示，相邻电容对应的第二上电极层423之间还可以直接接合在一起，也即，相邻电容对应的第二上电极层423还覆盖在第二绝缘层521上，以使相邻电容对应的第二上电极层423之间电性连接。通过设置上述结构，相邻电容对应的第二下电极层421可以通过第二支撑柱332电性连接在一起，相邻电容对应的第二上电极层423 之间电性连接，使得相邻电容实现并联，有利于提高第二电容组件62的电容容量，进而提高半导体结构的性能。
多个第二电容组件62还包括多个相互平行且间隔地设置在基底10上的第二分割沟道52，第二分割沟道52的延伸方向与第二支撑柱332垂直，第二分割沟道52将任一层中的第二电容结构42分割成多个电容。在任一第二电容组件62内，在平行于基底10的方向上(也即沿X轴方向上)，相邻电容的第二下电极层421之间设置有第二绝缘层521，第二绝缘层521覆盖在第二分割沟道52对应的第二支撑柱332的侧壁表面和基底10，相邻电容对应的第二上电极层423连接，以使相邻电容对应的第二下电极层421之间通过第二绝缘层521隔离开来。
相同地，第二电容组件62的左侧设置有第三支撑层352，第二电容组件62的右侧设置有第四支撑层323，以使第二电容组件62位于第三支撑层352和第四支撑层323之间。第三支撑层352和第四支撑层323环绕第二支撑柱332的侧壁表面，第三支撑层352和第四支撑层323环绕第二支撑柱332的侧壁表面，从而使得第二支撑柱332通过第三支撑层352和第四支撑层323设置在基底10上。第二介电层422还覆盖在第三支撑层352和第四支撑层323的侧壁，有利于保证第二上电极层423分别与第三支撑层352和第四支撑层323之间的绝缘性能。
参照图1a和图1b，隔离部70还位于第一支撑层351和第三支撑层352之间，且隔离部70还环绕第一支撑柱331和第二支撑柱332的侧壁设置。隔离部70还包括中间支撑层321，中间支撑层321的一侧与第一支撑柱331连接，中间支撑层321的另一侧与第二支撑柱332连接，以使第一支撑柱331 和第二支撑柱332通过中间支撑层321电性连接在一起。本实施例中，中间支撑层321、第一支撑柱 331和第二支撑柱332的材质相同，以便通过同一沉积制程同步形成，从而提高半导体结构的生产效率。隔离部70还包括牺牲层20，部分牺牲层20位于中间支撑层321与第一支撑层351之间，且部分牺牲层20环绕第一支撑柱331的侧壁设置；部分牺牲层20还位于中间支撑层321与第二支撑层322之间，且部分牺牲层20环绕第二支撑柱332的侧壁设置。
本公开实施例还提供一种半导体结构的制作方法，参照图2，步骤S101至步骤S105的过程如下：
步骤S101、提供基底。
本实施例中，基底可以为半导体基底，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。
下面参照图3至图8c，在提供基底10以后，还包括：
步骤S102、形成多个第一支撑柱，多个第一支撑柱相互平行且间隔地设置在基底上，多个第一支撑柱位于平行于基底的同一平面内。
参照图3，本实施例中，形成多个第一支撑柱331的步骤包括：形成牺牲层20，其覆盖基底10。牺牲层20包括交替层叠设置的第一牺牲层21和第二牺牲层22。例如，本实施例中可以包括多个第一牺牲层21和多个第二牺牲层22，其中，第二牺牲层22夹设在相邻的两个第一牺牲层21之间，部分第一牺牲层21还覆盖在基底10上，以使第一牺牲层21和第二牺牲层22在基底10上交替层叠设置。在一些实施例中，第一牺牲层21的材质可以包括氧化物，第二牺牲层22的材质可以包括氮化物，以使第一牺牲层21和第二牺牲层22的材质有所区分，便于后续选择性的蚀刻部分牺牲层20。
当然，在一些其他实施例中，牺牲层20还可以只包括一层第一牺牲层21和一层第二牺牲层22，第一牺牲层21位于第二牺牲层22和基底10之间。
参照图4a、图4b以及图4c，本实施例中，在形成牺牲层20以后，形成多个第一支撑柱331的步骤还包括：去除部分牺牲层20，以形成多个第一沟槽31，在沿Z轴方向上，多个第一沟槽31相互平行且间隔地设置在基底10上，且第一沟槽31的延伸方向平行于Y轴方向。在一种具体的实现方式中，可以对部分牺牲层20进行蚀刻，并且蚀刻至暴露出基底10，以形成多个第一沟槽31。
参照图5a、图5b以及图5c，本实施例中，在形成第一沟槽31以后，形成多个第一支撑柱331的步骤还包括：在第一沟槽31内形成填充层311。在第一沟槽31内填充材料，以使在第一沟槽31内形成多个填充层311，在沿Z轴方向上，多个填充层311相互平行且间隔地设置在基底10上，且填充层 311的延伸方向平行于Y轴方向。在一些实施例中，填充材料的材质可以包括多晶硅、单晶硅等。
参照图6a和图6b，本实施例中，在形成填充层311以后，形成多个第一支撑柱331的步骤还包括：去除部分牺牲层20以及部分填充层311，以形成多个第二沟槽32，在沿X轴方向上，多个第二沟槽32 相互平行且间隔地设置在基底10上，且第二沟槽32的延伸方向垂直于第一沟槽31。在一种具体的实现方式中，可以对部分牺牲层20和部分填充层311进行蚀刻，并且蚀刻至暴露出基底10，以形成多个第二沟槽32。本实施例中，可以形成三个第二沟槽32，且三个第二沟槽32将牺牲层20分割成第一区域81和第二区域82，以便后续分别在第一区域81和第二区域82内进一步形成电容结构。
参照图7a、图7b以及图7c，本实施例中，在形成第二沟槽32以后，形成多个第一支撑柱331的步骤还包括：去除部分牺牲层20，以形成多个填充沟道33，多个填充沟道33间隔且平行于第一沟槽 31设置。
在牺牲层20还可以只包括一层第一牺牲层21和一层第二牺牲层22的实施例中，在沿Z轴方向上，多个填充沟道33位于平行于基底10的同一平面内。由于第二沟槽32的侧壁即为牺牲层20，通过设置第二沟槽32，可使牺牲层20暴露出来。通过对牺牲层20进行蚀刻，第二牺牲层22的蚀刻选择比较第一牺牲层21的蚀刻选择比高，以去除牺牲层20中的第二牺牲层22，保留第一牺牲层21，从而形成多个填充沟道33，且多个填充沟道33均位于相邻的第二沟槽32之间，并与第二沟槽32连通。
在沿Z轴方向上，位于平行于基底10的同一平面内的多个填充沟道33构成填充结构。在牺牲层 20包括交替层叠设置的第一牺牲层21和第二牺牲层22的实施例中，去除牺牲层20中第二牺牲层22 的，保留第一牺牲层21之后，还包括：在垂直于基底10的方向上(也即沿Y轴方向上)，形成在基底10上层叠设置的填充结构，每层填充结构包括多个相互平行且间隔设置的填充沟道33。
参照图8a、图8b以及图8c，本实施例中，在形成填充沟道33以后，形成多个第一支撑柱331的步骤还包括：在填充沟道33内形成第一支撑柱331。在一些实施例中，可以采用沉积的工艺在填充沟道33内形成第一支撑柱331。第一支撑柱331的材质包括单晶硅、单晶锗、单晶硅锗或者IGZO，从而保证第一支撑柱331对第一电容结构41的支撑作用。其中，IGZO(indium gallium zinc oxide，铟镓锌氧化物)是一种含有铟、镓和锌的非晶氧化物，其具有良好的载流子迁移性能。本实施例中，第一支撑柱331的材质可以为IGZO，有利于提高第一电容结构41的性能。
继续参照图8a和图8b，在填充沟道33内形成第一支撑柱331的同时，还包括：在第二沟槽32 内形成中间支撑层321。由于填充沟道33与第二沟槽32连通，在形成第一支撑柱331的同时，可以采用沉积的工艺同步在第二沟槽32内形成中间支撑层321。本实施例中，中间支撑层321的材质与第一支撑柱331的材质相同，且中间支撑层321与第一支撑柱331接合。
下面参照图9a至图11a，在形成多个第一支撑柱331以后，还包括：
参照图9a和图9b，本实施例中，在形成多个第一支撑柱331以后，还包括：去除部分填充层311，以形成多个第三沟槽34，多个第三沟槽34相互平行且间隔设置在基底10上，第三沟槽34的延伸方向垂直于第一沟槽31。在一种具体的实现方式中，可以对部分填充层311进行蚀刻，并且蚀刻至暴露出基底10，以形成多个第三沟槽34。对比图6b和图9b，第三沟槽34将第一区域81内的牺牲层20进一步分割成多个区域，以便后续在多个区域内形成多个电容。
参照图10a和图10b，本实施例中，在形成第三沟槽34以后，还包括：去除第三沟槽34侧壁对应的牺牲层20，保留第一支撑柱331，以形成填充侧壁35。去除第三沟槽34侧壁对应的牺牲层20，也即，去除第三沟槽34侧壁对应的第一牺牲层21，并保留第一支撑柱331。在一种具体的实施方式中，使第一牺牲层21的蚀刻选择比较第一支撑柱331的蚀刻选择比高，通过蚀刻工艺去除第一牺牲层21，保留第一支撑柱331。
参照图11a和图11b，本实施例中，在形成填充侧壁35以后，还包括：在部分填充侧壁35内形成第一支撑层351，第一支撑层351环绕第一支撑柱331的侧壁表面。例如，可以通过沉积的工艺在填充侧壁35内形成第一支撑层351，第一支撑层351的材质例如可以包括氮化物。通过设置第一支撑层351，有利于进一步提升对第一支撑柱331的支撑效果。
下面参照图12a至图15b，在形成第一支撑层351以后，还包括：
步骤S103、形成第一电容结构，第一电容结构包括第一下电极层、第一介电层以及第一上电极层，第一下电极层覆盖第一支撑柱的侧壁表面和基底，第一介电层覆盖在第一下电极层上，第一上电极层覆盖在第一介电层上。
参照图12a、图12b以及图12c，本实施例中，形成第一电容结构41的步骤包括：去除部分牺牲层20和填充层311，以保留第一支撑柱331和第一支撑层351。本实施例中，去除位于第一区域81内的部分第一牺牲层21和填充层311，以保留第一支撑柱331和第一支撑层351，进而形成一填充空间，以便后续在该填充空间内形成电容。在一种具体的实现方式中，使第一牺牲层21和填充层311的蚀刻选择比均高于第一支撑柱331和第一支撑层351的蚀刻选择比，通过蚀刻工艺去除牺牲层20和填充层 311，以保留第一支撑柱331和第一支撑层351。
参照图13a和图13b，本实施例中，去除部分牺牲层20和填充层311以后，还包括：通过选择性生长工艺在位于填充空间内的第一支撑柱331和基底10上形成第一下电极层411。值得说明的是，选择性生长工艺可以选择性地沉积在所需的材料表面。例如，第一下电极层411的材质可以包括钨、钛等金属材料，在沉积的过程中，第一下电极层选择性的沉积在第一支撑柱331侧壁以及基底10的表面，而不沉积在第一支撑层351的侧壁上。通过上述选择性沉积工艺，避免后续去除第一支撑层351侧壁上的第一下电极层411，从而提高制作效率。
继续参照图13a和图13b，本实施例中，由于中间支撑层321的材质与第一支撑柱331的材质相同，第一下电极层411还覆盖在位于填充空间一侧的中间支撑层321上。
参照图14a和图14b，本实施例中，在形成第一下电极层411以后，还包括：依次形成第一介电层 412和第一上电极层413。在一种具体的实现方式中，可以采用沉积的工艺依次形成第一介电层412和第一上电极层413。第一介电层412的材质可以包括高介电常数材料、氧化硅、氮化硅或者氮氧化硅，以实现第一上电极层413与第一下电极层411之间的绝缘效果。第一上电极层413的材质可以包括钨、钛等金属材料，本实施例中，第一上电极层413的材质与第一下电极层411的材质相同。
继续参照图14a和图14b，在牺牲层20包括交替层叠设置的第一牺牲层21和第二牺牲层22的实施例中，形成第一电容结构41，还包括：第一电容结构41和第一支撑柱331构成第一电容组件61，在垂直于基底10的方向上(也即沿Y轴方向上)，形成多个层叠设置的第一电容组件61。在依次沉积形成第一下电极层411、第一介电层412以及第一上电极层413时，多个第一电容组件61同步形成。
相邻的第一电容组件61对应的第一上电极层413之间电性连接。例如，在沿Y轴方向上，在相邻的第一电容组件61所对应的第一上电极层413之间可以通过导电层连接，导电层的材质例如可以包括金属或者金属合金等。如图14a所示，在垂直于基底10的方向上(也即沿Y轴方向上)，相邻的第一电容组件61对应的第一上电极层413还可以直接接合在一起，以使相邻的第一电容组件61共用同一第一上电极层413。
参照图15a和图15b，形成多个第一电容结构41，还包括：在依次形成第一介电层412和第一上电极层413以后：去除部分中间支撑层321；参照图16a和图16b，在去除部分中间支撑层321以后，在部分第二沟槽32内形成第二支撑层322。例如，可以去除位于第一电容结构41左侧的中间支撑层 321，以形成第二沟槽32，并在该第二沟槽32内形成第二支撑层322，设置第二支撑层322，有利于进一步提升对第一支撑柱331的支撑效果。在一种具体的实现方式中，第二支撑层322的材质可以包括氮化物。本实施例中，第二支撑层322的材质可以与第一支撑层351的材质相同。
对比图14a和图15a，在去除部分中间支撑层321的同时，还去除覆盖在中间支撑层321侧壁上的第一下电极层411，从而在垂直于基底10的方向上(沿Y轴方向上)，将相邻的电容隔离开来。
下面参照图17a和图17b，在形成多个第一电容结构41以后，还包括：
步骤S104、形成多个第一分割沟道，多个第一分割沟道相互平行且间隔地设置于基底上，第一分割沟道的延伸方向与第一支撑柱垂直，第一分割沟道将第一电容结构分割成多个电容。
去除部分第一支撑层351，以形成第一分割沟道51。例如，可以去除相邻的电容之间的第一支撑层351，以使第一分割沟道51内对应的第一支撑柱331以及基底10暴漏出来。在一种具体的实现方式中，使第一支撑层351的蚀刻选择比高于第一支撑柱331的蚀刻选择比，通过蚀刻工艺去除第一支撑层351，以保留第一支撑柱331。
值得说明的是，通过设置多个第一分割沟道51，使沿X轴方向分布的第一电容结构41被分割成多个电容。
下面参照图18a和图18b，在形成多个第一分割沟道51以后，还包括：
步骤S105、在第一分割沟道内形成第一绝缘层，第一绝缘层位于相邻电容的第一下电极层之间，第一绝缘层覆盖在第一分割沟道对应的第一支撑柱的侧壁表面和基底上。
在一些实施例中，第一绝缘层511的材质可以包括高介电常数材料、氧化硅、氮化硅或者氮氧化硅，以实现相邻电容对应的第一下电极层411之间的绝缘效果。本实施例中，第一绝缘层511的材质可以为高介电常数材料，从而进一步提升相邻电容对应的第一下电极层411之间的绝缘性能。
下面参照图19a、图19b、图19c以及图19d，在第一分割沟道51内形成第一绝缘层511以后，还包括：
步骤S106、在第一分割沟道内填充导电材料，以使相邻电容对应的第一上电极层之间电性连接。
在一种具体的实现方式中，导电材料可以为金属或者金属合金等，在沿X轴方向上，同一水平面内的第一电容结构41中，相邻电容对应的第一上电极层413之间通过导电材料电性连接。本实施例中，导电材料可以与第一上电极层413的材质相同，以使在沿X轴方向上，同一水平面内的第一电容结构 41共用同一第一上电极层413，从而使得相邻电容对应的第一上电极层413之间电性连接。相邻电容对应的第一下电极层411可以通过第一支撑柱331电性连接在一起，相邻电容对应的第一上电极层413 之间电性连接，使得相邻电容实现并联，有利于提高第一电容组件61的电容容量，进而提高半导体结构的性能。例如，参照19d，第一绝缘层511的厚度H3大于第一下电极层411的厚度H1，有利于保证相邻电容对应的第一下电极层411之间的绝缘性能。第一绝缘层511的厚度H3小于第一下电极层411 与第一介电层412的厚度之和H2，还能够便于相邻电容对应的第一上电极层413之间进行电性连接，从而保证相邻电容之间进行并联。
本公开实施例还提供一种半导体结构的制作方法，包括：提供基底10；形成多个第一支撑柱331，多个第一支撑柱331相互平行且间隔地设置在基底10上，多个第一支撑柱331位于平行于基底10的同一平面内；形成第一电容结构41，第一电容结构41包括第一下电极层411、第一介电层412以及第一上电极层413，第一下电极层411覆盖第一支撑柱331的侧壁表面和基底10，第一介电层412覆盖在第一下电极层411上，第一上电极层413覆盖在第一介电层412上；形成多个第一分割沟道51，多个第一分割沟道51相互平行且间隔地设置于基底10上，第一分割沟道51的延伸方向与第一支撑柱331 垂直，第一分割沟道51将第一电容结构41分割成多个电容；在第一分割沟道51内形成第一绝缘层511，第一绝缘层511位于相邻电容的第一下电极层411之间，第一绝缘层511覆盖在第一分割沟道51对应的第一支撑柱331的侧壁表面和基底10上；在第一分割沟道51内填充导电材料，以使相邻电容对应的第一上电极层413之间电性连接。通过第一绝缘层511将相邻电容隔离，相邻电容对应的第一下电极层411通过第一支撑柱331电性连接在一起，相邻电容对应的第一上电极层413之间电性连接，使得相邻电容实现并联，有利于提高电容容量，进而提高半导体结构的性能。
参照图6a，在形成第二沟槽32以后，第二沟槽32将牺牲层20分割成第一区域81和第二区域82，其中，第一区域81用于形成多个层叠设置的第一电容组件61。参照图6a至图8c，在形成第一区域81 内形成第一支撑柱331的同时，还在第二区域82内形成了第二支撑柱332，且第二支撑柱332与第一支撑柱331对称设置，第二支撑柱332的结构以及材质在此不再赘述。
参照图9a和图11b，形成第一支撑柱331的同时，还包括：形成隔离部70。第三沟槽34还将第二区域82内的牺牲层20进一步分割成多个区域，以便后续在多个区域内形成多个电容。参照图10a，隔离部70位于位于相邻的第三沟槽34之间，用于将后续在第一区域81内形成的电容与后续在第二区域 82内形成的电容隔离开。隔离部70还包括中间支撑层321，中间支撑层321的一侧与第一支撑柱331 连接，中间支撑层321的另一侧与第二支撑柱332连接，以使第一支撑柱331和第二支撑柱332通过中间支撑层321电性连接在一起。本实施例中，中间支撑层321、第一支撑柱331和第二支撑柱332 的材质相同，以便通过同一沉积制程同步形成，从而提高半导体结构的生产效率。隔离部70还包括牺牲层20，部分牺牲层20位于中间支撑层321与第一支撑层351之间，且部分牺牲层20环绕第一支撑柱331的侧壁设置；部分牺牲层20还位于中间支撑层321与第二支撑层322之间，且部分牺牲层20 环绕第二支撑柱332的侧壁设置。
参照图10a和图10b，第二区域82内还包括多个填充侧壁35。参照图11a和图11b，在填充侧壁 35内形成第一支撑层351的同时，还形成第三支撑层352，第三支撑层352位于第二区域82内，且第三支撑层352与第一支撑层351对称设置，第三支撑层352的结构以及材质在此不再赘述。
参照图12a和图12b，去除部分牺牲层20和填充层311，以保留第一支撑柱331和第一支撑层351 的同时，还包括：去除第二区域82内的部分牺牲层20和填充层311，并保留第二支撑柱332和第三支撑层352，以形成填充空间。参照图13a至图14b，在第一一区域811内形成多个层叠设置的第一电容组件61的同时，还包括：在垂直于基底10的方向上(也即在沿Y轴方向上)，形成多个第二电容组件62层叠设置，隔离部70位于第一电容组件61和第二电容组件62之间，第二电容组件62与第一电容组件61关于隔离部70对称设置。第二电容组件62位于第二一区域821内，且第二电容结构42包括第二下电极层421、第二介质层以及第二上电极层423，其结构以及材质在此不再赘述。
参照图15a和图15b，去除部分中间支撑层321，还包括去除位于第二电容结构42右侧的中间支撑层321，以形成第二沟槽32。参照图16a和图16b，形成的第二支撑层322的同时，还形成第四支撑层323，第四支撑层323位于第二电容结构42的背离隔离部70的一侧，且第四支撑层323与第二支撑层322对称设置，第四支撑层323的结构以及材质在此不再赘述。
参照图17a和图17b，在形成第一分割沟道51的同时，还包括：去除第三支撑层352，以形成第二分割沟道52。第二分割沟道52的通过设置多个第二分割沟道52，以使在沿X轴方向上，位于同一平面内的第二电容结构42被分割成多个电容。参照图18a和图18b，在第二分割沟道52内形成第二绝缘层521的同时，还包括：在第二分割沟道52内形成第二绝缘层521，第二绝缘层521位于相邻电容的第二下电极层421之间，第二绝缘层521覆盖在第二分割沟道52对应的第二支撑柱332的侧壁表面和基底10上。第二绝缘层521的结构以及材质在此不再赘述。相同地，第二绝缘层521的厚度大于第二下电极层421的厚度，有利于保证相邻电容对应的第二下电极层421之间的绝缘性能，且第二绝缘层521的厚度小于第二下电极层421与第二介电层422的厚度之和，还能够便于相邻电容对应的第二上电极层423之间进行电性连接，从而保证相邻电容之间进行并联。
参照19a和图19b，在第一分割沟道51内填充导电材料的同时，还包括：在第二分割沟道52内填充导电材料，以使相邻电容对应的第二上电极层423之间电性连接。本实施例中，导电材料可以与第二上电极层423的材质相同，以使在沿X轴方向上，同一水平面内的第二电容结构42共用同一第二上电极层423，从而使得相邻电容对应的第二上电极层423之间电性连接。相邻电容对应的第二下电极层 421可以通过第二支撑柱332电性连接在一起，相邻电容对应的第二上电极层423之间电性连接，使得相邻电容实现并联，有利于提高第二电容组件62的电容容量，进而进一步提高半导体结构的性能。
本领域技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (18)

1.一种半导体结构，其特征在于，包括：
位于基底上的第一电容结构和第一支撑柱，多个所述第一支撑柱相互平行且间隔地设置在所述基底上，所述第一电容结构包括第一下电极层、第一介电层以及第一上电极层，所述第一下电极层覆盖所述第一支撑柱的侧壁表面和所述基底上，所述第一介电层覆盖在所述第一下电极层上，所述第一上电极层覆盖在所述第一介电层上；
还包括多个相互平行且间隔地设置在所述基底上的第一分割沟道，所述第一分割沟道的延伸方向与所述第一支撑柱垂直，所述第一分割沟道将所述第一电容结构分割成多个电容，相邻所述电容对应的所述第一下电极层之间设置有第一绝缘层，所述第一绝缘层覆盖在所述第一分割沟道对应的所述第一支撑柱的侧壁表面和所述基底，相邻所述电容对应的所述第一上电极层之间电性连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一绝缘层的材质包括高介电常数材料、氧化硅、氮化硅或者氮氧化硅。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一绝缘层的厚度大于所述第一下电极层的厚度，且小于所述第一下电极层与所述第一介电层的厚度之和。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一支撑柱的材质包括单晶硅、单晶锗、单晶硅锗或者氧化铟镓锌。
5.根据权利要求3所述的半导体结构，其特征在于，所述第一电容结构和所述第一支撑柱构成第一电容组件，在垂直于基底的方向上，所述基底上设置有多个层叠设置的所述第一电容组件，相邻的所述第一电容组件对应的所述第一上电极层之间电性连接。
6.根据权利要求5所述的半导体结构，其特征在于，还包括覆盖所述基底上的第一支撑层和第二支撑层，所述第一支撑层和第二支撑层环绕所述第一支撑柱的侧壁表面，所述第一电容组件位于所述第一支撑层和所述第二支撑层之间，所述第一介电层还覆盖在所述第一支撑层和所述第二支撑层的侧壁。
7.根据权利要求5-6任一项所述的半导体结构，其特征在于，还包括位于基底上的隔离部和多个第二电容组件，在垂直于基底的方向上，所述基底上设置有多个层叠设置的所述第二电容组件，所述隔离部位于所述第一电容组件和所述第二电容组件之间，所述第二电容组件与所述第一电容组件关于所述隔离部对称设置。
8.一种半导体结构的制作方法，其特征在于，包括：
提供基底；
形成多个第一支撑柱，多个所述第一支撑柱相互平行且间隔地设置在所述基底上；
形成第一电容结构，所述第一电容结构包括第一下电极层、第一介电层以及第一上电极层，所述第一下电极层覆盖所述第一支撑柱的侧壁表面和所述基底，所述第一介电层覆盖在所述第一下电极层上，所述第一上电极层覆盖在所述第一介电层上；
形成多个第一分割沟道，多个所述第一分割沟道相互平行且间隔地设置于所述基底上，所述第一分割沟道的延伸方向与所述第一支撑柱垂直，所述第一分割沟道将所述第一电容结构分割成多个电容；
在所述第一分割沟道内形成第一绝缘层，所述第一绝缘层位于相邻所述电容的所述第一下电极层之间，所述第一绝缘层覆盖在所述第一分割沟道对应的所述第一支撑柱的侧壁表面和所述基底上；
在所述第一分割沟道内填充导电材料，以使相邻所述电容对应的所述第一上电极层之间电性连接。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述第一绝缘层的材料包括高介电常数材料、氧化硅、氮化硅或者氮氧化硅。
10.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述第一绝缘层的厚度大于所述第一下电极层的厚度，且小于所述第一下电极层与所述第一介电层的厚度之和。
11.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述第一支撑柱的材质包括单晶硅、单晶锗、单晶硅锗或者氧化铟镓锌。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成第一支撑柱，包括：
形成牺牲层，其覆盖所述基底；
去除部分所述牺牲层，以形成多个第一沟槽，多个所述第一沟槽相互平行且间隔地设置在所述基底上；
在所述第一沟槽内形成填充层；
去除部分所述牺牲层以及部分所述填充层，以形成多个第二沟槽，多个所述第二沟槽相互平行且间隔设置在所述基底上，所述第二沟槽的延伸方向垂直于所述第一沟槽；
去除部分所述牺牲层，以形成多个填充沟道，多个所述填充沟道间隔且平行于所述第一沟槽设置；
在所述填充沟道内形成所述第一支撑柱。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，所述牺牲层包括交替层叠设置的第一牺牲层和第二牺牲层，去除部分所述牺牲层，以形成填充沟道，包括：
去除所述牺牲层中的所述第二牺牲层，保留所述第一牺牲层，以形成在所述基底上层叠设置的填充结构，在垂直于基底的方向上，每层所述填充结构包括多个相互平行且间隔设置的所述填充沟道；
形成第一电容结构，还包括：所述第一电容结构和所述第一支撑柱构成第一电容组件，在垂直于基底的方向上，形成多个层叠设置的所述第一电容组件，相邻的所述第一电容组件对应的所述第一上电极层之间电性连接。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，在所述填充沟道内形成所述第一支撑柱的同时，还包括：
在所述第二沟槽内形成中间支撑层；
形成所述第一电容结构，还包括：
去除部分所述中间支撑层；
在部分所述第二沟槽内形成第二支撑层。
15.根据权利要求14所述的半导体结构的制作方法，其特征在于，在所述填充沟道内形成所述第一支撑柱以后，还包括：
去除部分填充层，以形成多个第三沟槽，多个所述第三沟槽相互平行且间隔设置在所述基底上，所述第三沟槽的延伸方向垂直于所述第一沟槽；
去除所述第三沟槽侧壁对应的所述牺牲层，保留所述第一支撑柱，以形成填充侧壁；
在部分所述填充侧壁内形成第一支撑层，所述第一支撑层环绕所述第一支撑柱的侧壁表面。
16.根据权利要求15所述的半导体结构的制作方法，其特征在于，形成第一电容结构，还包括：
去除部分所述牺牲层和所述填充层，以保留所述第一支撑柱和所述第一支撑层；
通过选择性生长工艺在所述第一支撑柱和所述基底上形成所述第一下电极层；
依次形成所述第一介电层和所述第一上电极层。
17.根据权利要求15所述的半导体结构的制作方法，其特征在于，形成第一分割沟道，包括：
去除部分所述第一支撑层。
18.根据权利要求14-15任一项所述的半导体结构的制作方法，其特征在于，还包括：
形成所述第一支撑柱的同时，还包括：形成隔离部；
形成多个层叠设置的所述第一电容组件，还包括：在垂直于基底的方向上，形成多个层叠设置的第二电容组件，所述隔离部位于所述第一电容组件和所述第二电容组件之间，所述第二电容组件与所述第一电容组件关于所述隔离部对称设置。
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