JP2018157106A - 記憶装置および容量素子 - Google Patents

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和弘 野島
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Abstract

【課題】回路領域における占有率を低減できる記憶装置および容量素子を提供する。【解決手段】容量素子は、第１方向に積層された複数の第１電極層と、前記複数の第１電極層を貫いて前記第１方向に延びる第１導電体と、前記第１導電体に沿って前記第１方向に延在し、前記第１導電体と前記複数の第１電極層との間に位置する第１絶縁層と、を備え、前記第１導電体と前記複数の第１電極層との間に設けられた第１容量を含む。【選択図】図１

Description

実施形態は、記憶装置および容量素子に関する。
複数のメモリセルが配置されたメモリ領域と、容量素子を含みメモリセルを駆動する回路領域と、を有する記憶装置が知られている。
特開２００９-２２４５６５号公報
実施形態は、回路領域の占有率を低減可能な記憶装置および容量素子を提供する。
実施形態に係る容量素子は、第１方向に積層された複数の第１電極層と、前記複数の第１電極層を貫いて前記第１方向に延びる第１導電体と、前記第１導電体に沿って前記第１方向に延在し、前記第１導電体と前記複数の第１電極層との間に位置する第１絶縁層と、を備え、前記第１導電体と前記複数の第１電極層との間にそれぞれ設けられた第１容量を含む。
第１実施形態に係る記憶装置を示す模式図である。 第１実施形態に係る記憶装置のメモリ領域を示す模式平面図である。 第１実施形態に係る容量素子を示す模式断面図である。 第１実施形態に係る容量素子の配線を示す模式平面図である。 第１実施形態の第１変形例に係る容量素子を示す模式断面図である。 第１実施形態の第１変形例に係る容量素子の配線を示す模式平面図である。 第１実施形態の第２変形例に係る容量素子を示す模式断面図である。 第１実施形態の第２変形例に係る容量素子の配線を示す模式平面図である。 第２実施形態に係る容量素子を示す模式断面図である。 比較例に係る容量素子を示す模式断面図である。 第２実施形態に係る容量素子の製造過程を示す模式断面図である。 図１１に続く製造過程を示す模式図である。 図１２に続く製造過程を示す模式図である。 図１３に続く製造過程を示す模式図である。 図１４に続く製造過程を示す模式図である。 図１５に続く製造過程を示す模式断面図である。 図１６に続く製造過程を示す模式平面図である。 図１７に続く製造過程を示す模式図である。 第２実施形態の変形例に係る容量素子の製造過程を示す模式断面図である。 第３実施形態に係る記憶装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
［第１実施形態］
図１は、第１実施形態に係る記憶装置１を示す模式図である。記憶装置１は、例えば、３次元配置されたメモリセルを含むフラシュメモリである。図１（ａ）は、記憶装置１のチップ面の配置を示す平面図である。図１（ｂ）は、図１（ａ）中に示すＡ−Ａ線に沿った断面図である。
図１（ａ）に示すように、記憶装置１は、複数のメモリ領域ＭＲと、その周りの周辺領域ＰＲと、を含む。周辺領域ＰＲには、メモリセルを駆動する回路（図示しない）が設けられる。記憶装置１は、容量素子が設けられた受動領域ＣＲをさらに含む。受動領域ＣＲおよびメモリ領域ＭＲは、例えば、Ｙ方向に並べて配置される。
図１（ｂ）に示すように、メモリ領域ＭＲは、ソース層１０の上に積層された複数のワード線２０と、ソース側選択ゲート３０と、ドレイン側選択ゲート４０と、を含む。さらに、メモリ領域ＭＲは、チャネル層２３と、メモリ層２５と、を含む。チャネル層２３は、ソース側選択ゲート３０と、複数のワード線２０と、ドレイン側選択ゲート４０と、を貫いてＺ方向に延びる。メモリ層２５は、ワード線２０とチャネル層２３との間に位置し、チャネル層２３に沿ってＺ方向に延びる。
メモリセルは、チャネル層２３がワード線２０を貫く部分にそれぞれ設けられる。メモリ層２５は、ワード線２０とチャネル層２３との間に位置する部分において、メモリセルの電荷保持層として機能する。チャネル層２３は、その下端においてソース層１０に電気的に接続される。また、チャネル層２３は、その上端に設けられたキャップ層２７およびコンタクトプラグ３３を介してビット線３５に電気的に接続される。
ワード線２０は、スリットＳＴにより、Ｙ方向において隣り合う別のワード線２０から電気的に分離され、Ｘ方向に延びる。また、Ｚ方向に積層されたワード線２０間、ワード線２０の最下層とソース側選択ゲート３０との間、および、さらに、ワード線２０の最上層とドレイン側選択ゲート４０との間は、それぞれ層間絶縁層により電気的に絶縁される。スリットＳＴの内部には、導電体６０が設けられる。導電体６０は、ソース層１０を図示しないソース線に電気的に接続する。
Ｘ方向におけるワード線２０の両端には、引き出し部ＨＵＰが設けられる（図１（ａ）参照）。引き出し部ＨＵＰでは、Ｚ方向に積層されたワード線２０の端部が階段状に設けられ、それぞれのワード線２０に電気的に接続されたコンタクトプラグが配置される（図１０参照）。
図１（ｂ）に示すように、受動領域ＣＲは、絶縁層１５と、複数の電極層５０と、柱状導電体４３、４５と、を含む。絶縁層１５は、ソース層１０の内部に設けられ、その上面は、例えば、ソース層１０の上面と同じレベルに位置する。電極層５０は、絶縁層１５の上に層間絶縁層を介して積層される。柱状導電体４３は、電極層５０を貫いてＺ方向に延び、配線６３に電気的に接続される。柱状導電体４５は、電極層５０を貫いてＺ方向に延び、配線６５に電気的に接続される。柱状導電体４３と電極層５０との間には、絶縁層５３が設けられる。絶縁層５３は、柱状導電体４３の側面を囲み、Ｚ方向に延在する。柱状導電体４５と電極層５０との間には、絶縁層５５が設けられる。絶縁層５５は、柱状導電体４５の側面を囲み、Ｚ方向に延在する。つまり、柱状導電体４３および４５はソース層１０と電気的に絶縁される。
これにより、受動領域ＣＲには、容量素子ＣＥ１が設けられる。容量素子ＣＥ１は、柱状導電体４３、４５、配線６３および６５を含む。配線６３および６５は、例えば、周辺領域ＰＲに設けられた回路に接続され、容量素子ＣＥ１は、その間の容量値を有する回路要素として機能する。
次に、図２を参照して、メモリ領域ＭＲの構成を説明する。図２は、記憶装置１のメモリ領域を示す模式平面図である。
図２に示すように、スリットＳＴは、Ｘ方向に延在し、その内部には、導電体６０が設けられる。導電体６０は、絶縁層６１によりワード線２０から電気的に絶縁される。導電体６０は、例えば、タングステンを含み、絶縁層６１は、例えば、酸化シリコン層である。ワード線２０は、Ｙ方向において隣合うスリットＳＴの間に設けられ、Ｘ方向に延びる。ワード線２０は、例えば、タングステンなどの含む金属、もしくは、低抵抗のポリシリコンを含む。
複数のチャネル層２３がＺ方向に積層されたワード線２０を貫くように設けられる。チャネル層２３は、例えば、柱状に設けられ、メモリ層２５は、その側面を囲むように設けられる。チャネル層２３は、例えば、ポリシリコン層である。メモリ層２５は、例えば、複数の絶縁膜をワード線２０からチャネル層２３に向かう方向に積層した構造を有する。メモリ層２５は、例えば、第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜を順に積層した構造を有する。
メモリ領域ＭＲの上方には、複数のビット線３５が設けられる。ビット線３５は、例えば、タングステンを含む金属配線であり、それぞれＹ方向に延在する。チャネル層２３は、コンタクトプラグ３３を介してビット線３５の１つに電気的に接続される。コンタクトプラグ３３は、例えば、タングステンなどの金属を含む。なお、図２では、キャップ層２７（図１（ｂ）参照）を省略している。
次に、図３および図４を参照して、容量素子ＣＥ１を説明する。図３は、受動領域ＣＲに設けられた容量素子ＣＥ１を示す模式断面図である。図４は、容量素子ＣＥ１の配線６３、６５を例示する模式平面図である。図３は、図４中に記載の３Ｆ−３Ｆ線に沿った断面図である。
図３に示すように、絶縁層１５は、例えば、酸化シリコン層であり、ソース層１０中に設けられる。ソース層１０は、例えば、図示しないソース線が表層に形成された基板であり、絶縁層１５は、所謂ＳＴＩ（Shallow Trench Isolation）である。
電極層５０は、スリットＳＴ間において絶縁層１５の上に積層される。Ｚ方向において隣り合う電極層５０は、例えば、酸化シリコン層などの層間絶縁層を介して相互に絶縁される。電極層５０は、例えば、タングステンなどを含む金属層である。また、電極層５０は、低抵抗のポリシリコン層であっても良い。
柱状導電体４３および４５は、それぞれ電極層５０を貫いてＺ方向に延びる。柱状導電体４３および４５の下端は、例えば、絶縁層１５中に位置する。すなわち、柱状導電体４３および４５は、ソース層１０から電気的に絶縁される。また、柱状導電体４３および４５は、その上端に設けられたキャップ層４７およびコンタクトプラグ４９を介して、配線６３および６５にそれぞれ接続される。
柱状導電体４３、４５は、例えば、タングステンなどの金属を含む。また、柱状導電体４３、４５は、例えば、ポリシリコンを含んでも良い。キャップ層４７は、例えば、低抵抗のポリシリコン層である。コンタクトプラグ４９は、例えば、タングステンなどの金属を含む。配線６３、６５は、例えば、タングステンなどを含む金属配線であり、端子ＴＣ１およびＴＣ２を有する。
柱状導電体４３と電極層５０との間には、絶縁層５３が設けられる。また、柱状導電体４５と電極層５０との間には、絶縁層５４が設けられる。絶縁層５３、５４は、例えば、酸化シリコン層である。また、絶縁層５３、５４は、例えば、複数の絶縁膜を積層した構造を有しても良い。
図３に示すように、柱状導電体４３と電極層５０との間には、容量Ｃ１が介在する。また、柱状導電体４５と電極層５０との間には、容量Ｃ２が介在する。そして、配線６３と配線６５との間において、容量Ｃ１は、電極層５０を介して容量Ｃ２に直列接続される。結果として、容量素子ＣＥ１の端子間容量ＣＴ１は、次式（１）で表される。

１／ＣＴ１＝１／ΣＣ１＋１／ΣＣ２ ・・・（１）

ここで、Σは、各容量の和を表す。以下の容量値についても同様に表される。
図４に示すように、配線６３は、例えば、第１部分６３ａと、第２部分６３ｂと、を含む。第１部分６３ａは、例えば、スリットＳＴの上方において、Ｘ方向に延びる。第２部分６３ｂは、柱状導電体４３の上方において、第１部分６３ａから−Ｙ方向に延びる。柱状導電体４３は、コンタクトプラグ４９を介して第２部分６３ｂに接続される。なお、図４では、配線６３および６５の一部を切り取り、キャップ層４７を省略して表している。
配線６５は、例えば、第１部分６５ａと、第２部分６５ｂと、を含む。第１部分６５ａは、例えば、スリットＳＴの上方において、Ｘ方向に延びる。第２部分６５ｂは、柱状導電体４５の上方において、第１部分６５ａからＹ方向に延びる。柱状導電体４５は、コンタクトプラグ４９を介して第２部分６５ｂに接続される。
容量素子ＣＥ１では、例えば、第１部分６３ａ、６５ａの長さ、および、第２部分６３ｂ、６５ｂの数を変えることにより、配線６３および６５に接続される柱状導電体４３および４５の数を変更することができる。これにより、端子間容量ＣＴ１を変更することが可能である。
このように、本実施形態では、柱状導電体４３と電極層５０との間の容量Ｃ１、柱状導電体４５と電極層５０との間のＣ２により容量素子ＣＥ１を構成することができる。すなわち、３次元分布する容量Ｃ１、Ｃ２を用いることにより、例えば、Ｘ−Ｙ平面内に設けられる２次元容量を用いる場合に比べて、チップ面内に占める容量素子ＣＥ１の面積を１０分の１から２０分の１に縮小するすることができる。また、柱状導電体４３、４５および電極層５０は、例えば、メモリ領域ＭＲのチャネル層２３、ワード線２０、選択ゲート３０および４０と同時に形成することができ、製造工程を簡略化することも可能である。
図５は、第１実施形態の第１変形例に係る容量素子ＣＥ２を示す模式断面図である。図６は、容量素子ＣＥ２の配線６３、６５、６７を示す模式平面図である。図５は、図６中に記載の５Ｆ−５Ｆ線に沿った断面図である。容量素子ＣＥ２は、電極層５０、１５０、柱状導電体７３、７５、８３、８５および配線６３、６５、６７を含む。配線６３は、端子ＴＣ１に接続され、配線６５は、端子ＴＣ２に接続される。この例においても、ソース層１０の表層に絶縁層１５（ＳＴＩ）が設けられる。
電極層５０は、例えば、タングステンなどを含む金属層である。また、電極層５０は、低抵抗のポリシリコン層であっても良い。柱状導電体７３、７５、８３および８５は、例えば、タングステンなどの金属を含む。また、柱状導電体７３、７５、８３および８５は、例えば、ポリシリコンを含んでも良い。配線６７は、例えば、タングステンなどを含む金属配線である。
この例では、ソース層１０の上に電極層５０および１５０がそれぞれ積層される。電極層１５０は、スリットＳＴにより電極層５０から分離されている。電極層５０および１５０は、それぞれスリットＳＴに沿ってＸ方向に延在する。
柱状導電体７３および７５は、それぞれ複数の電極層５０を貫いてＺ方向に延びる。柱状導電体７３と電極層５０との間には、絶縁層７７が設けられる。絶縁層７７は、柱状導電体７３の側面を囲み、Ｚ方向に延在する。柱状導電体７５と電極層５０との間には、絶縁層７９が設けられる。絶縁層７９は、柱状導電体７５の側面を囲み、Ｚ方向に延在する。柱状導電体７３および７５の下端は、例えば、絶縁層１５中に位置し、柱状導電体７３および７５は、絶縁層１５および７７、絶縁層１５および７９によりそれぞれソース層１０から電気的に絶縁される。絶縁層７７、７９は、例えば、酸化シリコン層である。また、絶縁層７７、７９は、例えば、複数の絶縁膜を積層した構造を有しても良い。
さらに、柱状導電体７３は、キャップ層４７およびコンタクトプラグ４９を介して配線６３に電気的に接続される。柱状導電体７５は、同様にキャップ層４７およびコンタクトプラグ４９を介して配線６７に電気的に接続される。
柱状導電体８３および８５は、それぞれ複数の電極層１５０を貫いてＺ方向に延びる。柱状導電体８３と電極層１５０との間には、絶縁層８７が設けられる。絶縁層８７は、柱状導電体８３の側面を囲み、Ｚ方向に延在する。柱状導電体８５と電極層１５０との間には、絶縁層８９が設けられる。絶縁層８９は、柱状導電体８５の側面を囲み、Ｚ方向に延在する。柱状導電体８３および８５の下端は、例えば、絶縁層１５中に位置し、柱状導電体８３および８５は、絶縁層１５および８７、絶縁層１５および８９によりそれぞれソース層１０から電気的に絶縁される。絶縁層８７、８９は、例えば、酸化シリコン層である。また、絶縁層８７、８９は、例えば、複数の絶縁膜を積層した構造を有しても良い。
さらに、柱状導電体８３は、キャップ層４７およびコンタクトプラグ４９を介して配線６７に電気的に接続される。柱状導電体８５は、同様にキャップ層４７およびコンタクトプラグ４９を介して配線６５に電気的に接続される。
図５に示すように、柱状導電体７３と電極層５０との間には、容量Ｃ１が介在する。また、柱状導電体７５と電極層５０との間には、容量Ｃ２が介在する。そして、配線６３と配線６７との間において、容量Ｃ１は、電極層５０を介して容量Ｃ２に直列接続される。
また、柱状導電体８３と電極層１５０との間には、容量Ｃ３が介在する。容量Ｃ３は、配線６７を介して容量Ｃ２に直列接続される。また、柱状導電体８５と電極層１５０との間には、容量Ｃ４が介在する。そして、配線６７と配線６５との間において、容量Ｃ３は、電極層１５０を介して容量Ｃ４に直列接続される。
結果として、容量素子ＣＥ２の端子間容量ＣＴ２は、次式（２）で表される。

１／ＣＴ２＝１／ΣＣ１＋１／ΣＣ２+１／ΣＣ３＋１／ΣＣ４・・・（２）

図６に示すように、配線６３は、例えば、第１部分６３ａと、第２部分６３ｂと、を含む。第１部分６３ａは、例えば、スリットＳＴの上方において、Ｘ方向に延びる。第２部分６３ｂは、柱状導電体７３の上方において、第１部分６３ａから−Ｙ方向に延びる。柱状導電体７３は、コンタクトプラグ４９を介して第２部分６３ｂに接続される。なお、図６では、配線６３、６５および６７の一部を切り取り、キャップ層４７を省略して表している。
配線６５は、例えば、第１部分６５ａと、第２部分６５ｂと、を含む。第１部分６５ａは、例えば、スリットＳＴの上方において、Ｘ方向に延びる。第２部分６５ｂは、柱状導電体８５の上方において、第１部分６５ａからＹ方向に延びる。柱状導電体８５は、コンタクトプラグ４９を介して第２部分６５ｂに接続される。
配線６７は、例えば、第１部分６７ａと、第２部分６７ｂと、第３部分６７ｃと、を含む。第１部分６７ａは、例えば、スリットＳＴの上方において、Ｘ方向に延びる。第２部分６７ｂは、柱状導電体７５の上方において、第１部分６７ａからＹ方向に延びる。柱状導電体７５は、コンタクトプラグ４９を介して第２部分６７ｂに接続される。また、第３部分６７ｃは、柱状導電体８３の上方において、第１部分６７ａから−Ｙ方向に延びる。柱状導電体８３は、コンタクトプラグ４９を介して第３部分６７ｃに接続される。
容量素子ＣＥ２では、例えば、第１部分６３ａ、６５ａ、６７ａの長さ、第２部分６３ｂ、６５ｂ、６７ｂの数、および、第３部分６７ｃの数を変えることにより、配線６３、６５および６７に接続される柱状導電体７３、７５、８３および８５の数を変更することができる。これにより、端子間容量ＣＴ２を変更することができる。
この例では、端子ＴＣ１と端子ＴＣ２との間において、容量Ｃ１、Ｃ２、Ｃ３、Ｃ４が直列に接続される。例えば、容量Ｃ１、Ｃ２、Ｃ３およびＣ４の耐圧が同じであるとすれば、容量素子ＣＥ２は、容量素子ＣＥ１の２倍の耐圧を有する。すなわち、柱状導電体と電極層との間の容量の直列数を増やすことにより、高耐圧の容量素子を実現できる。
図７は、第１実施形態の第２変形例に係る容量素子ＣＥ３を示す模式断面図である。図８は、容量素子ＣＥ３の配線を示す模式平面図である。図７は、図８中に記載の７Ｆ−７Ｆ線に沿った断面図である。容量素子ＣＥ３は、電極層５０、柱状導電体９１および配線９５、９７を含む。配線９５は、端子ＴＣ１に接続され、配線９７は、コンタクトプラグ１０１および１０３を介してソース層１０に電気的に接続される。また、電極層５０は、その端部において階段状に設けられ、各電極層５０は、コンタクトプラグ１０５および１０７を介して配線９７に電気的に接続される。配線９５、９７は、例えば、タングステンなどを含む金属配線である。コンタクトプラグ１０１、１０３、１０５および１０７は、例えば、タングステンなどの金属を含む。
電極層５０は、絶縁層１５を含むソース層１０の上に積層される。柱状導電体９１は、絶縁層１５が設けられた部分において、複数の電極層５０を貫いてＺ方向に延びる。柱状導電体９１の下端は、例えば、絶縁層１５中に位置する。これにより、柱状導電体９１は、ソース層１０から電気的に絶縁される。また、柱状導電体９１は、その上端に設けられたキャップ層４７およびコンタクトプラグ４９を介して、配線９５に電気的に接続される。柱状導電体９１は、例えば、タングステンなどの金属を含む。また、柱状導電体９１は、例えば、ポリシリコンを含んでも良い。
柱状導電体９１と電極層５０との間には、絶縁層９３が設けられる。絶縁層９３は、柱状導電体９１の側面を囲み、Ｚ方向に延在する。絶縁層９３は、例えば、酸化シリコン層である。また、絶縁層９３は、例えば、複数の絶縁膜を積層した構造を有しても良い。柱状導電体９１と電極層５０との間には、容量Ｃ１が介在する。この例では、配線９５と配線９７との間において、複数の容量Ｃ１が並列に配置される。容量素子ＣＥ３は、端子ＴＣ１と配線９７との間において容量ΣＣ１を有する。
図８に示すように、配線９５は、例えば、Ｘ方向に延在する電極層５０と交差するように設けられ、柱状導電体９１の上方においてＹ方向に延在する。柱状導電体９１は、コンタクトプラグ４９を介して配線９５に接続される。なお、図８では、配線９５の一部を切り取り、キャップ層４７を省略して表している。
例えば、複数の配線９５が設けられ、それぞれ端子ＴＣ１に接続される。すなわち、配線９５毎に容量素子ＣＥ３が設けられる。容量素子ＣＥ３は、それに接続される柱状導電体９１の数に依存した容量値を有する。また、配線９７は、アース電位に接続されても良い。
［第２実施形態］
図９は、第２実施形態に係る容量素子ＣＥ４を示す模式断面図である。容量素子ＣＥ４は、Ｚ方向に積層された複数の電極層１２０と、コンタクトプラグＣＰＡおよびＣＰＢと、を備える。
電極層１２０は、例えば、ソース層１１０の上に層間絶縁層１２１を介して積層される。ソース層１１０は、例えば、基板の表層に設けられた導電層である。電極層１２０は、階段状に形成された２つの端部を有し、それぞれコンタクトプラグＣＰＡおよびＣＰＢに電気的に接続される。電極層１２０は、コンタクトプラグＣＰＡに接続された電極層１２０Ａと、コンタクトプラグＣＰＢに接続された電極層１２０Ｂと、を含む。電極層１２０Ａおよび１２０Ｂは、交互に積層される。
電極層１２０は、例えば、タングステン等を含む金属層である。また、電極層１２０は、例えば、低抵抗のポリシリコン層であっても良い。層間絶縁層１２１は、例えば、シリコン酸化層である。そして、電極層１２０Ａおよび電極層１２０Ｂとの間には、電極間容量ＣＡＢが介在する。容量素子ＣＥ４は、コンタクトプラグＣＰＡおよびＣＰＢの間において容量ΣＣＡＢＮを有する。ここで、Ｎは、正の整数であり、ＣＡＢＮは、ソース層１１０からＮ番目に位置する電極間容量である。
図１０は、比較例に係る容量素子ＣＥ５を示す模式断面図である。容量素子ＣＥ５は、Ｚ方向に積層された複数の電極層１２０と、複数のコンタクトプラグＣＰＡ、および複数のコンタクトプラグＣＰＢと、を備える。
電極層１２０は、例えば、ソース層１１０の上に層間絶縁層１２１を介して積層される。電極層１２０は、階段状に形成された端部を有し、それぞれコンタクトプラグＣＰＡおよびＣＰＢに電気的に接続される。電極層１２０は、コンタクトプラグＣＰＡに接続された電極層１２０Ａと、コンタクトプラグＣＰＢに接続された電極層１２０Ｂと、を含む。電極層１２０Ａおよび１２０Ｂは、交互に積層される。コンタクトプラグＣＰＡは、端子ＴＣＡに接続され、コンタクトプラグＣＰＢは、端子ＴＣＢに接続される。容量素子ＣＥ５は、端子ＴＣＡおよびＴＣＢの間において容量ΣＣＡＢＮを有する。
容量素子ＣＥ５では、電極層１２０のそれぞれの端部において、各電極層１２０と、１つのコンタクトプラグＣＰＡもしくはＣＰＢが接続される。このため、各電極層１２０の端部において、コンタクトプラグＣＰＡもしくはＣＰＢとの接続マージンを含むステップ幅を要する。このため、電極層１２０の積層数が増えると、Ｙ方向における階段の幅が広くなり、容量素子ＣＥ５のチップ面における占有面積が大きくなる。
これに対し、容量素子ＣＥ４では、電極層１２０Ａおよび１２０Ｂに接続されるコンタクトプラグＣＰＡおよびＣＰＢは、それぞれ１つである。したがって、接続マージンを小さくすることが可能であり、電極層１２０の階段幅をより狭くすることができる。これにより、容量素子ＣＥ４のチップ面における占有面積を小さくすることが可能となる。
次に、図１１〜図１８を参照して、容量素子ＣＥ４の製造方法を説明する。図１１〜図１８は、第２実施形態に係る容量素子ＣＥ４の製造過程を示す模式断面図である。
図１１は、ソース層１１０の上に形成された積層体１３０を示す模式断面図である。積層体１３０は、複数の層間絶縁層１２１と、複数の導電層２２０と、絶縁層１２３と、を含む。層間絶縁層１２１と導電層２２０とはＺ方向に交互に積層される。層間絶縁層１２１は、例えば、シリコン酸化層であり、導電層２２０は、例えば、タングステンを含む金属層である。絶縁層１２３は、例えば、シリコン窒化層であり、層間絶縁層１２１の最上層の上に形成される。
図１２（ａ）は、積層体１３０の上面を示す模式平面図である。図１２（ｂ）は、図１２（ａ）中に示すＢ−Ｂ線に沿った積層体１３０の模式断面図である。積層体１３０の上面には、マスク１２５が設けられる。マスク１２５は、例えば、フォトレジストであり、フォトリソグラフィを用いて所定の形状にパターニングされる。
図１２（ａ）に示すように、マスク１２５は、第１部分１２５ａと、第２部分１２５ｂと、第３部分１２５ｃと、を含む。第２部分１２５ｂは、第１部分１２５ａから−Ｘ方向に延在し、第３部分１２５ｃは、第１部分１２５ａからＸ方向に延在する。第２部分１２５ｂおよび１２５ｃは、Ｙ方向において交互に配置され、それぞれ−Ｘ方向およびＸ方向に延びるように設けられる。
図１２（ｂ）に示すように、マスク１２５を用いたドライエッチングにより、絶縁層１２３、層間絶縁層１２１および導電層２２０Ｔを選択的に除去し、第１段差を形成する。導電層２２０Ｔは、導電層２２０の最上層である。このエッチングは、例えば、絶縁層１２３および１２１を導電層２２０Ｔに対して選択的に除去した後、導電層２２０Ｔを層間絶縁層１２１に対して選択的に除去する条件下で実施される。以下のエッチングも、同様に実施される。
図１３（ａ）は、積層体１３０の上面を示す模式平面図である。図１３（ｂ）は、図１３（ａ）中に示すＣ−Ｃ線に沿った積層体１３０の模式断面図である。積層体１３０の上面には、マスク１２７が設けられる。
図１３（ａ）に示すマスク１２７は、マスク１２５の第１部分１２５ａよりも広いＸ方向の幅を有し、図１２（ｂ）に示すエッチングにおいて、導電層２２０Ｔの左端に形成された第１段差を覆う。
図１３（ｂ）に示すように、マスク１２７の左側では、導電層２２０Ｔ−１および導電層２２０Ｔ−２が選択的に除去される。一方、マスク１２７の右側では、導電層２２０Ｔおよび導電層２２０Ｔ−１が選択的に除去される。これにより、導電層２２０Ｔおよび２２０Ｔ−１の右端に第２段差が形成され、導電層２２０Ｔ−１および２２０Ｔ−２の左端に第３段差が形成される。
図１４（ａ）は、積層体１３０の上面を示す模式平面図である。図１４（ｂ）は、図１４（ａ）中に示すＤ−Ｄ線に沿った積層体１３０の模式断面図である。積層体１３０の上面には、マスク１２９が設けられる。
図１４（ａ）に示すように、マスク１２９は、マスク１２７よりも広いＸ方向の幅を有し、図１３（ｂ）に示すエッチング工程において形成された第１段差、第２段差および第３段差を覆う。
図１４（ｂ）に示すように、マスク１２９の右側では、導電層２２０Ｔ−２および導電層２２０Ｔ−３が選択的に除去され、第４段差が形成される。一方、マスク１２９の左側では、導電層２２０Ｔ−３および導電層２２０Ｔ−４が選択的に除去され、第５段差が形成される。
このように、積層体１３０の上面におけるマスクの形成と、導電層２２０の選択エッチングと、を繰り返すことにより、積層体１３０の右端および左端を階段状に加工する。
図１５（ａ）は、階段状に形成された右端および左端を有する積層体１３０の上面を示す模式平面図である。図１５（ｂ）は、図１５（ａ）中に示すＥ−Ｅ線に沿った積層体１３０の断面図である。
図１５（ａ）に示すように、積層体１３０の右端および左端には、例えば、第１段差〜第１２段差が形成される。また、図１２（ａ）に示すマスク１２５を用いたことにより、積層体１３０の右端および左端において、奇数番目の段差と偶数番目の段差との配置が、Ｙ方向に交互に入れ替わるように形成される。
図１５（ｂ）に示すように、第１段差は、１つの導電層２２０Ｔの端面を含み、第２段差〜第１２段差は、それぞれ２つの導電層２２０の端面を含むように形成される。
図１６は、第１段差〜第１２段差が設けられた積層体１３０を示す模式断面図である。各段差上には、絶縁層１３１が形成され、さらに、積層体１３０を覆う絶縁層１３５が形成される。絶縁層１３１は、例えば、シリコン窒化層であり、絶縁層１３５は、例えば、シリコン酸化層である。絶縁層１３５の上面は、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化される。
絶縁層１３１は、例えば、積層体１３０を覆うシリコン窒化層を形成した後、異方性ドライエッチングにより第１段差〜第１２段差の側面に形成された部分を残して、そのシリコン窒化層を選択的に除去することにより形成される。このとき、第２段差〜第１２段差において、絶縁層１３１は、上下に積層された導電層２２０の上層側の端面が露出するように形成される。
図１７は、絶縁層１３５に覆われた積層体１３０の上面を示す模式平面図である。図１７に示すように、絶縁層１３５の上面からソース層１１０に至るスリットＳＴを形成する。さらに、スリットＳＴの内部に絶縁層１３７を形成する。
スリットＳＴは、第１段差〜第１２段差の奇数段と偶数段とがＹ方向において入れ替わる部分の境界に設けられる（図１５（ａ）参照）。また、スリットＳＴにより分断された導電層２２０は、電極層１２０Ａおよび１２０Ｂとなる（図９参照）。
図１８（ａ）は、積層体１３０に電気的に接続されたコンタクトプラグＣＰＡおよびＣＰＢを示す模式平面図である。コンタクトプラグＣＰＡおよびＣＰＢは、積層体１３０の端部に連通するコンタクトホール内に設けられた金属層である。コンタクトプラグＣＰＡおよびＣＰＢは、例えば、タングステンを含む。図１８（ａ）に示すように、スリットＳＴ間において、コンタクトプラグＣＰＡは、積層体１３０の一方の端部に設けられ、コンタクトプラグＣＰＢは、他方の端部に設けられる。
図１８（ｂ）に示すように、コンタクトプラグＣＰＡは、積層体１３０の階段状の端部に露出した電極層１２０Ａの一部に電気的に接続される。このとき、絶縁層１３１は、電極層１２０Ｂの端部を覆い、コンタクトプラグＣＰＡから電気的に絶縁する。コンタクトプラグＣＰＢは、積層体１３０の階段状の端部に露出した電極層１２０Ｂの一部に電気的に接続される。このとき、絶縁層１３１は、電極層１２０Ａの端部を覆い、コンタクトプラグＣＰＢから電気的に絶縁する。
次に、図１９（ａ）〜（ｃ）を参照して、第２実施形態の変形例に係る容量素子ＣＥ４の製造方法を説明する。図１９（ａ）〜（ｃ）は、第２実施形態の変形例に係る容量素子ＣＥ４の製造過程を示す模式断面図である。図１９（ａ）〜（ｃ）は、積層体１３０の一部を示す模式断面図である。
図１９（ａ）に示すように、積層体１３０の端部に第１段差〜第１２段差を形成する（図１５（ｂ）参照）。続いて、図１９（ｂ）に示すように、導電層２２０の各端部をエッチングし、リセス部２２０Ｒを形成する。リセス部２２０Ｒは、例えば、ウェットエッチングなどの等方性エッチングにより形成される。このエッチングは、層間絶縁層１２１が十分なエッチング耐性を有する条件下で実施される。
図１９（ｃ）に示すように、リセス部２２０Ｒを埋め込むように絶縁層１３１を形成する。例えば、図１６に示す例に比べて、絶縁層１３１は、リセス部２２０Ｒに埋め込まれた部分だけ厚く形成される。これにより、コンタクトプラグＣＰＡおよびＣＰＢと電極層１２０との間の絶縁耐圧を高くすることができる。すなわち、より絶縁耐圧の高い容量素子ＣＥ４を実現できる。
容量素子ＣＥ４は、上記の例に限定される訳ではなく、例えば、スリットＳＴは直線的に形成される必要はない。また、容量素子ＣＥ４に設計上求められる容量値に応じて、スリットＳＴは、その数および形状を変化させても良い。
容量素子ＣＥ４では、２つの導電層２２０をペアとして第１段差〜第１２段差を形成し、各段差に端面を露出させたペアのうちの下層側に絶縁層１３１を形成する。これにより、電極層１２０の偶数層と奇数層に、コンタクトプラグＣＰＡおよびＣＰＢをそれぞれに自己整合的に接続することができる。その結果、各段差にそれぞれコンタクトプラグを接続させる場合に比べて、階段状の端部の面積を大幅に縮小することが可能となる。さらに、本実施形態では、導電層２２０および絶縁層１３５のパターンニングだけで、メモリ領域と容量素子ＣＥ４とを作り分けることができるため、製造工程の合理化、および、製造コストを削減が可能となる。
［第３実施形態］
図２０は、第３実施形態に係る記憶装置２を示す模式断面図である。記憶装置２は、メモリセルを駆動する回路ＤＣが表層に設けられた基板５と、回路ＤＣの上方に設けられたメモリ領域ＭＲと、を有する。メモリ領域ＭＲと、回路ＤＣと、の間には、配線Ｄ０〜Ｄ２およびソース線１４０が配置される。
回路ＤＣは、複数のトランジスタＴｒを含み、トランジスタＴｒ間は、ＳＴＩにより電気的に絶縁される。トランジスタＴｒは、例えば、ソースドレイン領域ＳＤ、ゲート電極ＧＥおよびゲート絶縁膜ＧＩを含むＭＯＳ型ＦＥＴであり、ソースドレイン領域ＳＤは、例えば、コンタクトプラグＣＰ０を介して配線Ｄ０に電気的に接続される。ゲート電極ＧＥも、図示しない部分において別の配線Ｄ０に電気的に接続される。配線Ｄ０、Ｄ１、Ｄ２は、コンタクトプラグＣＰ１およびＣＰ２を介して相互に接続される。また、配線Ｄ０、Ｄ１、Ｄ２およびソース線１４０は、層間絶縁膜１５５により電気的に絶縁される。
ソース線１４０は、配線Ｄ２と選択ゲート３０との間に位置し、例えば、Ｘ方向、Ｙ方向に広がるプレート状に設けられる。ワード線２０、選択ゲート３０および４０は、ソース線１４０の上に層間絶縁膜を介して積層される。
記憶装置２は、メモリ領域ＭＲに並んで配置された容量素子ＣＥ１をさらに含む。容量素子ＣＥ１は、絶縁層１４５の上に配置された柱状導電体４３および４５を含む。柱状導電体４３および４５は、配線６３および６５にそれぞれ接続される。絶縁層１４５は、例えば、ソース線１４０に設けられた開口の内部を埋め込むように配置される。
容量素子ＣＥ１の電極層５０は、絶縁層１４５の上方に積層される。電極層５０は、例えば、ワード線２０、選択ゲート３０および４０と同時に形成され、電極層５０は、それぞれワード線２０、選択ゲート３０および４０のいずれか１つと略同一のレベルに位置する（例えば、ソース線１４０からのＺ方向の高さが略同一となるレベルに位置する）。
図２０に示すように、記憶装置２では、例えば、導電体６０が設けられず、スリットＳＴの内部は絶縁層１４７により埋め込まれる。絶縁層１４７は、Ｙ方向において隣り合う、ワード線２０間および選択ゲート間を電気的に絶縁する。また、絶縁層１４７は、容量素子ＣＥ１とメモリ領域ＭＲとの間を電気的に絶縁する。
このように、回路ＤＣをメモリ領域ＭＲおよび容量素子ＣＥ１の下に配置することにより、記憶装置２の大容量化もしくはチップサイズの縮小が可能となる。なお、実施形態は、上記の例に限定される訳ではなく、例えば、容量素子ＣＥ１に代えて容量素子ＣＥ４を配置しても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…記憶装置、 １０、１１０…ソース層、 １５、５３、５４、５５、６１、７７、７９、８７、８９、９３、１２３、１３１、１３５、１３７、１４５、１４７、１５５…絶縁層、 ２０…ワード線、 ２３…チャネル層、 ２５…メモリ層、 ２７…キャップ層、 ３０、４０…選択ゲート、 ３３、３７、４９、１０１、１０５…コンタクトプラグ、 ３５…ビット線、 ４３、４５、７３、７５、８３、８５、９１…柱状導電体、 ４７…キャップ層、 ５０、１２０、１５０…電極層、 ６０…導電体、 ６３、６５、６７、９５、９７…配線、 ６３ａ、６５ａ、６７ａ、１２５ａ…第１部分、 ６３ｂ、６５ｂ、６７ｂ、１２５ｂ…第２部分、 ６７ｃ、１２５ｃ…第３部分、 １２１、…層間絶縁層、 １２５、１２７、１２９…マスク、 １３０…積層体、 １４０…ソース線、 ２２０…導電層、 ２２０Ｒ…リセス部、 ＣＥ１、ＣＥ２、ＣＥ４、ＣＥ５…容量素子、 ＣＰ０、ＣＰ１、ＣＰ２、ＣＰＡ、ＣＰＢ…コンタクトプラグ、
ＣＲ…受動領域、 Ｄ０、Ｄ１、Ｄ２…配線、 ＧＥ…ゲート電極、 ＧＩ…ゲート絶縁膜、 ＳＤ…ソースドレイン領域、 ＨＵＰ…引き出し部、 ＭＲ…メモリ領域、 ＰＲ…周辺領域、 ＳＴ…スリット、 ＴＣ１、ＴＣ２、ＴＣＡ、ＴＣＢ…端子、 Ｔｒ…トランジスタ

Claims (8)

  1. 第１方向に積層された複数の第１電極層と、
    前記複数の第１電極層を貫いて前記第１方向に延びる第１導電体と、
    前記第１導電体に沿って前記第１方向に延在し、前記第１導電体と前記複数の第１電極層との間に位置する第１絶縁層と、
    を備え、
    前記第１導電体と前記複数の第１電極層との間にそれぞれ設けられた第１容量を含む容量素子。
  2. 前記複数の第１電極層を前記第１方向に貫く第２導電体と、
    前記第２導電体に沿って前記第１方向に延在し、前記第２導電体と前記複数の第１電極層との間に位置する第２絶縁層と、
    をさらに備え、
    前記第１容量に接続された前記第２導電体と前記複数の第１電極層との間の第２容量を含む請求項１記載の容量素子。
  3. 前記第１方向に積層された複数の第２電極層と、
    前記複数の第２電極層を前記第１方向に貫く第３導電体と、
    前記第３導電体に沿って前記第１方向に延在し、前記第３導電体と前記複数の第２電極層との間に位置する第３絶縁層と、
    前記複数の第２電極層を前記第１方向に貫く第４導電体と、
    前記第４導電体に沿って前記第１方向に延在し、前記第４導電体と前記複数の第２電極層との間に位置する第４絶縁層と、
    をさらに備え、
    前記第２容量に接続された前記第３導電体と前記複数の第２電極層との間の第３容量と、
    前記第３容量に接続された前記第４導電体と前記複数の第２電極層との間の第４容量と、を含む請求項２記載の容量素子。
  4. 前記複数の第１電極層に電気的に接続され、前記複数の第１電極層に共有された配線をさらに備えた請求項１記載の容量素子。
  5. 第１電極層と、
    前記第１電極層上に第１絶縁層を介して積層された第２電極層と、
    前記第２電極層上に第２絶縁層を介して積層された第３電極層と、
    前記第３電極層上に第３絶縁層を介して積層された第４電極層と、
    前記第１電極層および前記第３電極層に電気的に接続され、前記第１電極層および前記第３電極層に共有される第１コンタクトプラグと、
    前記第２電極層および前記第４電極層に電気的に接続され、前記第２電極層および前記第４電極層に共有される第２コンタクトプラグと、
    を備えた容量素子。
  6. 下地層上に並んで配置されたメモリ領域と容量素子領域とを備え、
    前記メモリ領域は、
    前記下地層上に第１方向に積層された複数の第１電極層と、
    前記複数の第１電極層を貫いて前記第１方向に延び、前記下地層と電気的に接続された第１導電体と、
    前記第１導電体に沿って前記第１方向に延在し、前記第１導電体と前記複数の第１電極層との間に位置する第１絶縁層と、
    を含み、
    前記容量素子領域は、
    前記下地層上に前記第１方向に積層された複数の第２電極層と、
    前記複数の第２電極層を貫いて前記第１方向に延び、前記下地層と電気的に絶縁された第２導電体と、
    前記第２導電体に沿って前記第１方向に延在し、前記第２導電体と前記複数の第２電極層との間に位置する第２絶縁層と、
    を含む記憶装置。
  7. 前記複数の第１電極層のうちの１つは、前記複数の第２電極層のうちの１つと、前記第１方向において略同一のレベルに位置する請求項６に記載の記憶装置。
  8. 前記容量素子領域は、前記複数の第２電極層を貫いて前記第１方向に延び、前記下地層と電気的に絶縁された第３導電体と、前記第３導電体に沿って前記第１方向に延在し、前記第３導電体と前記複数の第２電極層との間に位置する第３絶縁層とをさらに含み、
    前記第２導電体は第１配線に接続され、前記第３導電体は前記第１配線とは異なる第２配線に接続されることを特徴とする請求項６または７に記載の記憶装置。
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