KR20220082613A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 기술은 서로 교대로 적층된 제1 적층 절연막 및 제1 적층 도전막을 포함하는 제1 적층체; 상기 제1 적층체를 관통하는 셀 플러그; 서로 교대로 적층된 제2 적층 절연막 및 제2 적층 도전막을 포함하는 제2 적층체; 상기 제2 적층체를 관통하는 커패시터 플러그; 및 상기 커패시터 플러그를 둘러싸는 커패시터 다중막을 포함하고, 상기 커패시터 플러그는 금속을 포함하는 반도체 장치를 제공한다.
Description
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 3차원 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가될수록 3차원 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시예들은 동작 신뢰성이 개선된 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 서로 교대로 적층된 제1 적층 절연막 및 제1 적층 도전막을 포함하는 제1 적층체; 상기 제1 적층체를 관통하는 셀 플러그; 서로 교대로 적층된 제2 적층 절연막 및 제2 적층 도전막을 포함하는 제2 적층체; 상기 제2 적층체를 관통하는 커패시터 플러그; 및 상기 커패시터 플러그를 둘러싸는 커패시터 다중막을 포함하고, 상기 커패시터 플러그는 금속을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 서로 교대로 적층된 제1 적층 절연막 및 제1 적층 도전막을 포함하는 제1 적층체; 상기 제1 적층체를 관통하는 셀 플러그; 서로 교대로 적층된 제2 적층 절연막 및 제2 적층 도전막을 포함하는 제2 적층체; 상기 제2 적층체를 관통하는 커패시터 플러그; 상기 커패시터 플러그를 둘러싸는 커패시터 절연막; 및 상기 커패시터 절연막을 둘러싸는 커패시터 다중막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 서로 교대로 적층된 제1 적층 절연막 및 제1 적층 도전막을 포함하는 제1 적층체; 상기 제1 적층체를 관통하는 셀 플러그; 서로 교대로 적층된 제2 적층 절연막 및 제2 적층 도전막을 포함하는 제2 적층체; 상기 제2 적층체를 관통하는 제1 커패시터 플러그들; 상기 제1 커패시터 플러그들을 각각 둘러싸는 제1 커패시터 다중막들; 상기 제2 적층체를 관통하는 제2 커패시터 플러그들; 상기 제2 커패시터 플러그들을 각각 둘러싸는 제2 커패시터 다중막들; 상기 제1 커패시터 플러그들과 연결되는 제1 전극; 및 상기 제2 커패시터 플러그들과 연결되는 제2 전극을 포함하고, 상기 제1 전극 및 상기 제2 전극은 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 예비 적층 절연막들 및 예비 적층 희생막들을 서로 교대로 적층시켜 예비 적층체를 형성하는 단계; 상기 예비 적층체를 관통하는 제1 관통홀 및 제2 관통홀을 형성하는 단계; 상기 제1 관통홀의 표면 및 상기 제2 관통홀의 표면 상에 제1 물질막을 형성하는 단계; 상기 제1 물질막 상에 제2 물질막을 형성하는 단계; 상기 제1 물질막을 상기 제1 관통홀 내의 메모리막 및 상기 제2 관통홀 내의 커패시터 다중막으로 분리하는 단계; 상기 제2 물질막을 상기 제1 관통홀 내의 채널막 및 상기 제2 관통홀 내의 예비 커패시터 절연막으로 분리하는 단계; 및 상기 예비 커패시터 절연막을 산화시켜 커패시터 절연막을 형성하는 단계를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 장치는 커패시터를 구성하는 커패시터 플러그들 및 적층 도전막들이 병렬적으로 연결됨으로써, 커패시터의 동작 신뢰성이 개선될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 A1-A1'선에 따른 단면도이다.
도 1c는 도 1b의 B영역의 확대도이다.
도 1d는 도 1b의 C영역의 확대도이다.
도 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j, 2k, 2l, 2m, 2n 및 2o는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 1b는 도 1a의 A1-A1'선에 따른 단면도이다.
도 1c는 도 1b의 B영역의 확대도이다.
도 1d는 도 1b의 C영역의 확대도이다.
도 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j, 2k, 2l, 2m, 2n 및 2o는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A1-A1'선에 따른 단면도이다. 도 1c는 도 1b의 B영역의 확대도이다. 도 1d는 도 1b의 C영역의 확대도이다.
도 1a 및 1b를 참조하면, 반도체 장치는 기판(100)을 포함할 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장되는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 일 예로, 기판(100)은 실리콘을 포함할 수 있다.
기판(100)은 셀 영역(CER), 더미 영역(DUR) 및 커패시터 영역(CAR)을 포함할 수 있다. 셀 영역(CER), 더미 영역(DUR) 및 커패시터 영역(CAR)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 관점에서 구분되는 영역들일 수 있다. 더미 영역(DUR)은 셀 영역(CER) 및 커패시터 영역(CAR) 사이에 배치될 수 있다.
기판(100)을 덮는 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(110)은 산화물 또는 질화물을 포함할 수 있다.
제1 절연막(110) 내에 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3) 및 제4 전극(EL4)이 제공될 수 있다. 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)은 커패시터 영역(CAR) 위에 제공될 수 있다.
제1 전극(EL1)은 제3 전극(EL3)과 연결될 수 있다. 제2 전극(EL2)은 제4 전극(EL4)과 연결될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 동일한 레벨에 배치될 수 있다. 제3 및 제4 전극들(EL3, EL4)은 동일한 레벨에 배치될 수 있다. 제3 및 제4 전극들(EL3, EL4)은 제1 및 제2 전극들(EL1, EL2)보다 높은 레벨에 배치될 수 있다. 제1 전극(EL1)은 제2 전극(EL2) 및 제4 전극(EL4)과 제1 방향(D1)으로 이격될 수 있다. 제3 전극(EL3)은 제2 전극(EL2) 및 제4 전극(EL4)과 제1 방향(D1)으로 이격될 수 있다. 제1 전극(EL1)은 제2 전극(EL2) 및 제4 전극(EL4)과 전기적으로 분리될 수 있다. 제3 전극(EL3)은 제2 전극(EL2) 및 제4 전극(EL4)과 전기적으로 분리될 수 있다. 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)은 도전 물질을 포함할 수 있다.
제1 절연막(110) 내에 제5 전극(EL5)이 더 제공될 수 있다. 제5 전극(EL5)은 커패시터 영역(CAR) 위에 제공될 수 있다. 제5 전극(EL5)은 제3 전극(EL3) 또는 제4 전극(EL4)과 동일한 레벨에 위치될 수 있다. 제5 전극(EL5)은 제1 내지 제4 전극들(EL1~WL4)로부터 전기적으로 분리될 수 있다. 제5 전극(EL5)은 전기적으로 플로팅된 상태를 가질 수 있다. 제5 전극(EL5)은 도전 물질을 포함할 수 있다.
제1 절연막(110) 상에 셀 소스 구조체(CSS), 더미 소스 구조체들(DSS) 및 절연 구조체들(IST)이 제공될 수 있다.
셀 소스 구조체(CSS)는 셀 영역(CER) 위에서 더미 영역(DUR) 위까지 연장할 수 있다. 셀 소스 구조체(CSS)는 제3 방향(D3)으로 순차적으로 적층된 제1 셀 소스막(CSL1), 제2 셀 소스막(CSL2) 및 제3 셀 소스막(CSL3)을 포함할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있다. 셀 소스 구조체(CSS)의 제1 내지 제3 셀 소스막들(CSL1, CSL2, CSL3)은 도전 물질을 포함할 수 있다. 일 예로, 셀 소스 구조체(CSS)의 제1 내지 제3 셀 소스막들(CSL1, CSL2, CSL3)은 도프트 폴리 실리콘을 포함할 수 있다.
더미 소스 구조체(DSS)는 커패시터 영역(CAR) 위에 제공될 수 있다. 더미 소스 구조체(CSS)는 제3 방향(D3)으로 순차적으로 적층된 제1 더미 소스막(DSL1), 제1 식각 정지막(ESL1), 제2 더미 소스막(DSL2), 제2 식각 정지막(ESL2) 및 제3 더미 소스막(DSL3)을 포할할 수 있다. 제1 내지 제3 더미 소스막들(DSL1, DLS2, DSL3)은 반도체 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 더미 소스막들(DSL1, DSL2, DLS3)은 폴리 실리콘을 포함할 수 있다. 제1 및 제2 식각 정지막들(ESL1, ESL2)은 제1 내지 제3 더미 소스막들(DSL1, DSL2, DSL3)이 포함하는 물질에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 일 예로, 제1 및 제2 식각 정지막들(ESL1, ESL2)은 산화물을 포함할 수 있다.
절연 구조체(IST)는 셀 소스 구조체(CSS)와 더미 소스 구조체(DSS) 사이 또는 더미 소스 구조체들(DSS) 사이에 제공될 수 있다. 절연 구조체(IST)는 셀 소스 구조체(CSS)와 더미 소스 구조체(DSS)를 서로 분리하거나 더미 소스 구조체들(DSS)을 서로 분리할 수 있다. 절연 구조체(IST)는 절연 물질을 포함할 수 있다. 일 예로, 절연 구조체(IST)는 산화물을 포함할 수 있다.
셀 영역(CER) 위에 제1 적층체(STA1)가 제공될 수 있다. 제1 적층체(STA1)는 셀 소스 구조체(CSS) 상에 제공될 수 있다. 제1 적층체(STA1)는 제3 방향(D3)으로 서로 교대로 적층된 제1 적층 절연막들(11) 및 제1 적층 도전막들(12)을 포함할 수 있다.
제1 적층 도전막들(12)은 반도체 장치의 워드라인 또는 선택 라인으로 사용될 수 있다. 제1 적층 도전막들(12)은 도전 물질을 포함할 수 있다. 제1 적층 절연막들(11)은 절연 물질을 포함할 수 있다. 일 예로, 제1 적층 절연막들(11)은 산화물을 포함할 수 있다.
더미 영역(DUR) 위에 제2 적층체(STA2)가 제공될 수 있다. 제2 적층체(STA2)는 셀 소스 구조체(CSS) 및 절연 구조체(IST) 상에 제공될 수 있다. 제2 적층체(STA2)는 제3 방향(D3)으로 서로 교대로 적층된 제2 적층 절연막들(21) 및 적층 희생막들(22)을 포함할 수 있다.
제2 적층 절연막들(21)은 절연 물질을 포함할 수 있다. 일 예로, 제2 적층 절연막들(21)은 산화물을 포함할 수 있다. 적층 희생막들(22)은 제2 적층 절연막들(21)과 다른 물질을 포함할 수 있다. 일 예로, 적층 희생막들(22)은 질화물을 포함할 수 있다.
커패시터 영역(CAR) 위에 제3 적층체(STA3)가 제공될 수 있다. 제3 적층체(STA3)는 더미 소스 구조체들(DSS) 및 절연 구조체들(IST) 상에 제공될 수 있다. 제3 적층체(STA3)는 제3 방향(D3)으로 서로 교대로 적층된 제3 적층 절연막들(31) 및 제2 적층 도전막들(32)을 포함할 수 있다.
제3 적층 절연막들(31)은 절연 물질을 포함할 수 있다. 일 예로, 제3 적층 절연막들(31)은 산화물을 포함할 수 있다. 제2 적층 도전막들(32)은 도전 물질을 포함할 수 있다.
제1 적층체(STA1)를 관통하는 셀 플러그들(CEP)이 제공될 수 있다. 셀 플러그들(CEP)은 제3 방향(D3)으로 연장할 수 있다. 셀 플러그들(CEP)은 셀 영역(CER) 위에 제공될 수 있다. 셀 플러그(CEP)의 하부는 셀 소스 구조체(CSS) 내에 제공될 수 있다. 셀 플러그(CEP)는 필링막(FI), 필링막(FI)을 둘러싸는 채널막(CL) 및 채널막(CL)을 둘러싸는 메모리막(ML)을 포함할 수 있다.
필링막(FI)은 제3 방향(D3)으로 연장할 수 있다. 필링막(FI)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FI)은 산화물을 포함할 수 있다.
채널막(CL)은 제3 방향(D3)으로 연장할 수 있다. 채널막(CL)은 반도체 물질을 포함할 수 있다. 일 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다. 채널막(CL)은 셀 소스 구조체(CSS)의 제2 셀 소스막(CSL2)에 연결될 수 있다. 채널막(CL)은 소스 구조체(SOS)의 제2 셀 소스막(CSL2)에 접할 수 있다. 채널막(CL)은 소스 구조체(SOS)의 제2 셀 소스막(CSL2)에 전기적으로 연결될 수 있다.
메모리막(ML)은 제3 방향(D3)으로 연장할 수 있다. 소스 구조체(SOS)의 제2 셀 소스막(CSL2)은 메모리막(ML)을 관통하여 채널막(CL)과 연결될 수 있다.
제3 적층체(STA3)를 관통하는 제1 커패시터 플러그들(CAP1) 및 제2 커패시터 플러그들(CAP2) 이 제공될 수 있다. 제1 및 제2 커패시터 플러그들(CAP1, CAP2)은 제3 방향(D3)으로 연장할 수 있다. 제1 및 제2 커패시터 플러그들(CAP1, CAP2)은 커패시터 영역(CAR) 위에 제공될 수 있다. 각각의 제1 및 제2 커패시터 플러그들(CAP1, CAP2)의 하부는 더미 소스 구조체(DSS) 내에 제공될 수 있다.
각각의 제1 커패시터 플러그들(CAP1)의 측벽을 둘러싸는 제1 커패시터 절연막(CI1) 및 제1 커패시터 다중막(CM1)이 제공될 수 있다. 제1 커패시터 절연막(CI1)은 제1 커패시터 플러그(CAP1)의 외측벽을 덮을 수 있다. 제1 커패시터 다중막(CM1)은 제1 커패시터 절연막(CI1)의 외측벽을 덮을 수 있다. 각각의 제2 커패시터 플러그들(CAP2)의 측벽을 둘러싸는 제2 커패시터 절연막(CI2) 및 제2 커패시터 다중막(CM2)이 제공될 수 있다. 제2 커패시터 절연막(CI2)은 제2 커패시터 플러그(CAP2)의 외측벽을 덮을 수 있다. 제2 커패시터 다중막(CM2)은 제2 커패시터 절연막(CI2)의 외측벽을 덮을 수 있다.
제3 적층체(STA3)를 관통하는 지지 플러그들(SUP)이 제공될 수 있다. 지지 플러그들(SUP) 은 제3 방향(D3)으로 연장할 수 있다. 지지 플러그들(SUP)은 커패시터 영역(CAR) 위에 제공될 수 있다. 각각의 지지 플러그들(SUP)의 하부는 더미 소스 구조체(DSS) 내에 제공될 수 있다. 각각의 지지 플러그들(SUP)은 도전 플러그(CC), 측벽 절연막(SCI) 및 측벽 다중막(SCM)을 포함할 수 있다. 측벽 절연막(SCI)은 커패시터 도전 플러그(CC)의 외측벽을 덮을 수 있다. 측벽 다중막(SCM)은 측벽 절연막(SCI)의 외측벽을 덮을 수 있다. 제3 적층체(STA3) 및 더미 소스 구조체(DSS)는 제1 커패시터 다중막(CM1), 제2 커패시터 다중막(CM2) 및 측벽 다중막(SCM)의 외측벽에 접할 수 있다.
제1 커패시터 플러그(CAP1), 제2 커패시터 플러그(CAP2) 및 도전 플러그(CC)는 동일한 물질을 포함할 수 있고, 도전 물질을 포함할 수 있다. 제1 커패시터 플러그(CAP1), 제2 커패시터 플러그(CAP2) 및 도전 플러그(CC)는 채널막(CL)과 다른 물질을 포함할 수 있다. 일 예로, 제1 커패시터 플러그(CAP1), 제2 커패시터 플러그(CAP2) 및 도전 플러그(CC)은 금속을 포함할 수 있다. 제1 커패시터 절연막(CI1), 제2 커패시터 절연막(CI2) 및 측벽 절연막(SCI)은 절연 물질을 포함할 수 있다. 일 예로, 제1 커패시터 절연막(CI1), 제2 커패시터 절연막(CI2) 및 측벽 절연막(SCI)은 산화물을 포함할 수 있다. 제1 커패시터 다중막(CM1), 제2 커패시터 다중막(CM2) 및 측벽 다중막(SCM)은 다중 절연막일 수 있다. 제1 커패시터 다중막(CM1), 제2 커패시터 다중막(CM2) 및 측벽 다중막(SCM)은 메모리막(ML)과 동일한 물질을 포함할 수 있다.
제1 커패시터 플러그들(CAP1)은 제3 전극(EL3) 및 제1 전극(EL1)에 전기적으로 연결될 수 있다. 제3 전극(EL3)은 제1 커패시터 플러그들(CAP1) 아래에 배치될 수 있다. 제2 커패시터 플러그들(CAP2)은 제4 전극(EL4) 및 제2 전극(EL2)에 전기적으로 연결될 수 있다. 제4 전극(EL4)은 제2 커패시터 플러그들(CAP2) 아래0에 배치될 수 있다. 제2 커패시터 플러그들(CAP2)은 제1 커패시터 플러그들(CAP1)과 제1 방향(D1)으로 이격될 수 있다. 지지 플러그들(SUP)은 제1 커패시터 플러그들(CAP1)과 제2 커패시터 플러그들(CAP2)의 사이에 배치될 수 있다. 지지 플러그들(SUP)은 제1 커패시터 플러그들(CAP1)과 제1 방향(D1)으로 이격될 수 있고, 제2 커패시터 플러그들(CAP2)과 제1 방향(D1)으로 이격될 수 있다. 지지 플러그들(SUP)은 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)과 전기적으로 분리될 수 있다. 제1 커패시터 플러그들(CAP1), 제2 커패시터 플러그들(CAP2) 및 지지 플러그들(SUP)은 제2 적층 도전막들(32)에 의해 둘러싸일 수 있다.
제1 내지 제3 적층체들(STA1, STA2, STA3)을 덮는 제2 절연막(120)이 제공될 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(120)은 산화물 또는 질화물을 포함할 수 있다.
제2 절연막(120)을 관통하는 비트라인 컨택들(BCT)이 제공될 수 있다. 각각의 비트라인 컨택들(BCT)은 각각의 셀 플러그들(CEP)에 연결될 수 있다. 도시되지는 않았지만, 비트라인 컨택(BCT)은 반도체 장치의 비트라인에 전기적으로 연결될 수 있다. 비트라인 컨택(BCT)은 도전 물질을 포함할 수 있다. 일 예로, 비트라인 컨택(BCT)은 텅스텐을 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 제1 커패시터 플러그들(CAP1)이 제1 커패시터(C1)를 구성할 수 있다. 제1 커패시터(C1)는 제2 적층 도전막들(32), 제1 커패시터 다중막들(CM1), 제1 커패시터 절연막(CI1) 또는 제3 전극(EL3)을 더 포함하거나 이들을 조합하여 더 포함할 수 있다. 제3 전극(EL3)을 통해 전기적으로 연결된 제1 커패시터 플러그들(CAP1)이 제1 커패시터(C1)의 제1 전극 구조로 사용될 수 있다. 제2 적층 도전막들(32)이 제1 커패시터(C1)의 제2 전극 구조로 사용될 수 있다. 제1 커패시터 절연막(CI1) 및 제1 커패시터 다중막(CM1)이 제1 전극구조와 제2 전극 구조의 사이에 개재된 유전체로서 사용될 수 있다.
제2 커패시터 플러그들(CAP2)이 제2 커패시터(C2)를 구성할 수 있다. 제2 커패시터(C2)는 제2 적층 도전막들(32), 제2 커패시터 다중막들(CM2), 제2 커패시터 절연막(CI2) 또는 제4 전극(EL4)을 더 포함하거나 이들을 조합하여 더 포함할 수 있다. 제4 전극(EL4)을 통해 전기적으로 연결된 제2 커패시터 플러그들(CAP2)이 제2 커패시터(C2)의 제1 전극 구조로 사용될 수 있다. 제2 적층 도전막들(32)이 제2 커패시터(C2)의 제2 전극 구조로 사용될 수 있다. 제2 커패시터 절연막(CI2) 및 제2 커패시터 다중막(CM2)이 제1 전극 구조와 제2 전극 구조의 사이에 개재된 유전체로서 사용될 수 있다.
또한, 제1 커패시터(C1)와 제2 커패시터(C2)가 제2 적층 도전막들(32)을 공유한다. 즉, 제1 커패시터(C1)와 제2 커패시터(C2)의 제2 전극 구조가 제2 전극 구조를 공유하므로, 제1 커패시터(C1)와 제2 커패시터(C2)가 병렬로 연결될 수 있다. 지지 플러그들(SUP)은 제5 전극(EL5)과 전기적으로 연결되지만, 제5 전극(EL5)이 플로팅된 상태를 가지므로 지지 플러그들(SUP) 또한 전기적으로 플로팅된 상태를 가질 수 있다.
도 1c 및 1d를 참조하면, 셀 플러그(CEP)의 메모리막(ML)은 채널막(CL)을 둘러싸는 터널 절연막(TL), 터널 절연막(TL)을 둘러싸는 데이터 저장막(DL) 및 데이터 저장막(DL)을 둘러싸는 블로킹막(BKL)을 포함할 수 있다. 터널 절연막(TL)은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 터널 절연막(TL)은 산화물을 포함할 수 있다. 데이터 저장막(DL)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 데이터 저장막(DL)은 질화물을 포함할 수 있다. 블로킹막(BKL)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 블로킹막(BKL)은 산화물을 포함할 수 있다.
셀 플러그(CEP)는 셀 소스 구조체(CSS) 내에 배치되는 하부(CEPa) 및 제1 적층체(STA1) 내에 배치되는 상부(CEPb)를 포함할 수 있다. 셀 소스 구조체(CSS)는 셀 플러그(CEP)의 하부(CEPa)를 둘러쌀 수 있다. 제1 적층체(STA1)는 셀 플러그(CEP)의 상부(CEPb)를 둘러쌀 수 있다.
셀 플러그(CEP)의 하부(CEPa)의 최대폭은 셀 플러그(CEP)의 상부(CEPb)의 최소폭보다 클 수 있다. 일 예로, 셀 플러그(CEP)의 하부(CEPa)의 제1 방향(D1)으로의 폭이 제1 폭(W1)으로 정의될 수 있고, 셀 플러그(CEP)의 상부(CEPb)의 제1 방향(D1)으로의 폭이 제2 폭(W2)으로 정의될 수 있고, 제1 폭(W1)의 최대치는 제2 폭(W2)의 최소치보다 클 수 있다.
제2 커패시터 다중막(CM2)은 제1 막(41), 제1 막(41)을 둘러싸는 제2 막(42) 및 제2 막(42)을 둘러싸는 제3 막(43)을 포함할 수 있다. 제3 막(43)은 제1 막(41)을 둘러쌀 수 있다. 제1 막(41)은 제2 커패시터 절연막(CI2)의 외측벽을 덮을 수 있다. 제2 막(42)은 제1 막(41)의 외측벽을 덮을 수 있다. 제3 막(43)은 제2 막(42)의 외측벽을 덮을 수 있다. 제3 적층체(STA3) 및 더미 소스 구조체(DSS)가 제3 막(43)의 외측벽에 접할 수 있다.
제1 막(41)은 터널 절연막(TL)과 동일한 물질을 포함할 수 있다. 일 예로, 제1 막(41) 및 터널 절연막(TL)은 산화물을 포함할 수 있다. 제2 막(42)은 데이터 저장막(DL)과 동일한 물질을 포함할 수 있다. 일 예로, 제2 막(42) 및 데이터 저장막(DL)은 질화물을 포함할 수 있다. 제3 막(43)과 블로킹막(BKL)은 동일한 물질을 포함할 수 있다. 일 예로, 제3 막(43) 및 블로킹막(BKL)은 산화물을 포함할 수 있다.
제2 커패시터 플러그(CAP2), 제2 커패시터 다중막(CM2) 및 제2 커패시터 절연막(CI2)은 제3 적층체(STA3) 및 더미 소스 구조체(DSS)를 관통하는 제2 관통홀(PHO2) 내에 형성될 수 있다. 제2 관통홀(PHO2)은 더미 소스 구조체(DSS) 내에 배치되는 하부(CAPa) 및 제3 적층체(STA3) 내에 배치되는 상부(CAPb)를 포함할 수 있다. 의 하부(CAPa)의 최대폭은 의 상부(CAPb)의 최소폭보다 클 수 있다. 일 예로, 하부(CAPa)의 제1 방향(D1)으로의 폭이 제3 폭(W3)으로 정의될 수 있고, 상부(CAPb)의 제1 방향(D1)으로의 폭이 제4 폭(W4)으로 정의될 수 있고, 제3 폭(W3)의 최대치는 제4 폭(W4)의 최소치보다 클 수 있다. 제1 커패시터 플러그(CAP1), 제1 커패시터 다중막(CM1) 및 제1 커패시터 절연막(CI1)은 제2 커패시터 플러그(CAP2), 제2 커패시터 다중막(CM2) 및 제2 커패시터 절연막(CI2)과 유사한 구조를 가질 수 있다. 지지 플러그(SUP)의 도전 플러그(CC), 측벽 다중막(SCM) 및 측벽 절연막(SCI)은 제2 커패시터 플러그(CAP2), 제2 커패시터 다중막(CM2) 및 제2 커패시터 절연막(CI2)과 유사한 구조를 가질 수 있다.
제2 커패시터 플러그(CAP2)와 연결되는 연결 도전체(COC)가 제공될 수 있다. 연결 도전체(COC)는 제2 커패시터 플러그(CAP2)에 경계 없이 일체로 연결될 수 있다. 제1 커패시터 플러그(CAP1)에 연결되는 연결 도전체(COC)는 제1 커패시터 플러그(CAP1)를 제3 전극(EL3)에 전기적으로 연결할 수 있다. 제2 커패시터 플러그(CAP2)에 연결되는 연결 도전체(COC)는 제2 커패시터 플러그(CAP2)를 제4 전극(EL4)에 전기적으로 연결할 수 있다.
연결 도전체(COC)는 관통 도전부(PEC), 개재 도전부(INC) 및 삽입 도전부(ISC)를 포함할 수 있다. 관통 도전부(PEC)는 커패시터 플러그(CAP)에 연결될 수 있다. 관통 도전부(PEC)의 상면이 제2 커패시터 플러그(CAP2)의 하면에 접할 수 있다. 관통 도전부(PEC)는 제2 커패시터 절연막(CI2)의 최하부(CI_LM)를 관통할 수 있다. 관통 도전부(PEC)는 제2 커패시터 다중막(CM2)의 최하부(CM_LM)를 관통할 수 있다. 관통 도전부(PEC)는 제2 커패시터 절연막(CI2)의 최하부(CI_LM)에 의해 둘러싸일 수 있다. 관통 도전부(PEC)는 제2 커패시터 다중막(CM2)의 최하부(CM_LM)에 의해 둘러싸일 수 있다. 연결 도전체(COC)의 관통 도전부(PEC), 개재 도전부(INC) 및 삽입 도전부(ISC)는 제2 커패시터 플러그(CAP2)와 동일한 물질을 포함할 수 있다. 일 예로, 연결 도전체(COC)의 관통 도전부(PEC), 개재 도전부(INC) 및 삽입 도전부(ISC)와 제2 커패시터 플러그(CAP2)는 동일한 금속을 포함할 수 있다.
개재 도전부(INC)는 관통 도전부(PEC)에 연결될 수 있다. 개재 도전부(INC)의 상면이 관통 도전부(PEC)의 하면에 접할 수 있다. 개재 도전부(INC)의 상면은 제2 커패시터 다중막(CM2)의 최하부(CM_LM)의 하면에 접할 수 있다. 개재 도전부(INC)의 폭은 관통 도전부(PEC)의 폭보다 클 수 있다.
제1 커패시터 플러그(CAP1)와 연결되는 연결 도전체(COC)의 개재 도전부(INC)는 제1 커패시터 다중막(CM1)의 최하부(CM_LM)와 제3 전극(EL3) 사이에 개재될 수 있다. 제1 커패시터 플러그(CAP1)와 연결되는 연결 도전체(COC)의 개재 도전부(INC)는 더미 소스 구조체(DSS)와 제3 전극(EL3) 사이에 개재될 수 있다. 제1 커패시터 플러그(CAP1)와 연결되는 연결 도전체(COC)의 개재 도전부(INC)의 하면은 제3 전극(EL3)의 상면에 접할 수 있다. 제2 커패시터 플러그(CAP2)와 연결되는 연결 도전체(COC)의 개재 도전부(INC)는 제2 커패시터 다중막(CM2)의 최하부(CM_LM)와 제4 전극(EL4) 사이에 개재될 수 있다. 제2 커패시터 플러그(CAP2)와 연결되는 연결 도전체(COC)의 개재 도전부(INC)는 더미 소스 구조체(DSS)와 제4 전극(EL4) 사이에 개재될 수 있다. 제2 커패시터 플러그(CAP2)와 연결되는 연결 도전체(COC)의 개재 도전부(INC)의 하면은 제4 전극(EL4)의 상면에 접할 수 있다. 지지 플러그(SUP)와 연결되는 연결 도전체(COC)의 개재 도전부(INC)는 측벽 다중막(SCM)의 최하부(CM_LM)와 제1 절연막(110) 사이에 개재될 수 있다. 지지 플러그(SUP)와 연결되는 연결 도전체(COC)의 개재 도전부(INC)는 더미 소스 구조체(DSS)와 제1 절연막(110) 사이에 개재될 수 있다. 지지 플러그(SUP)와 연결되는 연결 도전체(COC)의 개재 도전부(INC)의 하면은 제1 절연막(110)의 상면에 접할 수 있다.
삽입 도전부(ISC)는 개재 도전부(INC)에 연결될 수 있다. 삽입 도전부(ISC)의 상면이 개재 도전부(INC)의 하면에 접할 수 있다. 삽입 도전부(ISC)의 폭은 개재 도전부(INC)의 폭보다 작을 수 있다. 삽입 도전부(ISC)의 폭은 관통 도전부(PEC)의 폭과 동일할 수 있다.
제1 커패시터 플러그(CAP1)와 연결되는 연결 도전체(COC)의 삽입 도전부(ISC)는 제3 전극(EL3) 내에 배치될 수 있다. 제1 커패시터 플러그(CAP1)와 연결되는 연결 도전체(COC)의 삽입 도전부(ISC)는 제3 전극(EL3)에 의해 둘러싸일 수 있다. 제2 커패시터 플러그(CAP2)와 연결되는 연결 도전체(COC)의 삽입 도전부(ISC)는 제4 전극(EL4) 내에 배치될 수 있다. 제2 커패시터 플러그(CAP2)와 연결되는 연결 도전체(COC)의 삽입 도전부(ISC)는 제4 전극(EL4)에 의해 둘러싸일 수 있다. 지지 플러그(SUP)와 연결되는 연결 도전체(COC)의 삽입 도전부(ISC)는 제5 전극(EL5) 내에 배치되거나 제1 절연막(110) 내에 배치될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 제2 적층 도전막들(32)의 적층수를 증가시켜, 커패시터의 용량을 증가시킬 수 있다. 이에 따라, 반도체 장치의 평면적 면적이 최소화될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 병렬로 연결된 제1 커패시터(C1)와 제2 커패시터(C2)를 포함할 수 있고, 그에 따라, 반도체 장치의 신뢰성이 개선될 수 있다.
도 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j, 2k, 2l, 2m, 2n 및 2o는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명한다.
도 2a를 참조하면, 기판(100)을 형성할 수 있다. 기판(100) 상에 제1 절연막(110)을 형성할 수 있다. 제1 절연막(110) 내에 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)을 형성할 수 있다. 제1 절연막(110) 내에 제5 전극(EL5)을 더 형성할 수 있다.
제1 절연막(110) 위에 예비 셀 소스 구조체(pCSS), 더미 소스 구조체들(DSS) 및 절연 구조체들(IST)을 형성할 수 있다. 예비 셀 소스 구조체(pCSS)는 제3 방향(D3)으로 순차적으로 적층된 제1 셀 소스막(CSL1), 제3 식각 정지막(ESL3), 예비 셀 소스막(pCSL), 제4 식각 정지막(ESL4) 및 제3 셀 소스막(CSL3)을 포함할 수 있다.
예비 셀 소스 구조체(pCSS), 더미 소스 구조체들(DSS) 및 절연 구조체들(IST)을 형성하는 것은, 제1 절연막(110) 상에 제1 예비 소스막, 제1 예비 식각 정지막, 제2 예비 소스막, 제2 예비 식각 정지막 및 제3 예비 소스막을 형성하는 것, 및 제1 예비 소스막, 제1 예비 식각 정지막, 제2 예비 소스막, 제2 예비 식각 정지막 및 제3 예비 소스막을 분리하는 절연 구조체들(IST)을 형성하는 것을 포함할 수 있다.
도 2b를 참조하면, 각각의 예비 셀 소스 구조체(pCSS) 및 더미 소스 구조체들(DSS) 내에 하부 희생 구조체(LFS)를 형성할 수 있다. 예비 셀 구조체(pCSS) 내의 하부 희생 구조체(LFS)의 폭과 더미 소스 구조체(DSS) 내의 하부 희생 구조체(LFS)의 폭은 동일하거나 상이할 수 있다. 실시예로서, 예비 셀 구조체(pCSS) 내의 하부 희생 구조체(LFS)의 폭에 비해 더미 소스 구조체(DSS) 내의 하부 희생 구조체(LFS)의 폭이 클 수 있다.
하부 희생 구조체들(LFS)을 형성하는 것은, 각각의 예비 셀 소스 구조체(pCSS) 및 더미 소스 구조체들(DSS) 내에 제1 홀(HO1)을 형성하는 것, 및 제1 홀(HO1) 내에 하부 희생 구조체(LFS)를 형성하는 것을 포함할 수 있다. 일 예로, 하부 희생 구조체들(LFS)은 텅스텐을 포함할 수 있다.
도 2c를 참조하면, 예비 셀 소스 구조체(pCSS), 더미 소스 구조체들(DSS) 및 절연 구조체들(IST) 상에 제1 예비 적층체(pSTA1)를 형성할 수 있다. 제1 예비 적층체(pSTA1)를 형성하는 것은, 예비 셀 소스 구조체(pCSS), 더미 소스 구조체들(DSS) 및 절연 구조체들(IST) 상에 예비 적층 절연막들(51) 및 예비 적층 희생막들(52)을 교대로 적층시키는 것을 포함할 수 있다.
제1 예비 적층체(pSTA1)를 관통하는 상부 희생 구조체들(UFS)을 형성할 수 있다. 상부 희생 구조체(UFS)는 하부 희생 구조체(LFS)와 연결될 수 있다. 예비 셀 구조체(pCSS)의 하부 희생 구조체(LFS)와 연결된 상부 희생 구조체(UFS)의 폭과 더미 소스 구조체(DSS)의 하부 희생 구조체(LFS)와 연결된 상부 희생 구조체(UFS)의 폭은 동일하거나 상이할 수 있다. 실시예로서, 예비 셀 구조체(pCSS)의 하부 희생 구조체(LFS)와 연결된 상부 희생 구조체(UFS)의 폭에 비해 더미 소스 구조체(DSS)의 하부 희생 구조체(LFS)와 연결된 상부 희생 구조체(UFS)의 폭이 클 수 있다.
상부 희생 구조체들(UFS)을 형성하는 것은, 제1 예비 적층체(pSTA1)를 관통하는 제2 홀들(HO2)을 형성하는 것, 및 제2 홀들(HO2) 내에 상부 희생 구조체들(UFS)을 형성하는 것을 포함할 수 있다. 일 예로, 상부 희생 구조체들(UFS)은 텅스텐을 포함할 수 있다.
도 2d를 참조하면, 제1 예비 적층체(pSTA1) 상에 제2 예비 적층체(pSTA2)를 형성할 수 있다. 제2 예비 적층체(pSTA2)를 형성하는 것은 제1 예비 적층체(pSTA1) 상에 예비 적층 절연막들(51) 및 예비 적층 희생막들(52)을 교대로 적층시키는 것을 포함할 수 있다.
제2 예비 적층체(pSTA2)를 관통하는 제3 홀들(HO3)을 형성할 수 있다. 제3 홀들(HO3)에 의해 상부 희생 구조체들(UFS)이 노출될 수 있다. 예비 셀 구조체(pCSS)의 하부 희생 구조체(LFS)에 대응하는 제3 홀(HO3)의 폭과 더미 소스 구조체(DSS)의 하부 희생 구조체(LFS)에 대응하는 제3 홀(HO3)의 폭은 동일하거나 상이할 수 있다. 실시예로서, 예비 셀 구조체(pCSS)의 하부 희생 구조체(LFS)에 대응하는 제3 홀(HO3)의 폭에 비해 더미 소스 구조체(DSS)의 하부 희생 구조체(LFS)에 대응하는 제3 홀(HO3)의 폭이 클 수 있다.
도 2e를 참조하면, 제1 관통홀들(PHO1) 및 제2 관통홀들(PHO2)을 형성할 수 있다. 제1 관통홀들(PHO1) 및 제2 관통홀들(PHO2)을 형성하는 것은, 제3 홀들(HO3)을 통해 상부 희생 구조체들(UFS)을 제거하여 하부 희생 구조체들(LFS)을 노출시키는 것, 및 하부 희생 구조체들(LFS)을 제거하는 것을 포함할 수 있다.
셀 영역(CER) 위에서 서로 연결된 제1 내지 제3 홀들(HO1, HO2, HO3)이 제1 관통홀(PHO1)로 정의될 수 있다. 커패시터 영역(CAR) 위에서 서로 연결된 제1 내지 제3 홀들(HO1, HO2, HO3)이 제2 관통홀(PHO2)로 정의될 수 있다.
도 2f를 참조하면, 제1 물질막(MAL1), 제2 물질막(MAL2) 및 제3 물질막(MAL3)을 순차적으로 형성할 수 있다.
제1 물질막(MAL1)은 제1 관통홀들(PHO1) 및 제2 관통홀들(PHO2)의 표면 상에 형성될 수 있다. 제2 물질막(MAL2)은 제1 물질막(MAL1) 상에 형성될 수 있다. 제3 물질막(MAL3)은 제2 물질막(MAL2) 상에 형성될 수 있다. 제1 물질막(MAL1)은 다중 절연막일 수 있다. 제2 물질막(MAL2)은 폴리 실리콘을 포함할 수 있다. 제3 물질막(MAL3)은 산화물을 포함할 수 있다.
제1 및 제2 물질막들(MAL1, MAL2)은 제1 관통홀(PHO1)의 일부를 채울 수 있다. 제3 물질막(MAL3)은 제1 관통홀(PHO1)을 완전히 채울 수 있다. 제1 내지 제3 물질막들(MAL1, MAL2, MAL3)은 제2 관통홀(PHO2)의 일부를 채울 수 있다. 제1 내지 제3 물질막들(MAL1, MAL2, MAL3)에 의해 채워지지 않은 제2 관통홀(PHO2)의 일부가 제1 캐비티(CA1) 및 제2 캐비티(CA2)로 정의될 수 있다. 제1 캐비티(CA1) 및 제2 캐비티(CA2)는 제3 물질막(MAL3)의 표면에 의해 정의될 수 있다.
제1 캐비티(CA1)는 제2 적층체(STA2) 위의 공간과 연결될 수 있다. 다시 말하면, 제1 캐비티(CA1)는 개방될 수 있다. 제1 캐비티(CA1)는 제2 예비 적층체(pSTA2)를 관통하여 제1 예비 적층체(pSTA1)까지 연장할 수 있다. 제2 캐비티(CA2)는 제3 물질막(MAL3)에 의해 둘러싸일 수 있다. 다시 말하면, 제2 캐비티(CA2)는 제3 물질막(MAL3)에 의해 폐쇄될 수 있다. 제2 캐비티(CA2)는 더미 소스 구조체(DSS) 내에 배치될 수 있다.
도 2g를 참조하면, 제3 물질막(MAL3) 상에 제1 캡핑 절연막(210)을 형성할 수 있다. 제1 캡핑 절연막(210)에 의해 제1 캐비티들(CA1)이 덮일 수 있다. 제1 캡핑 절연막(210)에 의해 제1 캐비티들(CA1)이 폐쇄될 수 있다. 제1 캡핑 절연막(210)에 의해 제1 리세스들(RC1)이 정의될 수 있다. 제1 캡핑 절연막(210)의 하면이 함몰되어 제1 리세스들(RC1)이 정의될 수 있다. 제1 리세스들(RC1)은 제1 캡핑 절연막(210) 내에 정의될 수 있다. 제1 리세스(RC1)는 제1 캐비티(CA1)와 연결될 수 있다. 제1 리세스(RC1)는 제1 캐비티(CA1) 위에 형성될 수 있다. 제1 캡핑 절연막(210)은 절연 물질을 포함할 수 있다. 일 예로, 제1 캡핑 절연막(210)은 산화물을 포함할 수 있다.
도 2h를 참조하면, 제1 캡핑 절연막(210) 상에 마스크막(MA)을 형성할 수 있다. 마스크막(MA)은 기판(100)의 셀 영역(CER)의 위에 배치된 제1 캡핑 절연막(210)의 일부를 노출시킬 수 있다. 이어서, 마스크막(MA)을 식각 배리어로 이용하여 제1 캡핑 절연막(210) 및 제3 물질막(MAL3)이 식각될 수 있다.
제1 캡핑 절연막(210) 및 제3 물질막(MAL3)이 식각되어, 기판(100)의 셀 영역(CER) 위에 배치된 제1 캡핑 절연막(210)의 일부 및 제3 물질막(MAL3)의 일부가 제거될 수 있다. 기판(100)의 셀 영역(CER) 위에 배치된 제3 물질막(MAL3)의 일부가 제거됨에 따라, 제1 관통홀(PHO1) 내의 제3 물질막(MAL3)의 일부가 분리될 수 있다. 분리된 제1 관통홀(PHO1) 내의 제3 물질막(MAL3)의 일부가 필링막(FI)으로 정의될 수 있다.
도 2i를 참조하면, 필링막(FI) 상에 제2 물질막(MAL2)이 포함하는 물질과 동일한 물질을 증착시킬 수 있다. 이어서, 연마 공정을 진행할 수 있다. 일 예로, 연마 공정은 CMP(chemical mechanical polishing) 공정일 수 있다.
연마 공정에 의해 제1 물질막(MAL1)의 상부가 제거되어, 메모리막(ML), 커패시터 다중막들(CM) 및 측벽 다중막(SCM)으로 분리될 수 있다. 메모리막(ML)은 관통홀(PHO1) 내에 위치될 수 있다. 커패시터 다중막들(CM) 및 측벽 다중막(CM)은 제2 관통홀들(PHO2) 내에 위치될 수 있다. 연마 공정에 의해 제2 물질막(MAL2)의 상부가 제거되어, 제2 물질막(MAL2)이 채널막(CL), 예비 커패시터 절연막들(pCI) 및 예비 측벽 절연막(pSCI)으로 분리될 수 있다. 채널막(CL)은 제1 관통홀(PHO) 내에 위치될 수 있다. 예비 커패시터 절연막들(pCI) 및 예비 측벽 절연막(pSCI)은 제2 관통홀들(PHO2) 내에 위치될 수 있다. 연마 공정에 의해 제3 물질막(MAL3)의 상부가 제거되어, 제3 물질막(MAL3)이 제2 관통홀들(PHO3) 내의 필링 절연막들(FIL)로 분리될 수 있다.
연마 공정에 의해 제2 예비 적층체(pSTA2)의 상면이 노출될 수 있다.
도 2j를 참조하면, 제1 캐비티들(CA1)을 확장시킬 수 있다. 제1 캐비티들(CA1)은 필링 절연막(FIL)의 일부를 제거할 수 있는 클린 공정에 의해 확장될 수 있다. 확장된 제1 캐비티들(CA1)이 제3 캐비티들(CA3)로 정의될 수 있다.
도 2k를 참조하면, 제2 예비 적층체(pSTA2) 상에 제2 캡핑 절연막(220)을 형성할 수 있다. 제2 캡핑 절연막(220)에 의해 제3 캐비티들(CA3)이 덮일 수 있다. 제2 캡핑 절연막(220)에 의해 제3 캐비티들(CA3)이 폐쇄될 수 있다. 제2 캡핑 절연막(220)에 의해 제2 리세스들(RC2)이 정의될 수 있다. 제2 캡핑 절연막(220)의 하면이 함몰되어 제2 리세스들(RC2)이 정의될 수 있다. 제2 리세스들(RC2)은 제2 캡핑 절연막(220) 내에 정의될 수 있다. 제2 리세스(RC2)는 제3 캐비티(CA3)와 연결될 수 있다. 제2 리세스(RC2)는 제2 캐비티(CA2) 위에 형성될 수 있다. 제2 캡핑 절연막(220)은 절연 물질을 포함할 수 있다. 일 예로, 제2 캡핑 절연막(220)은 산화물을 포함할 수 있다.
도 2l을 참조하면, 제1 적층 도전막들(12), 제2 적층 도전막들(32) 및 셀 소스 구조체(CSS)를 형성할 수 있다. 제1 적층 도전막들(12), 제2 적층 도전막들(32) 및 셀 소스 구조체(CSS)를 형성하는 것은, 제1 예비 적층체(pSTA1) 및 제2 예비 적층체(pSTA2)를 관통하는 슬릿을 형성하는 것, 슬릿을 통해 예비 셀 소스막(pCSL), 제3 식각 정지막(ESL3) 및 제4 식각 정지막(ESL4)을 제거하는 것, 예비 셀 소스막(pCSL), 제3 식각 정지막(ESL3) 및 제4 식각 정지막(ESL4)이 제거된 빈 공간에 제2 셀 소스막(CSL2)을 형성하는 것, 슬릿을 통해 노출된 예비 적층 희생막들(52)의 부분들을 제거하는 것, 예비 적층 희생막들(52)의 부분들이 제거된 빈 공간들에 제1 적층 도전막들(12) 및 제2 적층 도전막들(32)을 형성하는 것을 포함할 수 있다. 슬릿을 통해 노출된 예비 적층 희생막들(52)의 부분들은 기판(100)의 셀 영역(CER) 및 커패시터 영역(CAR) 위에 배치된 부분들일 수 있다.
제1 적층 도전막들(12) 및 제2 적층 도전막들(32)이 형성되어, 제1 내지 제3 적층체들(STA1, STA2, STA3)이 정의될 수 있다. 제1 적층체(STA1)는 제1 적층 절연막들(11) 및 제1 적층 도전막들(12)을 포함할 수 있다. 예비 적층 절연막들(51)의 기판(100)의 셀 영역(CER) 위에 배치된 부분들이 제1 적층 절연막들(11)로 정의될 수 있다. 제2 적층체(STA2)는 제2 적층 절연막들(21) 및 제2 적층 희생막들(22)을 포함할 수 있다. 예비 적층 절연막들(51)의 기판(100)의 더미 영역(DUR) 위에 배치된 부분들이 제2 적층 절연막들(21)로 정의될 수 있다. 예비 적층 희생막들(52)의 기판(100)의 더미 영역(DUR) 위에 배치된 부분들이 적층 희생막들(22)로 정의될 수 있다. 제3 적층체(STA3)는 제3 적층 절연막들(31) 및 제2 적층 도전막들(32)을 포함할 수 있다. 예비 적층 절연막들(51)의 기판(100)의 커패시터 영역(CAR) 위에 배치된 부분들이 제3 적층 절연막들(31)로 정의될 수 있다.
이어서, 제2 캡핑 절연막(220) 및 필링 절연막(FIL)이 제거될 수 있다. 필링 절연막(FIL)이 제거되어, 제3 캐비티(CA3)가 확장될 수 있다. 확장된 제3 캐비티(CA3)가 제4 캐비티(CA4)로 정의될 수 있다. 제4 캐비티(CA4)를 통해 예비 커패시터 절연막(pCI)이 노출될 수 있다.
도 2m을 참조하면, 노출된 예비 커패시터 절연막(pCI) 및 예비 측벽 절연막(pSCI)을 산화시킬 수 있다. 예비 커패시터 절연막(pCI) 및 예비 측벽 절연막(pSCI)은 산화 공정에 의해 산화될 수 있다. 예비 커패시터 절연막(pCI)이 산화되어, 커패시터 절연막(CI)이 형성될 수 있다. 일 예로, 커패시터 절연막(CI)은 실리콘 산화물을 포함할 수 있다. 예비 측벽 절연막(pSCI)이 산화되어, 측벽 절연막(SCI)이 형성될 수 있다. 일 예로, 예비 측벽 절연막(pSCI)은 실리콘 산화물을 포함할 수 있다.
다른 실시예에 있어서, 커패시터 절연막(CI) 및 측벽 절연막(SCI)을 형성하는 것은, 노출된 예비 커패시터 절연막(pCI) 및 예비 측벽 절연막(pSCI)을 제거하는 것, 및 증착 공정을 통해 커패시터 절연막(CI) 및 측벽 절연막(SCI)을 형성하는 것을 포함할 수 있다.
도 2n을 참조하면, 제3 관통홀들(PHO3)을 형성할 수 있다. 제3 관통홀들(PHO3) 각각은 커패시터 절연막(CI)의 최하부, 커패시터 다중막(CM)의 최하부를 관통할 수 있다. 제3 관통홀(PHO3)을 형성하는 것은, 제4 캐비티(CA4)를 통해 커패시터 절연막(CI)의 최하부, 커패시터 다중막(CM)의 최하부 및 더미 소스 구조체(DSS)의 제1 더미 소스막(DSL1)을 식각하는 것을 포함할 수 있다. 제3 관통홀들(PHO3)이 형성되면서, 제3 전극(EL3)의 일부 및 제4 전극(EL4)의 일부가 식각될 수 있다. 제3 관통홀들(PHO3)이 형성되어, 제3 전극(EL3) 및 제4 전극(EL4)이 노출될 수 있다.
제3 관통홀들(PHO3) 중 일부는 측벽 절연막(SCI)의 최하부, 측벽 다중막(SCM)을 관통할 수 있다. 제3 관통홀(PHO3)을 형성하는 것은, 제4 캐비티(CA4)를 통해 측벽 절연막(SCI)의 최하부, 측벽 다중막(SCM)의 최하부 및 더미 소스 구조체(DSS)의 제1 더미 소스막(DSL1)을 식각하는 것을 포함할 수 있다. 제3 관통홀(PHO3)이 형성되면서, 제5 전극(EL5)의 일부가 식각될 수 있다. 제3 관통홀(PHO3)이 형성되어, 제5 전극(EL5)이 노출될 수 있다.
도 2o를 참조하면, 제5 캐비티들(CA5)을 형성할 수 있다. 제5 캐비티(CA5)를 형성하는 것은, 제3 관통홀(PHO3)에 의해 노출된 제1 더미 소스막(DSL1)의 측벽을 식각하는 것을 포함할 수 있다. 제5 캐비티(CA5)는 커패시터 다중막(CM)의 최하부와 제3 전극(EL3) 사이, 커패시터 다중막(CM)의 최하부와 제4 전극(EL4) 사이 또는 커패시터 다중막(CM)의 최하부와 제1 절연막(110) 사이에 형성될 수 있다. 제5 캐비티(CA5)는 측벽 다중막(SCM)의 최하부와 제5 전극(EL5) 사이에 더 형성될 수 있다.
이어서, 제4 캐비티(CA4), 제3 관통홀(PHO3) 및 제5 캐비티(CA5) 내에 커패시터 플러그(CAP1, CAP2) 및 연결 도전체(COC)를 형성할 수 있다(도 1b 및 1d 참조). 커패시터 플러그(CAP1, CAP2) 및 연결 도전체(COC)는 동시에 형성될 수 있다. 커패시터 플러그(CAP1, CAP2)는 제4 캐비티(CA4) 내에 형성될 수 있고, 연결 도전체(COC)는 제3 관통홀(PHO3) 및 제5 캐비티(CA5) 내에 형성될 수 있다. 커패시터 플러그(CAP, CAP2)를 형성할 때, 도전 플러그(CC)를 함께 형성할 수 있다. 도전 플러그(CC)는 제4 캐비티(CA4) 내에 형성될 수 있다.
이어서, 제1 내지 제3 적층체들(STA1, STA2, STA3)을 덮는 제2 절연막(120)을 형성할 수 있고, 제2 절연막(120) 내에 비트라인 컨택(BCT)을 형성할 수 있다(도 1b 참조).
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명된 내용과 증복되는 내용은 생략하여 설명한다.
도 3을 참조하면, 제2 절연막(120) 내에 제1 전극(EL1a) 및 제2 전극(EL2a)이 제공될 수 있다. 제1 전극(EL1a) 및 제2 전극(EL2a)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 전극(EL1a)은 제1 커패시터 플러그들(CAP1)과 연결될 수 있다. 제2 전극(EL2a)은 제2 커패시터 플러그들(CAP2)과 연결될 수 있다. 제2 절연막(120) 내에 제3 전극(EL3a)이 더 제공될 수 있다. 제3 전극(EL3a)은 제1 전극(EL1a) 및 제2 전극(EL2a)으로부터 제1 방향(D1)으로 이격될 수 있다. 제3 전극(EL3a)은 지지 플러그(SUP)와 연결될 수 있다. 제3 전극(EL3a)은 전기적으로 플로팅된 상태를 가질 수 있다.
제1 전극(EL1a), 제1 커패시터 플러그들(CAP1), 제1 커패시터 다중막들(CM1), 제1 커패시터 절연막들(CI1) 및 제2 적층 도전막들(32)이 제1 커패시터를 구성할 수 있다. 제2 전극(EL2a), 제2 커패시터 플러그들(CAP2), 제2 커패시터 다중막들(CM2), 제2 커패시터 절연막들(CI2) 및 제2 적층 도전막들(32)이 제2 커패시터를 구성할 수 있다. 제1 커패시터와 제2 커패시터는 병렬로 연결될 수 있다. 지지 플러그(SUP)는 전기적으로 플로팅된 상태를 가질 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 5는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 4를 참조하여 설명한 것과 유사하게, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
CEP: 셀 플러그
CAP1, CAP2: 커패시터 플러그
COC: 연결 도전체
CAP1, CAP2: 커패시터 플러그
COC: 연결 도전체
Claims (33)
- 서로 교대로 적층된 제1 적층 절연막 및 제1 적층 도전막을 포함하는 제1 적층체;
상기 제1 적층체를 관통하는 셀 플러그;
서로 교대로 적층된 제2 적층 절연막 및 제2 적층 도전막을 포함하는 제2 적층체;
상기 제2 적층체를 관통하는 커패시터 플러그; 및
상기 커패시터 플러그를 둘러싸는 커패시터 다중막을 포함하고,
상기 커패시터 플러그는 금속을 포함하는 반도체 장치.
- 제1 항에 있어서,
상기 커패시터 플러그를 둘러싸는 커패시터 절연막을 더 포함하고,
상기 커패시터 다중막은 상기 커패시터 절연막을 둘러싸는 반도체 장치.
- 제1 항에 있어서,
상기 커패시터 다중막은 산화물을 포함하는 제1 막, 상기 제1 막을 둘러싸며 질화물을 포함하는 제2 막 및 상기 제2 막을 둘러싸며 산화물을 포함하는 제3 막을 포함하는 반도체 장치.
- 제1 항에 있어서,
상기 셀 플러그는 채널막 및 상기 채널막을 둘러싸는 메모리막을 포함하는 반도체 장치.
- 제4 항에 있어서,
상기 채널막은 상기 커패시터 플러그와 다른 물질을 포함하는 반도체 장치.
- 제4 항에 있어서,
상기 메모리막은 상기 커패시터 다중막과 동일한 물질을 포함하는 반도체 장치.
- 제4 항에 있어서,
상기 메모리막은 터널 절연막, 상기 터널 절연막을 둘러싸는 데이터 저장막 및 상기 데이터 저장막을 둘러싸는 블로킹막을 포함하고,
상기 커패시터 다중막은 상기 터널 절연막과 동일한 물질을 포함하는 제1 막, 상기 데이터 저장막과 동일한 물질을 포함하는 제2 막 및 상기 블로킹막과 동일한 물질을 포함하는 제3 막을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제2 적층체를 관통하는 지지 플러그
를 더 포함하는 반도체 장치.
- 제8항에 있어서,
상기 지지 플러그는,
도전 플러그;
상기 도전 플러그를 둘러싸는 측벽 절연막; 및
상기 측벽 절연막을 둘러싸는 측벽 다중막을 포함하는
반도체 장치.
- 서로 교대로 적층된 제1 적층 절연막 및 제1 적층 도전막을 포함하는 제1 적층체;
상기 제1 적층체를 관통하는 셀 플러그;
서로 교대로 적층된 제2 적층 절연막 및 제2 적층 도전막을 포함하는 제2 적층체;
상기 제2 적층체를 관통하는 커패시터 플러그;
상기 커패시터 플러그를 둘러싸는 커패시터 절연막; 및
상기 커패시터 절연막을 둘러싸는 커패시터 다중막
을 포함하는 반도체 장치.
- 제10 항에 있어서,
상기 커패시터 플러그는 금속을 포함하는 반도체 장치.
- 제10 항에 있어서,
상기 커패시터 절연막은 산화물을 포함하는 반도체 장치.
- 제10 항에 있어서,
상기 커패시터 다중막은 산화물을 포함하는 제1 막, 상기 제1 막을 둘러싸며 질화물을 포함하는 제2 막 및 상기 제2 막을 둘러싸며 산화물을 포함하는 제3 막을 포함하는 반도체 장치.
- 제10 항에 있어서,
상기 커패시터 플러그 아래에 배치되는 전극; 및
상기 커패시터 플러그 및 상기 전극을 연결하는 연결 도전체
를 더 포함하는 반도체 장치.
- 제14 항에 있어서,
상기 연결 도전체는 상기 커패시터 절연막 및 상기 커패시터 다중막을 관통하는 관통 도전부를 포함하는 반도체 장치.
- 제14 항에 있어서,
상기 연결 도전체는 상기 전극 내에 배치되는 삽입 도전부를 포함하는 반도체 장치.
- 제14 항에 있어서,
상기 연결 도전체는 상기 전극과 상기 커패시터 다중막 사이에 개재되는 개재 도전부를 포함하는 반도체 장치.
- 제10항에 있어서,
상기 제2 적층체를 관통하는 지지 플러그
를 더 포함하는 반도체 장치.
- 서로 교대로 적층된 제1 적층 절연막 및 제1 적층 도전막을 포함하는 제1 적층체;
상기 제1 적층체를 관통하는 셀 플러그;
서로 교대로 적층된 제2 적층 절연막 및 제2 적층 도전막을 포함하는 제2 적층체;
상기 제2 적층체를 관통하는 제1 커패시터 플러그들;
상기 제1 커패시터 플러그들을 각각 둘러싸는 제1 커패시터 다중막들;
상기 제2 적층체를 관통하는 제2 커패시터 플러그들;
상기 제2 커패시터 플러그들을 각각 둘러싸는 제2 커패시터 다중막들;
상기 제1 커패시터 플러그들과 연결되는 제1 전극; 및
상기 제2 커패시터 플러그들과 연결되는 제2 전극을 포함하고,
상기 제1 전극 및 상기 제2 전극은 전기적으로 분리되는 반도체 장치.
- 제19 항에 있어서,
상기 제1 커패시터 플러그들, 상기 제2 적층 도전막, 상기 제1 커패시터 다중막들 및 상기 제1 전극이 제1 커패시터를 구성하고, 상기 제2 커패시터 플러그들, 상기 제2 적층 도전막, 상기 제2 커패시터 다중막들 및 상기 제2 전극이 제2 커패시터를 구성하고, 상기 제1 커패시터와 상기 제2 커패시터가 병렬로 연결된
반도체 장치.
- 제19 항에 있어서,
상기 커패시터 플러그는 금속을 포함하는 반도체 장치.
- 제19 항에 있어서,
상기 제2 적층체 아래에 배치되는 더미 소스 구조체들을 더 포함하고,
상기 더미 소스 구조체들 각각은 상기 제1 및 제2 커패시터 플러그들 각각의 하부를 둘러싸는 반도체 장치.
- 제22 항에 있어서,
각각의 상기 더미 소스 구조체들은 순차적으로 적층된 제1 더미 소스막, 제1 식각 정지막, 제2 더미 소스막, 제2 식각 정지막 및 제3 더미 소스막을 포함하는 반도체 장치.
- 제19항에 있어서,
상기 제2 적층체를 관통하는 지지 플러그
를 더 포함하는 반도체 장치.
- 예비 적층 절연막들 및 예비 적층 희생막들을 서로 교대로 적층시켜 예비 적층체를 형성하는 단계;
상기 예비 적층체를 관통하는 제1 관통홀 및 제2 관통홀을 형성하는 단계;
상기 제1 관통홀의 표면 및 상기 제2 관통홀의 표면 상에 제1 물질막을 형성하는 단계;
상기 제1 물질막 상에 제2 물질막을 형성하는 단계;
상기 제1 물질막을 상기 제1 관통홀 내의 메모리막 및 상기 제2 관통홀 내의 커패시터 다중막으로 분리하는 단계;
상기 제2 물질막을 상기 제1 관통홀 내의 채널막 및 상기 제2 관통홀 내의 예비 커패시터 절연막으로 분리하는 단계; 및
상기 예비 커패시터 절연막을 산화시켜 커패시터 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제25 항에 있어서,
상기 커패시터 절연막 내에 커패시터 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제25 항에 있어서,
상기 제2 물질막 상에 제3 물질막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제27 항에 있어서,
상기 제3 물질막을 형성하는 단계는,
상기 제2 관통홀 내에 상기 제3 물질막에 의해 정의되는 캐비티를 형성하는 단계; 및
상기 제1 관통홀을 상기 제3 물질막으로 완전히 채우는 단계를 포함하는 반도체 장치의 제조 방법.
- 제25 항에 있어서,
서로 이격된 제1 전극 및 제2 전극을 형성하는 단계; 및
상기 제1 전극 및 상기 제2 전극 상에 더미 소스 구조체를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제29 항에 있어서,
상기 더미 소스 구조체 내에 하부 희생 구조체를 형성하는 단계를 더 포함하고,
상기 제2 관통홀을 형성하는 단계는,
상기 하부 희생 구조체를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제25 항에 있어서,
상기 커패시터 다중막의 최하부 및 상기 커패시터 절연막의 최하부를 관통하는 제3 관통홀을 형성하는 단계
를 더 포함하는 반도체 장치의 제조 방법.
- 제31 항에 있어서,
상기 예비 적층체를 형성하기 전에 전극을 형성하는 단계를 더 포함하고,
상기 제3 관통홀은 상기
전극을 노출시키는
반도체 장치의 제조 방법.
- 제31 항에 있어서,
상기 제2 관통홀 및 상기 제3 관통홀 내에 커패시터 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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