KR20220039045A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 기술은 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 셀 플러그; 상기 셀 플러그와 연결되는 선택 플러그; 상기 선택 플러그를 둘러싸는 선택 패턴을 포함하고, 상기 선택 패턴은 제1 도전부 및 상기 제1 도전부의 측벽 및 상면을 덮는 제2 도전부를 포함하고, 상기 도전 패턴들, 상기 제1 도전부 및 상기 제2 도전부는 서로 다른 물질을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 장치의 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 장치 및 3차원 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가될수록 3차원 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시예들은 선택 트랜지스터의 RC 딜레이를 최소화할 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 셀 플러그; 상기 셀 플러그와 연결되는 선택 플러그; 상기 선택 플러그를 둘러싸는 선택 패턴을 포함하고, 상기 선택 패턴은 제1 도전부 및 상기 제1 도전부의 측벽 및 상면을 덮는 제2 도전부를 포함하고, 상기 도전 패턴들, 상기 제1 도전부 및 상기 제2 도전부는 서로 다른 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 셀 플러그; 상기 셀 플러그와 연결되는 선택 플러그; 상기 선택 플러그를 둘러싸는 선택 패턴을 포함하고, 상기 선택 패턴은 제1 도전부 및 상기 제1 도전부의 측벽 및 상면을 덮는 제2 도전부를 포함하고, 상기 선택 플러그는 상기 셀 플러그와 연결되는 선택 채널막 및 상기 선택 채널막 상의 선택 캐핑 패턴을 포함하고, 상기 제2 도전부 및 상기 선택 캐핑 패턴은 서로 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 셀 플러그; 상기 셀 플러그와 연결되는 선택 플러그; 상기 선택 플러그를 둘러싸는 선택 패턴을 포함하고, 상기 선택 패턴은 제1 도전부 및 상기 제1 도전부의 측벽 및 상면을 덮는 제2 도전부를 포함하고, 상기 제2 도전부는 금속 실리사이드를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층체를 형성하는 단계; 상기 적층체를 관통하는 셀 채널막을 형성하는 단계; 상기 셀 플러그와 전기적으로 연결되는 선택 채널막을 형성하는 단계; 상기 선택 채널막을 둘러싸는 예비 선택 패턴을 형성하는 단계; 상기 선택 채널막 및 상기 예비 선택 패턴을 덮는 확산 금속막을 형성하는 단계; 및 상기 확산 금속막의 금속을 상기 선택 채널막 및 상기 예비 선택 패턴 내로 확산시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층체를 형성하는 단계; 상기 적층체를 관통하는 셀 채널막을 형성하는 단계; 상기 셀 채널막과 전기적으로 연결되는 선택 채널막을 형성하는 단계; 상기 선택 채널막을 둘러싸는 예비 선택 패턴을 형성하는 단계; 상기 예비 선택 패턴을 덮는 확산 금속막을 형성하는 단계; 및 상기 확산 금속막의 금속을 상기 예비 선택 패턴 내로 확산시켜 선택 패턴을 형성하는 단계를 포함하고, 상기 선택 패턴은 제1 도전부 및 상기 제1 도전부의 상면 및 측벽을 덮는 제2 도전부를 포함하고, 상기 제2 도전부는 상기 확산 금속막의 상기 금속을 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 장치는 선택 패턴이 니켈 실리사이드를 포함함에 따라, 선택 트랜지스터의 RC 딜레이를 최소화할 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 A1-A1'선에 따른 단면도이다.
도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 1d는 도 1b의 C1 영역의 확대도이다.
도 2, 3, 4, 5, 6, 7a, 7b, 8a, 8b, 9a, 9b, 10, 11, 12, 13, 14, 15, 16, 17a, 17b, 18a, 18b, 19, 20a, 20b, 21 및 22는 도 1a 내지 1d에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 23은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 24는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A1-A1'선에 따른 단면도이다. 도 1c는 도 1a의 B-B'선에 따른 단면도이다. 도 1d는 도 1b의 C1 영역의 확대도이다.
도 1a 내지 1c를 참조하면, 반도체 장치는 소스 구조체(SOS)를 포함할 수 있다. 소스 구조체(SOS)는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다. 소스 구조체(SOS)는 반도체 장치의 소스 라인으로 사용될 수 있다. 소스 구조체(SOS)는 도전 물질을 포함할 수 있다. 일 예로, 소스 구조체(SOS)는 폴리 실리콘을 포함할 수 있다.
일 실시예에 있어서, 소스 구조체(SOS)는 소스 구조체(SOS)를 물리적으로 지지하는 기판(미도시) 위에 제공될 수 있다. 기판은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 일 예로, 기판은 반도체 기판일 수 있다.
일 실시예에 있어서, 소스 구조체(SOS)와 기판 사이에 트랜지스터들 및 배선들을 포함하는 주변회로 구조(미도시)가 제공될 수 있다.
소스 구조체(SOS)는 제1 소스막(SL1), 제2 소스막(SL2) 및 제3 소스막(SL3)을 포함할 수 있다. 제1 소스막(SL1) 상에 제2 소스막(SL2)이 제공될 수 있고, 제2 소스막(SL2) 상에 제3 소스막(SL3)이 제공될 수 있다. 제1 내지 제3 소스막들(SL1, SL2, SL3)은 도전 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 소스막들(SL1, SL2, SL3)은 폴리 실리콘을 포함할 수 있다.
소스 구조체(SOS) 상에 적층체(STA)가 제공될 수 있다. 적층체(STA)는 제3 방향(D3)으로 서로 교대로 적층된 도전 패턴들(CP) 및 제1 절연 패턴들(IP1)을 포함할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 서로 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 서로 직교할 수 있다.
제1 절연 패턴들(IP1)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연 패턴들(IP1)은 산화물을 포함할 수 있다. 각각의 도전 패턴들(CP)은 도전막을 포함할 수 있다. 일 예로, 도전막은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 각각의 도전 패턴들(CP)은 도전막의 표면을 덮는 배리어막을 더 포함할 수 있다. 배리어막은 도전막과 제1 절연 패턴(IP1) 사이에 형성될 수 있다. 일 예로, 배리어막은 티타늄, 티타늄 질화물, 탄탈륨 또는 탄탈륨 질화물을 포함할 수 있다. 도전 패턴들(CP)은 반도체 장치의 워드라인으로 사용될 수 있다.
적층체(STA)를 관통하는 셀 플러그들(CEP)이 제공될 수 있다. 각각의 셀 플러그들(CEP)은 셀 필링막(CFI), 셀 필링막(CFI)을 둘러싸는 셀 채널막(CCL), 셀 채널막(CCL)의 상부 및 중간부를 둘러싸는 제1 터널 절연막(TL1), 셀 채널막(CCL)의 하부를 둘러싸는 제2 터널 절연막(TL2), 제1 터널 절연막(TL1)을 둘러싸는 제1 데이터 저장막(DL1), 제2 터널 절연막(TL2)을 둘러싸는 제2 데이터 저장막(DL2), 제1 데이터 저장막(DL1)을 둘러싸는 제1 블로킹막(BKL1) 및 제2 데이터 저장막(DL2)을 둘러싸는 제2 블로킹막(BKL2)을 포함할 수 있다. 셀 플러그(CEP)는 제3 방향(D3)으로 연장할 수 있다.
셀 필링막(CFI)은 제3 방향(D3)으로 연장할 수 있다. 셀 필링막(CFI)은 절연 물질을 포함할 수 있다. 일 예로, 셀 필링막(CFI)은 산화물을 포함할 수 있다.
셀 채널막(CCL)은 제3 방향(D3)으로 연장할 수 있다. 셀 채널막(CCL)은 소스 구조체(SOS)의 제2 소스막(SL2)에 접할 수 있다. 셀 채널막(CCL)은 소스 구조체(SOS)의 제2 소스막(SL2)에 연결될 수 있다. 셀 채널막(CCL)은 소스 구조체(SOS)의 제2 소스막(SL2)에 전기적으로 연결될 수 있다. 셀 채널막(CCL)은 도전 물질을 포함할 수 있다. 일 예로, 셀 채널막(CCL)은 폴리 실리콘을 포함할 수 있다.
제1 및 제2 터널 절연막들(TL1, TL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 및 제2 터널 절연막들(TL1, TL2) 사이에 제2 소스막(SL2)이 배치될 수 있다. 제1 및 제2 터널 절연막들(TL1, TL2)은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 터널 절연막들(TL1, TL2)은 산화물을 포함할 수 있다.
제1 및 제2 데이터 저장막들(DL1, DL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 및 제2 데이터 저장막들(DL1, DL2) 사이에 제2 소스막(SL2)이 배치될 수 있다. 일 실시예에 있어서, 제1 및 제2 데이터 저장막들(DL1, DL2)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 제1 및 제2 데이터 저장막들(DL1, DL2)은 질화물을 포함할 수 있다. 다른 실시예에 있어서, 제1 및 제2 데이터 저장막들(DL1, DL2)은 데이터 저장 방식에 따라 다양한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 데이터 저장막들(DL1, DL2)은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다.
제1 및 제2 블로킹막들(BKL1, BKL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 및 제2 블로킹막들(BKL1, BKL2) 사이에 제2 소스막(SL2)이 배치될 수 있다. 제1 및 제2 블로킹막들(BKL1, BKL2)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 제1 및 제2 블로킹막들(BKL1, BKL2)은 산화물을 포함할 수 있다.
셀 플러그(CEP)는 셀 캐핑 패턴(CCP)을 더 포함할 수 있다. 셀 캐핑 패턴(CCP)은 셀 필링막(CFI), 셀 채널막(CCL), 제1 터널 절연막(TL1) 및 제1 데이터 저장막(DL1)의 상면을 덮을 수 있다. 셀 캐핑 패턴(CCP)의 하면은 셀 채널막(CCL)의 상면과 접할 수 있다. 셀 캐핑 패턴(CCP)은 셀 채널막(CCL)과 전기적으로 연결될 수 있다. 제1 블로킹막(BKL1)은 셀 캐핑 패턴(CCP)을 둘러쌀 수 있다. 제1 블로킹막(BKL1)의 내측벽은 셀 캐핑 패턴(CCP)의 외측벽에 접할 수 있다. 셀 캐핑 패턴(CCP)은 도전 물질을 포함할 수 있다. 일 예로, 셀 캐핑 패턴(CCP)은 폴리 실리콘을 포함할 수 있다.
적층체(STA) 상에 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110)은 셀 플러그들(CEP)의 상면들을 덮을 수 있다. 제1 절연막(110)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(110)은 산화물을 포함할 수 있다.
제1 절연막(110) 및 적층체(STA)를 관통하는 슬릿 구조체들(SLS)이 제공될 수 있다. 슬릿 구조체(SLS)는 제2 방향(D2) 및 제3 방향(D3)으로 연장할 수 있다. 슬릿 구조체(SLS) 양 측의 도전 패턴들(CP)은 슬릿 구조체(SLS)에 의해 제1 방향(D1)으로 서로 분리될 수 있다. 슬릿 구조체(SLS) 양 측의 제1 절연 패턴들(IP1)은 슬릿 구조체(SLS)에 의해 제1 방향(D1)으로 서로 분리될 수 있다. 슬릿 구조체(SLS)는 셀 플러그들(CEP) 사이에 배치될 수 있다. 슬릿 구조체(SLS)의 양 측에 셀 플러그들(CEP)이 배치될 수 있다. 슬릿 구조체(SLS)는 절연 물질을 포함할 수 있다. 일 예로, 슬릿 구조체(SLS)는 산화물을 포함할 수 있다. 일 실시예에 있어서, 도시된 것과 달리, 슬릿 구조체(SLS)는 소스 구조체(SOS)와 전기적으로 연결되는 소스 컨택을 더 포함할 수 있다.
제1 절연막(110) 상에 제2 절연막(120)이 제공될 수 있다. 제2 절연막(120)은 슬릿 구조체들(SLS)의 상면들을 덮을 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(120)은 산화물을 포함할 수 있다.
제2 절연막(120)을 관통하는 선택 플러그들(SEP)이 제공될 수 있다. 각각의 선택 플러그들(SEP)은 선택 필링막(SFI), 선택 채널막(SCL), 게이트 절연막(GI), 스페이서(SPA) 및 선택 캐핑 패턴(SCP)을 포함할 수 있다. 선택 플러그(SEP)는 제3 방향(D3)으로 연장할 수 있다. 선택 플러그(SEP)는 셀 플러그(CEP)에 접할 수 있다. 선택 플러그(SEP)는 셀 플러그(CEP)에 연결될 수 있다. 선택 플러그(SEP)는 셀 플러그(CEP)에 전기적으로 연결될 수 있다.
선택 플러그들(SEP)을 둘러싸는 선택 패턴들(SP)이 제공될 수 있다. 각각의 선택 패턴들(SP)은 복수개의 선택 플러그들(SEP)을 둘러쌀 수 있다. 선택 패턴들(SP)은 제1 절연막(110)의 상면 상에 제공될 수 있다. 선택 패턴들(SP)은 제2 절연막(120) 내에 제공될 수 있다. 선택 패턴들(SP)은 반도체 장치의 선택라인으로 사용될 수 있다.
각각의 선택 패턴들(SP)은 제1 도전부(CO1) 및 제1 도전부(CO1)를 둘러싸는 제2 도전부(CO2)를 포함할 수 있다. 제1 도전부(CO1) 및 제2 도전부(CO2)는 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 도전부(CO1)는 폴리 실리콘을 포함할 수 있고, 제2 도전부(CO2)는 금속 실리사이드를 포함할 수 있다. 일 예로, 제2 도전부(CO2)가 포함하는 금속 실리사이드는 니켈 실리사이드일 수 있다. 일 예로, 제2 도전부(CO2)가 포함하는 니켈 실리사이드의 조성은 NiSi일 수 있다. 선택 패턴(SP)의 제1 도전부(CO1), 선택 패턴(SP)의 제2 도전부(CO2) 및 적층체(STA)의 도전 패턴(CP)은 서로 다른 물질을 포함할 수 있다.
서로 인접하는 슬릿 구조체들(SLS) 사이에 복수개의 선택 패턴들(SP)이 배치될 수 있다. 일 예로, 제1 방향(D1)으로 서로 인접하는 슬릿 구조체들(SLS) 사이에 복수개의 선택 패턴들(SP)이 배치될 수 있다. 서로 인접하는 슬릿 구조체들(SLS) 사이에 배치되는 선택 패턴들(SP)은 서로 이격될 수 있다. 일 예로, 제1 방향(D1)으로 서로 인접하는 슬릿 구조체들(SLS) 사이에 배치되는 선택 패턴들(SP)은 제1 방향(D1)으로 서로 이격될 수 있다. 서로 인접하는 슬릿 구조체들(SLS) 사이에 배치되는 선택 패턴들(SP) 사이의 공간이 제1 분리갭(DG1)으로 정의될 수 있다. 제1 분리갭(DG1)에는 제2 절연막(120)이 채워질 수 있다. 제1 분리갭(DG1)에 의해 서로 인접하는 슬릿 구조체들(SLS) 사이에 배치되는 선택 패턴들(SP)이 서로 이격될 수 있다.
슬릿 구조체(SLS)의 양 측에 배치되는 선택 패턴들(SP)은 서로 이격될 수 있다. 일 예로, 슬릿 구조체(SLS)의 양 측에 배치되는 선택 패턴들(SP)은 제1 방향(D1)으로 서로 이격될 수 있다. 슬릿 구조체(SLS)의 양 측에 배치되는 선택 패턴들(SP) 사이의 공간이 제2 분리갭(DG2)으로 정의될 수 있다. 제2 분리갭(DG2)에는 제2 절연막(120)이 채워질 수 있다. 제2 분리갭(DG2)에 의해 슬릿 구조체(SLS)의 양 측에 배치되는 선택 패턴들(SP)이 서로 이격될 수 있다.
제2 절연막(120) 상에 제3 절연막(130)이 제공될 수 있다. 제3 절연막(130)은 절연 물질을 포함할 수 있다. 일 예로, 제3 절연막(130)은 질화물을 포함할 수 있다.
제3 절연막(130) 내에 비트라인 컨택들(BCT)이 제공될 수 있다. 비트라인 컨택(BCT)은 선택 플러그(SEP)에 접할 수 있다. 비트라인 컨택(BCT)은 선택 플러그(SEP)에 연결될 수 있다. 비트라인 컨택(BCT)은 선택 플러그(SEP)에 전기적으로 연결될 수 있다. 비트라인 컨택(BCT)은 도전 물질을 포함할 수 있다.
제3 절연막(130) 상에 제4 절연막(140)이 제공될 수 있다. 제4 절연막(140)은 절연 물질을 포함할 수 있다. 일 예로, 제4 절연막(140)은 산화물을 포함할 수 있다.
제4 절연막(140) 내에 비트라인들(BL)이 제공될 수 있다. 비트라인(BL)은 비트라인 컨택들(BCT)과 접할 수 있다. 비트라인(BL)은 비트라인 컨택들(BCT)과 연결될 수 있다. 비트라인(BL)은 비트라인 컨택들(BCT)과 전기적으로 연결될 수 있다. 일 예로, 비트라인들(BL)은 도전 물질을 포함할 수 있다.
도 1d를 참조하면, 선택 플러그(SEP)의 선택 필링막(SFI)은 제3 방향(D3)으로 연장하여 선택 패턴(SP) 및 제1 절연막(110)을 관통할 수 있다. 선택 필링막(SFI)은 절연 물질을 포함할 수 있다. 일 예로, 선택 필링막(SFI)은 산화물을 포함할 수 있다.
선택 플러그(SEP)의 선택 채널막(SCL)은 제3 방향(D3)으로 연장하여 선택 패턴(SP) 및 제1 절연막(110)을 관통할 수 있다. 선택 채널막(SCL)은 선택 필링막(SFI)을 둘러쌀 수 있다. 선택 채널막(SCL)의 하면(SCL_B)은 굴곡질 수 있다. 선택 채널막(SCL)의 하면(SCL_B)은 셀 캐핑 패턴(CCP) 및 제1 블로킹막(BKL1)의 상면에 접할 수 있다. 셀 캐핑 패턴(CCP) 상면 및 제1 블로킹막(BKL1)의 상면은 선택 채널막(SCL)의 하면에 대응되어 굴곡질 수 있다. 선택 채널막(SCL)의 최하부(SCL_L)는 셀 캐핑 패턴(CCP) 내에 배치될 수 있다. 선택 채널막(SCL)은 선택 필링막(SFI)의 상면을 덮을 수 있다. 선택 채널막(SCL)은 도전 물질을 포함할 수 있다. 선택 채널막(SCL)은 선택 패턴(SP)의 제1 도전부(CO1) 및 셀 플러그(CEP)의 셀 채널막(CCL)과 동일한 물질을 포함할 수 있다. 선택 채널막(SCL)은 선택 패턴(SP)의 제2 도전부(CO2) 및 선택 캐핑 패턴(SCP)와 다른 물질을 포함할 수 있다. 일 예로, 선택 채널막(SCL)은 폴리 실리콘을 포함할 수 있다.
선택 플러그(SEP)의 선택 캐핑 패턴(SCP)은 선택 채널막(SCL) 상에 배치될 수 있다. 선택 캐핑 패턴(SCP)은 선택 채널막(SCL) 및 비트라인 컨택(BCT)과 접할 수 있다. 선택 캐핑 패턴(SCP)은 선택 채널막(SCL) 및 비트라인 컨택(BCT)과 연결될 수 있다. 선택 캐핑 패턴(SCP)은 선택 채널막(SCL) 및 비트라인 컨택(BCT)과 전기적으로 연결될 수 있다. 선택 캐핑 패턴(SCP)의 하면(SCP_B)은 선택 채널막(SCL)의 상면(SCL_T)을 덮을 수 있다. 선택 캐핑 패턴(SCP)의 상면(SCP_T)에 비트라인 컨택(BCT)의 하면이 접할 수 있다. 선택 캐핑 패턴(SCP)은 선택 패턴(SP)의 제2 도전부(CO2)와 동일한 물질을 포함할 수 있다. 선택 캐핑 패턴(SCP)은 금속 실리사이드를 포함할 수 있다. 일 예로, 선택 캐핑 패턴(SCP)은 니켈 실리사이드를 포함할 수 있다. 일 예로, 선택 캐핑 패턴(SCP)이 포함하는 니켈 실리사이드의 조성은 NiSi일 수 있다.
선택 플러그(SEP)의 게이트 절연막(GI)은 제3 방향(D3)으로 연장하여 선택 패턴(SP)을 관통할 수 있다. 게이트 절연막(GI)은 선택 채널막(SCL) 및 선택 캐핑 패턴(SCP)을 둘러쌀 수 있다. 게이트 절연막(GI)은 선택 캐핑 패턴(SCP)의 하부를 둘러쌀 수 있다.
게이트 절연막(GI)의 하면(GI_B)의 레벨은 선택 채널막(SCL)의 하면(SCL_B)의 레벨보다 높을 수 있다. 게이트 절연막(GI)의 하면(GI_B)은 제1 절연막(110) 내에 배치될 수 있다. 게이트 절연막(GI)의 하면(GI_B)의 레벨은 제1 절연막(110)의 상면의 레벨보다 낮을 수 있고, 제1 절연막(110)의 하면의 레벨보다 높을 수 있다. 게이트 절연막(GI)의 상면(GI_T)의 레벨은 선택 채널막(SCL)의 상면(SCL_T)의 레벨보다 높을 수 있다. 게이트 절연막(GI)의 상면(GI_T)의 레벨은 선택 캐핑 패턴(SCP)의 하면(SCP_B)의 레벨보다 높을 수 있다. 게이트 절연막(GI)의 상면(GI_T)의 레벨은 선택 캐핑 패턴(SCP)의 상면(SCP_T)의 레벨보다 낮을 수 있다. 게이트 절연막(GI)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 절연막(GI)은 산화물을 포함할 수 있다.
선택 플러그(SEP)의 스페이서(SPA)는 제3 방향(D3)으로 연장할 수 있다. 스페이서(SPA)는 게이트 절연막(GI)을 둘러쌀 수 있다. 스페이서(SPA)는 게이트 절연막(GI)의 상부를 둘러쌀 수 있다. 스페이서(SPA)의 두께는 게이트 절연막(GI)의 두께보다 클 수 있다. 스페이서(SPA)의 상면(SPA_T)의 레벨은 게이트 절연막(GI)의 상면(GI_T)의 레벨과 동일할 수 있다. 스페이서(SPA)의 상면(SPA_T)의 레벨은 선택 캐핑 패턴(SCP)의 하면(SCP_B)의 레벨 및 선택 채널막(SCL)의 상면(SCL_T)의 레벨보다 높을 수 있다. 스페이서(SPA)의 상면(SPA_T)의 레벨은 선택 캐핑 패턴(SCP)의 상면(SCP_T)의 레벨보다 낮을 수 있다. 스페이서(SPA)는 선택 패턴(SP) 상에 제공될 수 있다. 스페이서(SPA)의 하면(SPA_B)은 선택 패턴(SP)의 제2 도전부(CO2)의 상면(CO2_T)에 접할 수 있다. 스페이서(SPA)는 절연 물질을 포함할 수 있다. 일 예로, 스페이서(SPA)는 산화물을 포함할 수 있다.
선택 패턴(SP)의 제2 도전부(CO2)는 제1 도전부(CO1)의 상면(CO1_T) 및 측벽(CO1_S)을 덮을 수 있다. 제1 도전부(CO1)는 제2 도전부(CO2)에 의해 제2 절연막(120)으로부터 이격될 수 있다. 제1 도전부(CO1)의 상면(CO1_T) 및 측벽(CO1_S)은 제2 절연막(120)으로부터 이격될 수 있다. 제1 도전부(CO1)의 하면은 제1 절연막(110)의 상면에 접할 수 있다.
제1 도전부(CO1)는 제2 도전부(CO2)를 관통하는 돌출부(PT)를 포함할 수 있다. 돌출부(PT)는 제1 도전부(CO1)의 상면(CO1_T)으로부터 제3 방향(D3)으로 돌출할 수 있다. 돌출부(PT)의 측벽은 게이트 절연막(GI)의 측벽 또는 제2 도전부(CO2)에 접할 수 있다. 돌출부(PT)의 상면은 스페이서(SPA)의 하면(SPA_B)에 접할 수 있다.
선택 플러그들(SEP) 중, 그의 중심이 셀 플러그(CEP)의 중심으로부터 제1 방향(D1)의 반대 방향으로 오프셋된 선택 플러그들(SEP)이 제1 선택 플러그들(SEP1)로 정의될 수 있다. 선택 플러그들(SEP) 중, 그의 중심이 셀 플러그(CEP)의 중심으로부터 제1 방향(D1)으로 오프셋된 선택 플러그들(SEP)이 제2 선택 플러그들(SEP2)로 정의될 수 있다.
복수개의 제1 선택 플러그들(SEP1)을 둘러싸는 선택 패턴(SP)이 제1 선택 패턴(SP1)으로 정의될 수 있고, 복수개의 제2 선택 플러그들(SEP2)을 둘러싸는 선택 패턴(SP)이 제2 선택 패턴(SP2)으로 정의될 수 있다. 서로 인접하는 슬릿 구조체들(SLS) 사이에 제1 및 제2 선택 패턴들(SP1, SP2)이 배치될 수 있다. 서로 인접하는 슬릿 구조체들(SLS) 사이에 배치된 제1 및 제2 선택 패턴들(SP1, SP2)은 제1 분리갭(DG1)에 의해 서로 이격될 수 있다.
본 발명의 실시예에 따른 반도체 장치는 도전 패턴(CP) 및 셀 플러그(CEP)와 구분되는 선택 패턴(SP) 및 선택 플러그(SEP)를 포함함에 따라, 선택 패턴(SP) 분리를 위한 더미 셀 플러그를 형성할 필요가 없어, 셀 영역의 면적이 감소할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 선택 채널막(SCL)과 비트라인 컨택(BCT)을 연결하는 선택 캐핑 패턴(SCP)을 포함함에 따라, 선택 채널막(SCL)과 비트라인 컨택(BCT)을 연결하는 별도의 컨택을 형성할 필요가 없다.
본 발명의 실시예에 따른 반도체 장치는 선택 패턴(SP)의 제1 도전부(CO1)의 상면(CO1_T) 및 측벽(CO1_S)을 덮는 제2 도전부(CO2)가 니켈 실리사이드를 포함함에 따라, 선택 트랜지스터의 RC 딜레이가 최소화될 수 있고, 선택 라인의 저항이 감소할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 도전 패턴(CP)과 구분되는 선택 패턴(SP)을 포함함에 따라, 선택 채널막(SCL)의 길이를 충분히 길게 형성할 수 있고, 선택 트랜지스터의 오프 특성이 개선될 수 있다.
도 2, 3, 4, 5, 6, 7a, 7b, 8a, 8b, 9a, 9b, 10, 11, 12, 13, 14, 15, 16, 17a, 17b, 18a, 18b, 19, 20a, 20b, 21 및 22는 도 1a 내지 1d에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 7b는 도 7a의 C2 영역의 확대도이다. 도 8b는 도 8a의 C3 영역의 확대도이다. 도 9b는 도 9a의 C4 영역의 확대도이다. 도 17b는 도 17a의 A2-A2'선에 따른 단면도이다. 도 18b는 도 18a의 A3-A3'선에 따른 단면도이다. 도 20b는 도 20a의 C5 영역의 확대도이다.
도 2를 참조하면, 소스 구조체(SOS), 적층체(STA) 및 셀 플러그들(CEP)을 형성할 수 있다. 소스 구조체(SOS)를 형성하는 것은, 제1 소스막(SL1), 제1 식각 정지막(EL1), 소스 희생막(SFL), 제2 식각 정지막(EL2) 및 제3 소스막(SL3)을 제3 방향(D3)으로 순차적으로 형성하는 것을 포함할 수 있다. 제1 및 제2 식각 정지막들(EL1, EL2)은 제1 및 제3 소스막들(SL1, SL3)과 다른 물질을 포함할 수 있다. 일 예로, 제1 및 제2 식각 정지막들(EL1, EL2)은 산화물을 포함할 수 있다. 소스 희생막(SFL)은 제1 및 제3 소스막들(SL1, SL3)과 동일한 물질을 포함할 수 있다. 일 예로, 소스 희생막(SFL)은 폴리 실리콘을 포함할 수 있다.
소스 구조체(SOS) 상에 적층체(STA)를 형성할 수 있다. 적층체(STA)를 형성하는 것은, 소스 구조체(SOS) 상에 제1 절연막들 및 제2 절연막들을 제3 방향(D3)으로 교대로 적층하는 것을 포함할 수 있다. 제1 및 제2 절연막들은 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 절연막은 산화물을 포함할 수 있고, 제2 절연막은 질화물을 포함할 수 있다.
적층체(STA)를 관통하는 셀 플러그들(CEP)을 형성할 수 있다. 셀 플러그들(CEP)을 형성하는 것은, 적층체(STA)를 관통하는 홀을 형성하는 것, 및 홀 내에 예비 블로킹막(pBKL), 예비 데이터 저장막(pDL), 예비 터널 절연막(pTL), 셀 채널막(CCL), 셀 필링막(CFI) 및 셀 캐핑 패턴(CCP)을 순차적으로 형성하는 것을 포함할 수 있다. 예비 블로킹막(pBKL)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 실시예에 있어서, 예비 데이터 저장막(pDL)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 예비 터널 절연막(pTL)은 전하 터널링이 가능한 물질을 포함할 수 있다.
셀 플러그들(CEP)이 형성됨에 따라, 적층체(STA)의 제1 절연막이 패터닝되어 제1 절연 패턴(IP1)으로 정의될 수 있고, 적층체(STA)의 제2 절연막이 패터닝되어 제2 절연 패턴(IP2)으로 정의될 수 있다. 제2 절연 패턴(IP2)은 제1 절연 패턴(IP1)과 다른 물질을 포함할 수 있다. 일 예로, 제2 절연 패턴(IP2)은 질화물을 포함할 수 있다.
도 3을 참조하면, 적층체(STA) 상에 제1 절연막(110)을 형성할 수 있다. 이어서, 소스 구조체(SOS)의 제2 소스막(SL2), 적층체(STA)의 도전 패턴들(CP) 및 슬릿 구조체들(SLS)을 형성할 수 있다.
제2 소스막(SL2), 도전 패턴들(CP) 및 슬릿 구조체들(SLS)을 형성하는 것은, 적층체(STA)를 관통하는 슬릿들을 형성하는 것, 슬릿들을 통해 소스 구조체(SOS)의 소스 희생막(SFL), 제1 식각 정지막(EL1) 및 제2 식각 정지막(EL2)을 제거하는 것, 예비 블로킹막(pBKL), 예비 데이터 저장막(pDL) 및 예비 터널 절연막(pTL)을 패터닝하여 셀 채널막(CCL)의 측벽을 노출시키는 것, 셀 채널막(CCL)의 측벽과 연결되는 제2 소스막(SL2)을 형성하는 것, 슬릿들을 통해 적층체(STA)의 제2 절연 패턴들(IP2)을 제거하는 것, 적층체(STA)의 제2 절연 패턴들(IP2)이 제거된 빈 공간들에 도전 패턴들(CP)을 형성하는 것, 및 슬릿들에 슬릿 구조체들(SLS)을 형성하는 것을 포함할 수 있다.
도 4를 참조하면, 제1 절연막(110) 상에 예비 선택막(pSE)을 형성할 수 있다. 예비 선택막(pSE)은 슬릿 구조체들(SLS)의 상면들을 덮을 수 있다. 예비 선택막(pSE)은 도전 물질을 포함할 수 있다. 일 예로, 예비 선택막(pSE)은 폴리 실리콘을 포함할 수 있다.
도 5를 참조하면, 예비 선택막(pSE) 상에 제1 마스크막(MA1)을 형성할 수 있고, 제1 마스크막(MA1) 상에 제2 마스크막(MA2)을 형성할 수 있다. 예비 선택막(pSE), 제1 마스크막(MA1) 및 제2 마스크막(MA2)은 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 마스크막(MA1)은 질화물을 포함할 수 있고, 제2 마스크막(MA2)은 포토 레지스트막을 포함할 수 있다.
이어서, 예비 선택막(pSE), 제1 마스크막(MA1) 및 제2 마스크막(MA2)을 관통하는 제1 홀들(HO1)을 형성할 수 있다. 제1 홀들(HO1)에 의해, 제1 절연막(110)의 일부들이 노출될 수 있다. 제1 홀들(HO1)을 형성한 후, 제2 마스크막(MA2)을 제거할 수 있다.
도 6을 참조하면, 제1 절연막(110), 예비 선택막(pSE) 및 제1 마스크막(MA1)을 덮는 제1 물질막(ML1)을 형성할 수 있다. 제1 물질막(ML1)은 제1 절연막(110), 예비 선택막(pSE) 및 제1 마스크막(MA1) 상에 컨포멀하게 형성될 수 있다. 제1 물질막(ML1)은 절연 물질을 포함할 수 있다. 일 예로, 제1 물질막(ML1)은 산화물을 포함할 수 있다.
제1 물질막(ML1)을 덮는 제2 물질막(ML2)을 형성할 수 있다. 제2 물질막(ML2)은 제1 물질막(ML1) 상에 컨포멀하게 형성될 수 있다. 제2 물질막(ML2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 물질막(ML2)은 폴리 실리콘을 포함할 수 있다.
제1 및 제2 물질막들(ML1, ML2)에 의해, 각각의 제1 홀들(HO1)의 일부가 채워질 수 있다.
도 7a 및 7b를 참조하면, 제1 홀들(HO1)을 확장시킬 수 있다. 제1 홀(HO1)을 확장시키는 것은, 제2 물질막(ML2), 제1 물질막(ML1) 및 제1 절연막(110)을 순차적으로 식각하는 것을 포함할 수 있다. 제1 홀(HO1)을 확장시키는 것은, 제1 홀(HO1)을 통해 제2 물질막(ML2)의 일부, 제1 물질막(ML1)의 일부 및 제1 절연막(110)의 일부를 순차적으로 제거하는 것을 포함할 수 있다. 제거된 제2 물질막(ML2)의 일부, 제1 물질막(ML1)의 일부 및 제1 절연막(110)의 일부는 제1 홀(HO1)과 셀 플러그(CEP) 사이에 배치된 부분들일 수 있다. 제2 물질막(ML2)의 일부, 제1 물질막(ML1)의 일부 및 제1 절연막(110)의 일부가 제거되어, 셀 플러그(CEP)의 셀 캐핑 패턴(CCP) 및 제1 블로킹막(BKL1)이 노출될 수 있다. 제1 홀(HO1)을 확장시키는 것은, 셀 캐핑 패턴(CCP)의 일부 및 제1 블로킹막(BKL1)의 일부를 제거하는 것을 더 포함할 수 있다.
제2 물질막(ML2)이 식각되어, 제1 홀(HO1) 내에 잔류하는 희생 패턴(FP)이 형성될 수 있다. 제1 물질막(ML1)이 식각되어, 제1 홀(HO1) 내에 잔류하는 게이트 절연막(GI)이 형성될 수 있다.
확장된 제1 홀(HO1)의 하면(HO1_B)은 굴곡질 수 있다. 확장된 제1 홀(HO1)의 하면(HO1_B)에 대응되어, 셀 캐핑 패턴(CCP) 상면 및 제1 블로킹막(BKL1)의 상면은 굴곡질 수 있다.
도 8a 및 8b를 참조하면, 제1 홀들(HO1) 내의 희생 패턴들(FP)이 제거될 수 있다. 희생 패턴들(FP)이 제거됨에 따라, 게이트 절연막들(GI)의 내측벽들이 노출될 수 있다.
도 9a 및 9b를 참조하면, 제1 마스크막(MA1), 게이트 절연막(GI), 제1 절연막(110), 제1 블로킹막(BKL1) 및 셀 캐핑 패턴(CCP)을 덮는 제3 물질막(ML3)을 형성할 수 있다. 제3 물질막(ML3)은 제1 마스크막(MA1), 게이트 절연막(GI), 제1 절연막(110), 제1 블로킹막(BKL1) 및 셀 캐핑 패턴(CCP) 상에 컨포멀하게 형성될 수 있다. 제3 물질막(ML3)은 도전 물질을 포함할 수 있다. 일 예로, 제3 물질막(ML3)은 폴리 실리콘을 포함할 수 있다.
제3 물질막(ML3)을 덮는 제4 물질막(ML4)을 형성할 수 있다. 제4 물질막(ML4)은 제1 홀들(HO1)을 완전히 채울 수 있다. 제4 물질막(ML4)은 절연 물질을 포함할 수 있다. 일 예로, 제4 물질막(ML4)은 산화물을 포함할 수 있다.
도 10을 참조하면, 제4 물질막(ML4)을 식각할 수 있다. 제4 물질막(ML4)이 식각되어, 제4 물질막(ML4)의 상부가 제거될 수 있고, 제1 홀들(HO1) 내에 배치된 제4 물질막(ML4)의 일부들이 잔류할 수 있다. 제1 홀들(HO1) 내에 잔류하는 제4 물질막(ML4)의 일부들이 선택 필링막들(SFI)로 정의될 수 있다.
도 11을 참조하면, 제3 물질막(ML3) 및 선택 필링막들(SFI)을 덮는 커버 물질막을 형성할 수 있다. 커버 물질막은 제3 물질막(ML3)과 동일한 물질을 포함할 수 있다. 일 예로, 커버 물질막은 폴리 실리콘을 포함할 수 있다. 커버 물질막이 제3 물질막(ML3)과 동일한 물질을 포함함에 따라, 커버 물질막은 제3 물질막(ML3)에 경계 없이 연속적으로 연결되도록 형성될 수 있다. 커버 물질막은 제3 물질막(ML3)에 일체로 연결되도록 형성될 수 있다. 일체로 연결된 커버 물질막과 제3 물질막(ML3)이 제5 물질막(ML5)으로 정의될 수 있다. 제5 물질막(ML5)은 도전 물질을 포함할 수 있다. 일 예로, 제5 물질막(ML5)은 폴리 실리콘을 포함할 수 있다.
도 12를 참조하면, 제5 물질막(ML5)의 상부가 제거될 수 있다. 일 예로, CMP(chemical mechanical polishing) 공정을 통해 제5 물질막(ML5)의 상부가 제거될 수 있다. 잔류하는 제5 물질막(ML5)의 부분들이 선택 채널막들(SCL)로 정의될 수 있다. 선택 채널막들(SCL)은 제1 홀들(HO1) 내에 잔류할 수 있다. 제5 물질막(ML5)의 상부가 제거되어, 제1 마스크막(MA1)의 상면이 노출될 수 있다.
도 13을 참조하면, 제1 마스크막(MA1)이 제거될 수 있다. 제1 마스크막(MA1)이 제거되어, 예비 선택막(pSE)의 상면이 노출될 수 있다. 제1 마스크막(MA1)이 제거되어, 게이트 절연막들(GI)의 외측벽들이 노출될 수 있다.
도 14를 참조하면, 예비 선택막(pSE)의 상면, 게이트 절연막들(GI)의 외측벽들, 선택 채널막들(SCL)의 상면들을 덮는 제6 물질막(ML6)을 형성할 수 있다. 제6 물질막(ML6)은 예비 선택막(pSE)의 상면, 게이트 절연막들(GI)의 외측벽들, 선택 채널막들(SCL)의 상면들 상에 컨포멀하게 형성될 수 있다. 제6 물질막(ML6)은 절연 물질을 포함할 수 있다. 일 예로, 제6 물질막(ML6)은 산화물을 포함할 수 있다.
도 15를 참조하면, 제6 물질막(ML6)을 식각할 수 있다. 제6 절연막(ML6)이 식각되어, 스페이서들(SPA)이 형성될 수 있다. 제6 물질막(ML6)이 식각되어, 예비 선택막(pSE)의 상면이 다시 노출될 수 있다. 제6 물질막(ML6)이 식각되어, 선택 채널막(SCL)의 상면이 다시 노출될 수 있다. 제6 물질막(ML6)의 식각과 함께, 게이트 절연막(GI)이 식각될 수 있다. 게이트 절연막(GI)이 식각되어, 선택 채널막(SCL)의 측벽이 노출될 수 있다.
도 16을 참조하면, 예비 선택막(pSE)의 상면, 스페이서들(SPA)의 상면들 및 측벽들, 게이트 절연막들(GI)의 상면들 및 선택 채널막들(SCL)의 상면들 및 측벽들을 덮는 버퍼 희생막(BFL)을 형성할 수 있다. 버퍼 희생막(BFL)은 커버부들(CV) 및 연결부들(CN)을 포함할 수 있다. 커버부(CV)는 스페이서들(SPA)의 상면들 및 측벽들, 게이트 절연막들(GI)의 상면들 및 선택 채널막들(SCL)의 상면들 및 측벽들을 덮는 부분일 수 있다. 연결부(CN)는 커버부들(CV)을 서로 연결하는 부분일 수 있다. 연결부(CN)는 예비 선택막(pSE)의 상면 상에 형성될 수 있다. 커버부(CV)의 폭은 예비 선택막(pSE) 및 적층체(STA)에 가까워질수록 작아질 수 있다. 일 예로, 커버부(CV)의 제1 방향(D1)으로의 폭은 예비 선택막(pSE) 및 적층체(STA)에 가까워질수록 작아질 수 있다.
커버부들(CV) 사이에 제1 트렌치(TR1) 또는 제2 트렌치(TR2)가 정의될 수 있다. 서로 인접하는 슬릿 구조체들(SLS) 사이에 배치되는 서로 인접하는 커버부들(CV) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 슬릿 구조체(SLS)의 양 측에 배치되는 커버부들(CV) 사이에 제2 트렌치(TR2)가 정의될 수 있다. 제1 및 제2 트렌치들(TR1, TR2)은 커버부들(CV)의 측벽들 및 연결부(CN)의 상면에 의해 정의될 수 있다. 커버부들(CV)의 형태에 따라, 제1 및 제2 트렌치들(TR1, TR2)의 폭은 연결부(CN), 예비 선택막(pSE) 및 적층체(STA)에 가까워질수록 커질 수 있다. 일 예로, 제1 및 제2 트렌치들(TR1, TR2)의 제1 방향(D1)으로의 폭은 연결부(CN), 예비 선택막(pSE) 및 적층체(STA)에 가까워질수록 커질 수 있다.
버퍼 희생막(BFL)은 상대적으로 스텝 커버리지가 나쁜 제1 증착 물질을 증착시켜 형성할 수 있다. 제1 증착 물질이 상대적으로 나쁜 스텝 커버리지를 가짐에 따라, 제1 및 제2 트렌치들(TR1, TR2)과 커버부들(CV)의 폭이 일정하지 않게 형성될 수 있다. 버퍼 희생막(BFL)은 예비 선택막(pSE)에 대하여 식각 선택비를 가질 수 있다. 일 예로, 버퍼 희생막(BFL)은 비정질 탄소막을 포함할 수 있다.
버퍼 희생막(BFL) 상에 제3 마스크막(MA3)을 형성할 수 있다. 제3 마스크막(MA3)은 제1 및 제2 트렌치들(TR1, TR2)을 노출시키는 제1 개구부들(OP1)을 포함할 수 있다. 제3 마스크막(MA3)을 형성하는 것은, 버퍼 희생막(BFL)을 덮는 포토 레지스트막을 형성하는 것, 및 포토 레지스트막에 제1 개구부들(OP1)을 형성하는 것을 포함할 수 있다. 제1 개구부들(OP1)은 연결부(CN)의 상면, 커버부(CV)의 측벽 및 커버부(CV)의 상면의 일부를 노출시킬 수 있다. 커버부(CV)의 일부는 제1 개구부(OP1)와 중첩될 수 있다.
도 17a 및 17b를 참조하면, 제3 마스크막(MA3)을 식각 마스크로 이용하여 버퍼 희생막(BFL)을 식각할 수 있다. 버퍼 희생막(BFL)이 식각되어, 제1 개구부들(OP1)과 중첩되는 커버부들(CV)의 일부들이 제거될 수 있다. 버퍼 희생막(BFL)이 식각되어, 연결부들(CN)이 제거될 수 있다.
버퍼 희생막(BFL)의 연결부들(CN) 및 커버부들(CV)의 일부들이 제거되어, 제1 및 제2 트렌치들(TR1, TR2)이 확장될 수 있다. 확장된 제1 및 제2 트렌치들(TR1, TR2)을 통해 예비 선택막(pSE)의 상면이 노출될 수 있다. 버퍼 희생막(BFL)의 커버부들(CV)의 일부들이 제거됨에 따라, 커버부(CV)가 변형될 수 있다. 변형된 커버부(CV)의 폭은 예비 선택막(pSE) 및 적층체(STA)에 가까워질수록 커질 수 있다.
버퍼 희생막(BFL)의 식각 공정에서, 제1 개구부들(OP1)과 중첩되는 커버부들(CV)의 일부들은 식각 배리어의 역할을 할 수 있다. 이에 따라, 제3 마스크막(MA3)의 제1 개구부(OP1)의 제1 방향(D1)으로의 폭이 상대적으로 크더라도, 확장된 제1 및 제2 트렌치들(TR1, TR2)의 제1 방향(D1)으로의 폭이 상대적으로 좁게 형성될 수 있다. 버퍼 희생막(BFL)이 식각된 후, 제3 마스크막(MA3)이 제거될 수 있다.
도 18a 및 18b를 참조하면, 제1 및 제2 트렌치들(TR1, TR2)을 통해 예비 선택막(pSE)을 식각할 수 있다. 예비 선택막(pSE)이 식각되어, 예비 선택 패턴들(pSP)로 분리될 수 있다. 예비 선택 패턴들(pSP) 사이에 제1 분리갭(DG1) 및 제2 분리갭(DG2)이 정의될 수 있다. 제1 및 제2 분리갭들(DG1, DG2)에 의해 예비 선택 패턴들(pSP)이 제1 방향(D1)으로 서로 이격될 수 있다. 각각의 예비 선택 패턴들(pSP)은 복수개의 선택 채널막들(SCL)을 둘러쌀 수 있다.
예비 선택막(pSE)이 식각된 후, 버퍼 희생막(BFL)의 커버부들(CV)이 제거될 수 있다. 버퍼 희생막(BFL)의 커버부들(CV)이 제거되어, 예비 선택 패턴(pSP)의 상면, 스페이서들(SPA)의 상면들 및 측벽들, 게이트 절연막들(GI)의 상면들 및 선택 채널막들(SCL)의 상면들 및 측벽들이 노출될 수 있다.
도 19를 참조하면, 예비 선택 패턴들(pSP)의 상면들 및 측벽들, 스페이서들(SPA)의 상면들 및 측벽들, 게이트 절연막들(GI)의 상면들 및 선택 채널막들(SCL)의 상면들 및 측벽들을 덮는 확산 금속막(DML)을 형성할 수 있다. 확산 금속막(DML)은 예비 선택 패턴들(pSP)의 상면들 및 측벽들, 스페이서들(SPA)의 상면들 및 측벽들, 게이트 절연막들(GI)의 상면들 및 선택 채널막들(SCL)의 상면들 및 측벽들 상에 컨포멀하게 형성될 수 있다.
확산 금속막(DML)은 금속 물질을 포함할 수 있다. 일 예로, 확산 금속막(DML)은 니켈 플래티넘을 포함할 수 있다. 일 예로, 확산 금속막(DML)이 포함하는 니켈 플래티넘의 조성은 NiPt일 수 있다. 확산 금속막(DML)은 선택 채널막(SCL) 및 예비 선택 패턴(pSP) 내로 확산될 수 있는 금속을 포함할 수 있다. 일 예로, 확산 금속막(DML)은 선택 채널막(SCL) 및 예비 선택 패턴(pSP) 내로 확산될 수 있는 니켈을 포함할 수 있다.
도 20a 및 20b를 참조하면, 선택 캐핑 패턴(SCP) 및 선택 패턴(SP)이 형성될 수 있다.
예비 선택 패턴(pSP)의 일부의 조성이 변하여, 제1 도전부(CO1) 및 제2 도전부(CO2)를 포함하는 선택 패턴(SP)이 형성될 수 있다. 예비 선택 패턴(pSP)의 확산 금속막(DML)에 인접하는 부분의 조성이 변하여, 선택 패턴(SP)의 제2 도전부(CO2)가 형성될 수 있다. 예비 선택 패턴(pSP)에서, 조성이 변하지 않는 부분이 제1 도전부(CO1)로 정의될 수 있다.
선택 채널막(SCL)의 일부의 조성이 변하여, 선택 캐핑 패턴(SCP)이 형성될 수 있다. 선택 채널막(SCL)의 확산 금속막(DML)에 인접하는 부분의 조성이 변하여, 선택 캐핑 패턴(SCP)이 형성될 수 있다.
선택 패턴(SP)의 제2 도전부(CO2) 및 선택 캐핑 패턴(SCP)은 열 공정에 의해 형성될 수 있다. 열 공정은 450℃ 이하의 온도에서 수행될 수 있다. 열 공정에 의해, 확산 금속막(DML)에 포함되는 금속이 선택 채널막(SCL) 및 예비 선택 패턴(pSP) 내로 확산될 수 있고, 선택 캐핑 패턴(SCP) 및 선택 패턴(SP)의 제2 도전부(CO2)가 형성될 수 있다. 일 예로, 확산 금속막(DML)이 포함하는 니켈이 열 공정에 의해 선택 채널막(SCL) 및 예비 선택 패턴(pSP) 내로 확산될 수 있다. 일 예로, 선택 채널막(SCL) 및 예비 선택 패턴(pSP) 내로 확산된 니켈은 선택 채널막(SCL) 및 예비 선택 패턴(pSP) 내의 실리콘과 결합할 수 있다.
선택 캐핑 패턴(SCP) 및 선택 패턴(SP)의 제2 도전부(CO2)는 니켈 실리사이드를 포함할 수 있다. 일 예로, 선택 캐핑 패턴(SCP) 및 선택 패턴(SP)의 제2 도전부(CO2)가 포함하는 니켈 실리사이드의 조성은 NiSi일 수 있다. 선택 캐핑 패턴(SCP)은 선택 채널막(SCL)과 오믹(ohmic) 컨택을 형성할 수 있다. 선택 패턴(SP)의 제2 도전부(CO2)는 제1 도전부(CO1)와 오믹(ohmic) 컨택을 형성할 수 있다.
스페이서(SPA)의 하면 및 게이트 절연막(GI)의 측벽에 접하는 예비 선택 패턴(pSP)의 일부는 조성이 변하지 않을 수 있고, 제1 도전부(CO1)의 돌출부(PT)로 정의될 수 있다.
선택 패턴(SP)들은 제1 및 제2 선택 패턴들(SP1, SP2)로 구분될 수 있다.
도 21을 참조하면, 금속 확산막(DML)이 제거될 수 있다. 금속 확산막(DML)이 제거되어, 선택 패턴들(SP)의 상면들 및 측벽들, 스페이서들(SPA)의 상면들 및 측벽들, 게이트 절연막들(GI)의 상면들 및 선택 캐핑 패턴들(SCP)의 상면들 및 측벽들이 노출될 수 있다.
도 22를 참조하면, 선택 패턴들(SP)의 상면들 및 측벽들, 스페이서들(SPA)의 상면들 및 측벽들, 게이트 절연막들(GI)의 상면들 및 선택 캐핑 패턴들(SCP)의 측벽들을 덮는 제2 절연막(120)을 형성할 수 있다. 제2 절연막(120)은 슬릿 구조체들(SLS)을 덮을 수 있다. 제2 절연막(120)은 제1 및 제2 분리갭들(DG1, DG2)을 채울 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(120)은 산화물을 포함할 수 있다.
제2 절연막(120) 상에 제3 절연막(130)을 형성할 수 있다. 제3 절연막(130)은 선택 캐핑 패턴들(SCP)을 덮을 수 있다. 제3 절연막(130)은 절연 물질을 포함할 수 있다. 일 예로, 제3 절연막(130)은 질화물을 포함할 수 있다.
제3 절연막(130) 상에 제4 절연막(140)을 형성할 수 있다. 제4 절연막(140)은 절연 물질을 포함할 수 있다. 일 예로, 제4 절연막(140)은 산화물을 포함할 수 있다.
이어서, 제3 절연막(130) 내에 비트라인 컨택들(BCT, 도 1b 및 1c 참조)을 형성할 수 있고, 제4 절연막(140) 내에 비트라인들(BL, 도 1b 및 1c 참조)을 형성할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 상대적으로 낮은 온도의 열 공정을 통해 선택 패턴(SP)의 제2 도전부(CO2) 및 선택 캐핑 패턴(SCP)을 형성할 수 있다. 이에 따라, 높은 열 공정에 따른 메모리 셀 및 선택 트랜지스터의 특성 변동이 방지될 수 있다.
도 23은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 23을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 본 발명의 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 24는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 24를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIP), 모바일 디램 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 15를 참조하여 설명한 것과 유사한 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
STA: 적층체
SCL: 선택 채널막
SCP: 선택 캐핑 패턴
SP: 선택 패턴

Claims (32)

  1. 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 셀 플러그;
    상기 셀 플러그와 연결되는 선택 플러그;
    상기 선택 플러그를 둘러싸는 선택 패턴을 포함하고,
    상기 선택 패턴은 제1 도전부 및 상기 제1 도전부의 측벽 및 상면을 덮는 제2 도전부를 포함하고,
    상기 도전 패턴들, 상기 제1 도전부 및 상기 제2 도전부는 서로 다른 물질을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 선택 플러그는 선택 채널막 및 상기 선택 채널막 상의 선택 캐핑 패턴을 포함하고,
    상기 선택 캡핑 패턴은 상기 제2 도전부와 동일한 물질을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 선택 플러그는 상기 선택 채널막 및 상기 선택 캐핑 패턴을 둘러싸는 게이트 절연막을 더 포함하고,
    상기 게이트 절연막은 상기 선택 패턴을 관통하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 선택 플러그는 상기 게이트 절연막을 둘러싸는 스페이서를 더 포함하고,
    상기 스페이서의 하면은 상기 선택 패턴의 상면에 접하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 도전부는 금속 실리사이드를 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 도전부는 폴리 실리콘을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 도전부는 상기 제2 도전부를 관통하는 돌출부를 포함하는 반도체 장치.
  8. 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 셀 플러그;
    상기 셀 플러그와 연결되는 선택 플러그;
    상기 선택 플러그를 둘러싸는 선택 패턴을 포함하고,
    상기 선택 패턴은 제1 도전부 및 상기 제1 도전부의 측벽 및 상면을 덮는 제2 도전부를 포함하고,
    상기 선택 플러그는 상기 셀 플러그와 연결되는 선택 채널막 및 상기 선택 채널막 상의 선택 캐핑 패턴을 포함하고,
    상기 제2 도전부 및 상기 선택 캐핑 패턴은 서로 동일한 물질을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 도전부, 상기 제2 도전부 및 상기 도전 패턴들은 서로 다른 물질을 포함하는 반도체 장치.
  10. 제8 항에 있어서,
    상기 셀 플러그는 셀 채널막 및 상기 셀 채널막 상의 셀 캐핑 패턴을 포함하고,
    상기 선택 채널막의 최하부는 상기 셀 캐핑 패턴 내에 배치되는 반도체 장치.
  11. 제8 항에 있어서,
    제2 도전부 및 상기 선택 캐핑 패턴은 금속 실리사이드를 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 셀 캐핑 패턴의 상면 및 상기 선택 채널막의 하면은 서로 접하고,
    상기 셀 캐핑 패턴의 상기 상면 및 상기 선택 채널막의 상기 하면은 굴곡진 반도체 장치.
  13. 제8 항에 있어서,
    상기 셀 플러그는 셀 채널막, 상기 셀 채널막을 둘러싸는 터널 절연막, 상기 터널 절연막을 둘러싸는 데이터 저장막, 상기 셀 채널막 상의 셀 캐핑 패턴 및 상기 데이터 저장막 및 상기 셀 캐핑 패턴을 둘러싸는 블로킹막을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 선택 채널막은 상기 셀 캐핑 패턴 및 상기 블로킹막에 접하는 반도체 장치.
  15. 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 셀 플러그;
    상기 셀 플러그와 연결되는 선택 플러그;
    상기 선택 플러그를 둘러싸는 선택 패턴을 포함하고,
    상기 선택 패턴은 제1 도전부 및 상기 제1 도전부의 측벽 및 상면을 덮는 제2 도전부를 포함하고,
    상기 제2 도전부는 금속 실리사이드를 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 선택 패턴을 덮는 제1 절연막을 더 포함하고,
    상기 제1 도전부는 상기 제2 도전부에 의해 상기 제1 절연막과 이격되는 반도체 장치.
  17. 제15 항에 있어서,
    상기 셀 플러그를 덮는 제2 절연막을 더 포함하고,
    상기 선택 플러그는 상기 제2 절연막을 관통하는 선택 채널막 및 상기 선택 채널막을 둘러싸는 게이트 절연막을 포함하고,
    상기 게이트 절연막의 하면은 상기 제2 절연막 내에 배치되는 반도체 장치.
  18. 제15 항에 있어서,
    상기 선택 플러그는 선택 채널막, 상기 선택 채널막 상의 선택 캐핑 패턴 및 상기 선택 채널막을 둘러싸는 게이트 절연막을 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 선택 캐핑 패턴의 하면의 레벨은 상기 게이트 절연막의 상면의 레벨보다 낮은 반도체 장치.
  20. 제19 항에 있어서,
    상기 게이트 절연막의 상기 상면의 레벨은 상기 선택 채널막의 상면의 레벨보다 높은 반도체 장치.
  21. 적층체를 형성하는 단계;
    상기 적층체를 관통하는 셀 채널막을 형성하는 단계;
    상기 셀 플러그와 전기적으로 연결되는 선택 채널막을 형성하는 단계;
    상기 선택 채널막을 둘러싸는 예비 선택 패턴을 형성하는 단계;
    상기 선택 채널막 및 상기 예비 선택 패턴을 덮는 확산 금속막을 형성하는 단계; 및
    상기 확산 금속막의 금속을 상기 선택 채널막 및 상기 예비 선택 패턴 내로 확산시키는 단계를 포함하는 반도체 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 금속은 니켈인 반도체 장치의 제조 방법.
  23. 제21 항에 있어서,
    상기 확산 금속막의 상기 금속을 상기 선택 채널막 및 상기 예비 선택 패턴 내로 확산시키는 단계는,
    상기 선택 채널막 내에 선택 캐핑 패턴을 형성하는 단계; 및
    상기 예비 선택 패턴 내에 제1 도전부를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 선택 캐핑 패턴 및 상기 제1 도전부는 동일한 물질을 포함하는 반도체 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 선택 캐핑 패턴 및 상기 제1 도전부는 금속 실리사이드를 포함하는 반도체 장치의 제조 방법.
  26. 제21 항에 있어서,
    상기 확산 금속막은 상기 예비 선택 패턴의 상면 및 측벽을 덮는 반도체 장치의 제조 방법.
  27. 적층체를 형성하는 단계;
    상기 적층체를 관통하는 셀 채널막을 형성하는 단계;
    상기 셀 채널막과 전기적으로 연결되는 선택 채널막을 형성하는 단계;
    상기 선택 채널막을 둘러싸는 예비 선택 패턴을 형성하는 단계;
    상기 예비 선택 패턴을 덮는 확산 금속막을 형성하는 단계; 및
    상기 확산 금속막의 금속을 상기 예비 선택 패턴 내로 확산시켜 선택 패턴을 형성하는 단계를 포함하고,
    상기 선택 패턴은 제1 도전부 및 상기 제1 도전부의 상면 및 측벽을 덮는 제2 도전부를 포함하고,
    상기 제2 도전부는 상기 확산 금속막의 상기 금속을 포함하는 반도체 장치의 제조 방법.
  28. 제27 항에 있어서,
    상기 확산 금속막을 형성하는 단계는,
    상기 확산 금속막으로 상기 선택 채널막을 덮는 단계를 포함하고,
    상기 확산 금속막의 상기 금속을 상기 선택 채널막 내로 확산시키는 단계를 더 포함하는 반도체 장치의 제조 방법.
  29. 제28 항에 있어서,
    상기 확산 금속막으로 상기 선택 채널막을 덮는 단계는,
    상기 확산 금속막으로 상기 선택 채널막의 상면 및 측벽을 덮는 단계를 포함하는 반도체 장치의 제조 방법.
  30. 제27 항에 있어서,
    상기 제1 도전부는 폴리 실리콘을 포함하고,
    상기 제2 도전부는 금속 실리사이드를 포함하는 반도체 장치의 제조 방법.
  31. 제27 항에 있어서,
    상기 예비 선택 패턴을 형성하는 단계는,
    예비 선택막을 형성하는 단계;
    상기 예비 선택막을 덮는 버퍼 희생막을 형성하는 단계, 상기 버퍼 희생막은 상기 선택 채널막을 덮는 커버부들 및 상기 커버부들을 연결하는 연결부를 포함하고, 상기 커버부들의 측벽들 및 상기 연결부의 상면에 의해 제1 트렌치가 정의되고; 및
    상기 제1 트렌치를 통해 상기 예비 선택막을 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  32. 제27 항에 있어서,
    상기 예비 선택막을 식각하는 단계는,
    상기 버퍼 희생막 상에 마스크막을 형성하는 단계, 상기 마스크막은 상기 제1 트렌치를 노출시키는 제1 개구를 포함하고;
    상기 마스크막을 식각 마스크로 이용하여 상기 버퍼 희생막을 식각하여 상기 제1 트렌치를 확장시키는 단계; 및
    확장된 상기 제1 트렌치를 통해 상기 예비 선택막을 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
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