CN113707611A - 存储器的形成方法及存储器 - Google Patents
存储器的形成方法及存储器 Download PDFInfo
- Publication number
- CN113707611A CN113707611A CN202010440404.8A CN202010440404A CN113707611A CN 113707611 A CN113707611 A CN 113707611A CN 202010440404 A CN202010440404 A CN 202010440404A CN 113707611 A CN113707611 A CN 113707611A
- Authority
- CN
- China
- Prior art keywords
- layer
- bit line
- top surface
- protective layer
- capacitor contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 65
- 239000010410 layer Substances 0.000 claims abstract description 319
- 239000003990 capacitor Substances 0.000 claims abstract description 132
- 239000011241 protective layer Substances 0.000 claims abstract description 118
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims description 56
- 238000002161 passivation Methods 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 20
- 238000007789 sealing Methods 0.000 claims description 16
- 230000001681 protective effect Effects 0.000 claims description 10
- 238000003475 lamination Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000011049 filling Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明实施方式提供一种存储器的形成方法及存储器，存储器的形成方法，包括：提供基底，基底上形成有位线结构以及第一保护层；形成介质层填充相邻位线结构之间的间隙；形成第二保护层覆盖第一保护层顶部表面和介质层的顶部表面；在垂直于位线结构延伸的方向上，去除部分介质层以及部分第二保护层，形成电容接触孔，且在垂直于位线结构延伸的方向上，暴露出位于相邻电容接触孔之间的第一保护层；形成导电层填充电容接触孔并覆盖暴露出的第一保护层的顶部表面，且导电层顶部表面与第二保护层顶部表面齐平；刻蚀部分导电层形成分立的电容接触结构。
Description
技术领域
本发明涉及半导体领域，特别涉及一种存储器的形成方法及存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory,DRAM)的制造方法中主要涉及存储阵列区中的存储节点接触(Storage Node Contact)、电容与电容接触垫(landingpad)之间的连接层以及电容接触结构之间的隔离结构的制造。
随着半导体集成电路器件技术的不断发展，如何优化工艺流程可以有效的提高存储器的生产效率和降低存储器生产运营成本变得至关重要。存储器制程技术集成到20nm以下，半导体制程工艺集成度增加，缩小元件尺寸的难度越来越大。
尤其在存储器的阵列区的制程工艺过程中，各器件的工艺流程需要克服一系列的工艺难题以及工艺流程衔接时可避免的一些问题，是当前亟待解决的问题。
发明内容
本发明实施方式提供一种存储器的形成方法及存储器，简化了目前存储器的制程工艺，进而提高存储器的生产效率和降低存储器生产运营成本。
为解决上述技术问题，本发明实施方式提供了一种存储器的形成方法，包括：提供基底，基底上形成有位线结构以及位于位线结构顶部表面的第一保护层；形成介质层填充相邻位线结构之间的间隙，介质层的顶部表面与第一保护层顶部表面齐平；形成第二保护层覆盖第一保护层顶部表面和介质层的顶部表面；在垂直于位线结构延伸的方向上，去除部分介质层以及部分第二保护层，形成电容接触孔，且在垂直于位线结构延伸的方向上，暴露出位于相邻电容接触孔之间的第一保护层；形成导电层填充电容接触孔并覆盖暴露出的第一保护层的顶部表面，且导电层顶部表面与第二保护层顶部表面齐平；刻蚀部分导电层形成分立的电容接触结构。
本发明实施方式通过调整存储器的制程工艺的流程，在形成位线叠层时，在位线叠层顶部形成第一保护层，在后续的制程工艺中于第一保护层顶部形成第二保护层；巧妙的在位线结构顶部形成高低层次交错的保护层，这不仅有利于降低蚀刻过程中对位线结构的损耗；并且利用存在高低层次交错的保护层形成的顶层架构，经过一步刻蚀，巧妙的形成电容与电容接触结构之间的连接层。简化了目前存储器的制程工艺的流程，进而提高存储器的生产效率和降低存储器生产运营成本。
另外，刻蚀部分导电层形成分立的电容接触结构，包括：在导电层以及第二保护层的顶部表面形成接触掩膜层；接触掩膜层于预设方向上暴露出预设宽度的导电层以及第二保护层，且于垂直于预设方向上，接触掩膜层与被暴露出的导电层以及第二保护层交替排布；预设方向与位线结构延伸的方向夹角为α，α大于0°且α不等于90°刻蚀被暴露出的导电层，直至暴露出部分第一保护层的顶部表面；去除接触掩膜层，剩余导电层作为电容接触结构。
另外，基底上形成有位线结构以及位于位线结构顶部表面的第一保护层，包括：在基底上形成位线叠层，在位线叠层顶部形成第一保护膜；在第一保护膜顶部表面形成已图案化的位线掩膜层，以位线掩膜层为掩膜，刻蚀第一保护膜以及位线叠层，形成位线结构以及位于位线结构顶部表面的第一保护层；去除位线掩膜层。
另外，在垂直于位线结构延伸的方向上，去除部分介质层以及部分第二保护层，形成电容接触孔，包括：在第二保护层顶部表面形成介质掩膜层；以介质掩膜层为掩膜，在垂直于位线结构延伸的方向上，刻蚀部分第二保护层直至暴露出部分第一保护层以及部分介质层的顶部表面；去除被暴露出的部分介质层，形成电容接触孔。
另外，在形成电容接触孔之后，且在形成导电层填充电容接触孔之前，包括：在基底上形成隔离膜，隔离膜覆盖第二保护层和被暴露出的第一保护层，以及电容接触孔侧壁和底部；去除位于第二保护层顶部表面、被暴露出的第一保护层顶部表面以及电容接触孔底部的隔离膜，形成位于电容接触孔侧壁的隔离层。通过形成介质层与后续形成的电容接触结构之间的隔离层，降低后续形成的电容接触结构间的寄生电容。
另外，导电层包括第一导电层和第二导电层，第一导电层与第二导电层的材料不相同，且第二导电层顶部表面与第二保护层顶部表面齐平，且于垂直于位线结构延伸的方向上，第二导电层还覆盖的顶部表面。
另外，形成导电层填充电容接触孔，包括：在电容接触孔中形成第一导电层，第一导电层顶部表面低于第一保护层顶部表面；在第一导电层顶部表面、第一保护层顶部表面以及第二保护层顶部表面形成顶部导电膜；刻蚀顶部导电膜，形成第二导电层。
另外，在形成分立的电容接触结构之后，包括：形成位于第二保护层顶部表面的隔离掩膜层；以隔离掩膜层为掩膜，于位线结构延伸的方向上，图案化位于电容接触结构顶部的第二保护层，暴露出位于电容接触结构之间的介质层；去除位于电容接触结构之间的介质层，形成空气间隙；形成封口层，封口层密封空气间隙的顶部。通过在第一保护层和第二保护层上定位去除电容接触结构之间的介质层，形成空气间隙，以减小电容接触结构之间的介电常数，从而降低电容接触结构之间的寄生电容，并且空气间隙对存储器集成度的缩小至关重要。
本发明实施方式还提供了一种存储器，包括：基底，以及位于基底上的位线结构；第一保护层，位于位线结构的顶部表面；位于位线结构之间的电容接触结构以及隔离结构，在位线结构延伸的方向上，电容接触结构与隔离结构交替排布；第二保护层，位于相邻位线结构之间的第一保护层以及隔离结构的顶部表面，第二保护层的延伸方向垂直于位线结构延伸的方向；电容接触结构的顶部具有凸起，且所述凸起在预设方向上间隔延伸，凸起还位于部分第一保护层的顶部表面，预设方向与位线结构延伸的方向夹角为α，α大于0°且α不等于90°。
另外，存储器还包括：隔离层，隔离层位于隔离结构侧壁。通过隔离结构与电容接触结构之间的隔离层，降低电容接触结构间的寄生电容。
另外，隔离结构包括介质层或空气间隙。通过介质层作为隔离结构，由于介质层是在填充位线结构之间的间隙时形成，无需额外进行制程流程，从而提高存储器的生产效率；采用空气间隙作为隔离结构，能有效的减小电容接触结构之间的介电常数，降低电容接触结构之间的寄生电容，从而提高存储器的性能。
相比于现有技术而言，形成的电容接触结构的顶部部分位于第一保护层的顶部表面，改变了原有电容接触结构的排布方式，使得后续形成的电容与电容接触结构之间的连接变得简单，从而改善了目前存储器的制程工艺的流程，进而提高存储器的生产效率和降低存储器生产运营成本。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1至图2为本发明实施例中位线结构以及第一保护层的形成示意图；
图3至图5为本发明实施例中介质层以及第二保护层的形成示意图；
图6至图8为本发明实施例中电容接触孔的形成示意图；
图9至图14为本发明实施例中导电层的形成示意图；
图15至图17为本发明实施例中电容接触结构的形成示意图；
图18至图19为本发明实施例中空气间隙的形成示意图。
具体实施方式
目前，存储器的制造流程较为复杂，严重影响了存储器的生产效率和降低存储器生产运营成本。
为解决上述问题，本发明第一实施例提供了一种存储器的形成方法，包括：提供基底，基底上形成有位线结构以及位于位线结构顶部表面的第一保护层；形成介质层填充相邻位线结构之间的间隙，介质层的顶部表面与第一保护层顶部表面齐平；形成第二保护层覆盖第一保护层顶部表面和介质层的顶部表面；在垂直于位线结构延伸的方向上，去除部分介质层以及部分第二保护层，形成电容接触孔，且在垂直于位线结构延伸的方向上，暴露出位于相邻电容接触孔之间的第一保护层；形成导电层填充电容接触孔并覆盖被暴露出的第一保护层顶部表面，且导电层顶部表面与第二保护层顶部表面齐平；刻蚀部分导电层形成分立的电容接触结构。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
下面结合图1至图19对本实施例的存储器的形成方法进行具体说明。
参考图1至图2，图1和图2为垂直于位线结构延伸的方向上的剖面示意图，提供基底10，基底10上形成有位线结构15以及位于位线结构15顶部表面的第一保护层12。
具体地，参考图1，提供基底10，基底10包括阵列区以及外围区，且基底10内包括埋入式字线、浅沟槽隔离结构、有源区等结构。
在基底10上形成位线叠层11，位线叠层11包括在基底10上堆叠形成的位线接触层111、底层介质层112、金属层113和顶层介质层。
在基底10上形成位线叠层11的工艺流程，具体包括：在基底10上形成与基底10中的有源区相连，且分立的位线接触层111；在基底10上形成填充位线接触层111之间空隙的底层介质层112，底层介质层112的顶部表面与位线接触层111的顶部表面齐平；在底层介质层112顶部表面以及位线接触层111顶部表面形成金属层113；在金属层113顶部表面形成顶层介质层114。
其中，位线接触层111的材料包括钨或多晶硅，底层介质层112和顶层介质层114的材料包括氮化硅、二氧化硅或氮氧化硅，金属层113由一种导电材料或者多种导电材料形成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等。
在位线叠层11顶部形成第一保护膜115。第一保护膜115用于保护位线结构在后续的刻蚀工艺中不被刻蚀。在本实施例中，第一保护膜115的材料为氮氧化硅；在其他实施例中，第一保护膜的材料采用绝缘材料形成，例如氮化硅或氧化硅等材料。
在第一保护膜115顶部表面形成已图案化的位线掩膜层13。需要说明的是，图1中的位线掩膜层13以单层结构为例进行举例说明，本领域技术人员清楚，在实际的刻蚀工艺中，位线掩膜层13也可以为叠层结构。
参考图2，以位线掩膜层13为掩膜，刻蚀第一保护膜115以及位线叠层11，形成位线结构15以及位线结构15顶部表面的第一保护层12，并去除位线掩膜层15。
需要说明的是，在同一位线结构的截面上，相邻的位线结构15只有其中一个通过位线接触层111与基底10中的有源区相连，附图2中给出的是左边的位线结构15与右边的位线结构15通过位线接触层111与基底10中的有源区相连，在其他的截面附图中可能仅为中间的位线结构15通过位线接触层111与基底10中的有源区相连。
参考图3至图5，图3和图4为平行于位线结构延伸的方向上的剖面示意图，图5为存储器立体结构示意图，形成填充相邻位线结构15之间的间隙的介质层16，介质层16的顶部表面与第一保护层12顶部表面齐平，在第一保护层12顶部表面和介质层16顶部表面形成第二保护层17。
具体地，参考图3，形成填充相邻位线结构之间的间隙，且覆盖位线结构15的介质膜(未图示)，刻蚀介质膜(未图示)形成介质层16。
在本实施例中，介质层16的材料为氧化硅，在其他实施例中，介质层16的材料采用其他绝缘材料形成，例如氮化硅或氮氧化硅等材料。
另外，在本实施例中，介质膜(未图示)采用旋转涂覆工艺形成，采用旋转涂覆的方式形成的介质膜(未图示)具有填充性好的优点。
参考图4，在第一保护层12顶部表面和介质层16顶部表面形成第二保护层17。
在本实施例中，第二保护层17的材料与第一保护层12的材料相同；在其他实施例中，第二保护层的材料可以与第一保护层的材料不相同。
第一保护层12与第二保护层17一同构成的顶层架构，在后续形成电容接触结构的过程中，有效地改善了电容接触结构顶部的排布方式，使得电容接触结构直接与后续需要形成的电容的下电极板相连，有效地改善了存储器的形成工艺。需要说明的是，本发明实施例并不对第一保护层12和第二保护层17的厚度进行限定，第一保护层12和第二保护层17的厚度可根据具体的工艺需求进行设定。
第二保护层17形成完成后，此时的存储器的空间结构如图5所示。
参考图6至图8，图6和图7为平行于位线结构延伸的方向上的剖面示意图，图8为存储器立体结构示意图，在垂直于位线结构15延伸的方向上，去除部分介质层16以及部分第二保护层17，形成电容接触孔18，且在垂直于位线结构15延伸的方向上，暴露出位于相邻电容接触孔18之间的第一保护层12。
具体地，参考图6，在第二保护层17顶部表面形成介质掩膜层19。
需要说明的是，图6中的介质掩膜层19以一层为例进行举例说明，本领域技术人员清楚，在实际的刻蚀工艺中，介质掩膜层19可以为叠层结构。
参考图7，以介质掩膜层19为掩膜，在垂直于位线结构15延伸的方向上，刻蚀第二保护层17直至暴露出部分第一保护层12以及部分介质层16，去除暴露出的部分介质层16形成电容接触孔18。
此时形成的存储器的立体结构示意图参考图8。
参考图9，在本实施例中，在形成电容接触孔18之后，且在形成导电层填充所述电容接触孔18之前，还包括：在基底10上形成隔离膜(未图示)，隔离膜(未图示)位于第二保护层17和第一保护层12的顶部表面，以及电容接触孔18侧壁和底部的基底10表面。
具体地，采用原子层沉积的方式形成隔离膜(未图示)，原子层沉积具有沉积速率慢，沉积形成的膜层致密性高和阶梯覆盖率好等特点；如此，能够使得隔离膜(未图示)能够在厚度较薄的条件下进行有效地隔离保护，避免隔离膜(未图示)占据相邻位线结构15之间较小的空间。
去除位于第二保护层17顶部表面、第一保护层12顶部表面以及基底10表面的隔离膜(未图示)，形成位于电容接触孔18侧壁的隔离层30。
在去除基底10表面的隔离膜(未图示)的过程中，需要刻蚀掉部分基底10，直至暴露出基底10中有源区的表面，以便于后续形成的导电层的底部与有源区相连。
需要说明的是，后续的附图中仅在平行于位线结构的剖面示意图中给出了隔离层30，在具体的立体结构图中，为了本领域技术人员可以直观的看出顶部形貌的差异，并没有给出隔离层30的结构示意，本领域技术人员应该知晓，在本发明的立体结构示意图中应该包括隔离层30。
参考图10～图14，图10至图12为平行于位线结构延伸的方向上的剖面示意图，图13为存储器立体结构示意图，图14为存储器的俯视示意图，填充电容接触孔18形成导电层，导电层顶部表面与第二保护层17顶部表面齐平，且于垂直于位线结构15方向上，导电层还覆盖由剩余第二保护层17暴露出的第一保护层12的顶部表面，导电层用于后续形成电容接触结构。
在本实施例中，导电层包括第一导电层31和第二导电层33，第一导电层31与第二导电层33的材料不相同，且第二导电层33顶部表面与第二保护层17顶部包面齐平，且于垂直于位线结构15延伸的方向上，第二导电层15覆盖第一保护层12的顶部表面。
其中，第一导电层31的材料为半导体导电材料，例如多晶硅等材料；顶部导电材料为金属导电材料，例如钨、银等电阻率较小的金属材料。需要说明的是，本实施例中导电层以两层的方式进行举例说明，并不构成对本实施例的限定，在其他实施例中，导电层也可以仅为单层结构。以下结合附图对导电层的形成步骤进行说明：
参考图10，在电容接触孔18中形成第一导电层31，第一导电层31顶部表面的高度低于第一保护层12顶部表面的高度。
参考图11，在第一导电层31顶部表面、第一保护层12顶部表面和第二保护层17顶部表面形成顶部导电膜32。
具体地，在本实施例中，顶部导电膜32采用旋转涂覆工艺形成，采用旋转涂覆的方式形成的顶部导电膜(未图示)具有填充性好的优点。
参考图12，刻蚀顶部导电膜32形成第二导电层33。
在本实施例中，刻蚀顶部导电膜32形成第二导电层33采用化学机械研磨的方式。采用化学机械研磨的方式将顶部导电膜32顶部表面进行平坦化处理，化学机械研磨相对于刻蚀工艺具有较高的去除速率，有利于缩短工艺周期。
此时形成的存储器的立体结构示意图参考图13，其顶部形貌的俯视图参考图14。
参考图8，电容接触孔呈四方排布，用于后续填充形成电容接触结构，在平行于位线结构15延伸的方向上，电容接触孔与介质层16交替排布；在垂直于位线结构15延伸的方向上，电容接触孔与位线结构15交替排布，此时从存储器的顶部来看，电容接触孔呈四方排布。电容接触孔与电容的下电极之间的排布方式不同，通常需要额外形成一层错位接触垫，以使电容的下电极板与电容接触结构相连，工艺复杂且进度缓慢。
本发明实施例通过第一保护层12和第二保护层17存在高度差的架构，刻蚀形成的电容接触结构，改变了电容接触结构顶部的排布方式，参考图8以及图13，由于第一保护层12和第二保护层17的高度差，形成的导电层用于填充电容接触孔以及第一保护层12的顶部表面，在垂直于位线结构15延伸的方向上，相邻填充电容接触孔的导电层通过第一保护层12的顶部表面相连。结合图16在预设方向上形成的接触掩膜层40，以所述接触掩膜层40作为掩膜刻蚀形成的电容接触结构的顶部形貌参考图17，被刻蚀的导电层41顶部表面与第一保护层12顶部表面齐平，未被刻蚀的导电层42顶部表面与第二保护层17齐平。相比于现有技术，原本在垂直于位线结构15延伸的方向上与位线结构15交替排布的电容接触结构此时顶部部分位于第一保护层12的顶部表面，且预设方向与位线结构15延伸的方向存在一定夹角，从而改变了电容接触结构顶部的排布方式，更加接近于与后续需要形成的电容的最小六方的排布方式，从而优化空间利用率，让后续形成的电容尺寸更大，而且，还省去了制作错位接触电的这一工艺步骤，极大的优化了存储器的形成方法。
参考图15至图17，图15为平行于位线结构延伸的方向上的剖面示意图，图16和图17为存储器的俯视示意图，刻蚀部分导电层34形成分离的电容接触结构。
参考图15及图16，在导电层34以及第二保护层17的顶部表面形成接触掩膜层40；接触掩膜层40于预设方向上暴露出预设宽度的导电层34以及第二保护层17，且于垂直于所述预设方向上，所述接触掩膜层40与所述暴露出的所述导电层34以及所述第二保护层17交替排布；所述预设方向(参考图17中的虚线22)与所述位线结构15延伸的方向夹角为α，α大于0°且α不等于90°基于预设方向上，刻蚀暴露出的导电层34，直至暴露出部分所述第一保护层12；去除接触掩膜层40，剩余的导电层作为所述电容接触结构。
具体地，预设方向为与位线结构15延伸的方向存在一定的夹角α(α大于0°且α不等于90°)，刻蚀接触掩膜层40暴露出的导电层34，直至暴露出第一保护层12，去除接触掩膜层40，此时被刻蚀的剩余导电层41(图中的点填充部分)的高度与第一保护层12的高度一致，未被刻蚀的剩余导电层42的高度与第二保护层17的高度一致。
此时，从俯视图上看，暴露出第一保护层12的位置，被刻蚀的剩余导电层41与未被刻蚀的剩余导电层42没有电连接；而在没有暴露出第二保护层12的位置，被刻蚀的剩余导电层41与未被刻蚀的剩余导电层42有电连接。即导电层通过暴露出的第一保护层12的位置相互分离，形成分立的电容接触结构(未被第一保护层12分离的被刻蚀的剩余导电层41以及未被刻蚀的剩余导电层42)，改变了电容接触结构顶部原本与电容接触孔保持一致的四方排布的方式，与后续形成的电容下电极板直接相连，省去了制作错位接触垫的这一工艺步骤，极大的优化了存储器的形成方法。
另外，参考图18及图19，在本实施例中，形成分立的电容接触结构之后，还包括：去除介质层16形成空气间隙50。通过在第一保护层12和第二保护层17上定位去除电容接触结构之间的介质层16，形成空气间隙，以减小电容接触结构之间的介电常数，从而降低电容接触结构之间的寄生电容，并且空气间隙对存储器集成度的缩小至关重要。
具体地，参考图18，形成位于所述第二保护层17顶部表面的隔离掩膜层(未图示)，基于隔离掩膜层(未图示)，在平行于位线结构15方向上，图案化并去除位于电容结构顶部的第二保护层17，暴露出位于电容接触结构之间的介质层16，去除位于电容接触结构之间的介质层16，形成空气间隙50。
参考图19，形成封口层51，封口层51密封空气间隙50的顶部。
采用快速封口工艺形成封口层51，封口层51对空气间隙50进行封口处理，以形成空气间隙隔离结构，极大的改善电容接触结构之间的寄生电容，使得形成的存储器的结构性能更为优异。
具体地，采用快速封口工艺的方式形成封口层51，具有快速沉积的作用，形成的封口层51用于对空气间隙50的顶部进行封口，以形成空气隔离结构。在本实施例中，封口层51的材料为氮化硅，在其他实施例中，封口层的材料为绝缘的半导体材料，例如氮氧化硅或氧化硅等。
综上所述，本发明实施例通过调整存储器的制程工艺的流程，在形成位线叠层时，在位线叠层顶部形成第一保护层，在后续的制程工艺中于第一保护层顶部形成第二保护层；巧妙的在位线结构顶部形成高低层次交错的保护层，这不仅有利于降低蚀刻过程中对位线结构的损耗；并且利用存在高低层次交错的保护层形成的顶层架构，经过一步刻蚀，巧妙的形成电容与电容接触结构之间的连接层。简化了目前存储器的制程工艺的流程，进而提高存储器的生产效率和降低存储器生产运营成本。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
本发明第二实施例涉及一种存储器，该存储器可采用上述的形成方法形成。
参考图2、图12以及图17，以下将结合附图对本实施例提供的存储器进行详细说明，与第一实施例相同或相应的部分，以下将不做详细赘述。
存储器，包括：基底10，以及位于基底10上的位线结构15；第一保护层12，位于位线结构15的顶部表面；位于位线结构15之间的电容接触结构以及隔离结构，在位线结构15延伸的方向上，电容接触结构与隔离结构交替排布；第二保护层17，位于相邻位线结构15之间的第一保护层12以及隔离结构的顶部表面，第二保护层17的延伸方向垂直于位线结构15延伸的方向；电容接触结构的顶部具有凸起，且凸起在预设方向上间隔延伸，凸起还位于部分第一保护层12的顶部表面，预设方向与位线结构15延伸的方向夹角为α，α大于0°且α不等于90°。
具体地，基底10包括阵列区以及外围区，且基底10内包括埋入式字线、浅沟槽隔离结构、有源区等结构。
参考图2，位线结构15包括在基底10上依次堆叠的位线接触层111或者底层基质层112、金属层113和顶层介质层114；其中，位线接触层111的材料包括钨或多晶硅，底层介质层112和顶层介质层114的材料包括氮化硅、二氧化硅或氮氧化硅，金属层113由一种导电材料或者多种导电材料形成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等。
第一保护层112用于保护位线结构在后续的刻蚀工艺中被刻蚀。在本实施例中，第一保护层112的材料为氮氧化硅；在其他实施例中，第一保护层的材料采用绝缘材料形成，例如氮化硅或氧化硅等材料。
需要说明的是，在同一位线结构的截面上，相邻的位线结构15只有其中一个通过位线接触层111与基底10中的有源区相连。
相应的，隔离结构包括介质层或空气间隙。参考图12，在本实施例中，电容接触结构之间的隔离结构为介质层16。介质层16的材料为氧化硅，在其他实施例中，介质层16的材料采用绝缘材料形成，例如氮化硅或氮氧化硅等材料。
第二保护层17，位于垂直于位线结构15延伸的方向上，相邻位线结构之间的第一保护层12以及隔离结构的顶部表面；在本实施例中，第二保护层17的材料与第一保护层12的材料相同；在其他实施例中，第二保护层的材料采用绝缘材料形成，例如氮化硅或氧化硅等材料。
第一保护层12与第二保护层17一同构成的顶层架构，在后续形成电容接触结构的过程中，有效地改善了电容接触结构的排布方式，直接与后续需要形成的电容的下电极板相连，有效地改善了存储器的形成工艺。需要说明的是，本发明实施例并不对第一保护层12和第二保护层17的厚度进行限定，第一保护层12和第二保护层17的厚度可根据具体的工艺需求进行设定。
位于位线结构15之间的电容接触结构与隔离结构，在位线结构延伸的方向上，所述电容接触结构与隔离结构交替排布；且沿预设方向上，电容接触结构具有凸起，凸起还位于部分所述第一保护层的顶部表面，所述预设方向与位线结构15延伸的方向夹角为α，α大于0°且α不等于90°。其中，电容接触结构的底部与基底10中的有源区相连。
参考图17，从俯视图上看，暴露出第一保护层12的位置，被刻蚀的剩余导电层41与未被刻蚀的剩余导电层42(即电容接触结构顶部的凸起)没有电连接；而在没有暴露出第二保护层12的位置，被刻蚀的剩余导电层41与未被刻蚀的剩余导电层42(即电容接触结构顶部的凸起)有电连接。即导电层通过暴露出的第一保护层12的位置相互分离，形成分立的电容接触结构(未被第一保护层12分离的被刻蚀的剩余导电层41以及未被刻蚀的剩余导电层42)，改变了电容接触结构原本四方排布的方式，与后续形成的电容下电极板直接相连，省去了制作错位接触电的这一工艺步骤，极大的改善了存储器的形成方法。
另外，参考图9，在其他实施例中，存储器还包括隔离层，隔离层位于隔离结构的侧壁。
另外，参考图19，在其他实施例中，电容接触结构之间的隔离结构为空气间隙。
与现有技术相比，形成的电容接触结构的顶部部分位于第一保护层的顶部表面，改变了原有电容接触结构的排布方式，使得后续形成的电容与电容接触结构之间的连接变得简单，从而改善了目前存储器的制程工艺的流程，进而提高存储器的生产效率和降低存储器生产运营成本。
由于第一实施例与本实施例相互对应，因此本实施例可与第一实施例互相配合实施。第一实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例中。
本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
Claims (11)
1.一种存储器的形成方法，其特征在于，包括：
提供基底，所述基底上形成有位线结构以及位于所述位线结构顶部表面的第一保护层；
形成介质层填充相邻所述位线结构之间的间隙，所述介质层的顶部表面与所述第一保护层顶部表面齐平；
形成第二保护层覆盖所述第一保护层顶部表面和所述介质层的顶部表面；
在垂直于所述位线结构延伸的方向上，去除部分所述介质层以及部分所述第二保护层，形成电容接触孔，且在垂直于所述位线结构延伸的方向上，暴露出位于相邻所述电容接触孔之间的所述第一保护层；
形成导电层填充所述电容接触孔并覆盖被暴露出的所述第一保护层的顶部表面，且所述导电层顶部表面与所述第二保护层顶部表面齐平；
刻蚀部分所述导电层形成分立的电容接触结构。
2.根据权利要求1所述的存储器的形成方法，其特征在于，所述刻蚀部分所述导电层形成分立的电容接触结构，包括：
在所述导电层以及所述第二保护层的顶部表面形成接触掩膜层；
所述接触掩膜层于预设方向上暴露出预设宽度的所述导电层以及所述第二保护层，且于垂直于所述预设方向上，所述接触掩膜层与被暴露出的所述导电层以及所述第二保护层交替排布；所述预设方向与所述位线结构延伸的方向夹角为α，α大于0°且α不等于90°
刻蚀被暴露出的所述导电层，直至暴露出部分所述第一保护层的顶部表面；
去除所述接触掩膜层，剩余所述导电层作为所述电容接触结构。
3.根据权利要求1所述的存储器的形成方法，其特征在于，所述基底上形成有位线结构以及位于所述位线结构顶部表面的第一保护层，包括：
在所述基底上形成位线叠层，在所述位线叠层顶部形成第一保护膜；
在所述第一保护膜顶部表面形成已图案化的位线掩膜层，以所述位线掩膜层为掩膜，刻蚀所述第一保护膜以及所述位线叠层，形成所述位线结构以及位于所述位线结构顶部表面的第一保护层；
去除所述位线掩膜层。
4.根据权利要求1所述的存储器的形成方法，其特征在于，所述在垂直于所述位线结构延伸的方向上，去除部分所述介质层以及部分所述第二保护层，形成电容接触孔，包括：
在所述第二保护层顶部表面形成介质掩膜层；
以所述介质掩膜层为掩膜，在垂直于所述位线结构延伸的方向上，刻蚀部分所述第二保护层直至暴露出部分所述第一保护层以及部分所述介质层的顶部表面；
去除被暴露出的部分所述介质层，形成所述电容接触孔。
5.根据权利要求1所述的存储器的形成方法，其特征在于，在形成所述电容接触孔之后，且在形成所述导电层填充所述电容接触孔之前，包括：
在所述基底上形成隔离膜，所述隔离膜覆盖所述第二保护层和被暴露出的所述第一保护层，以及所述电容接触孔侧壁和底部；
去除位于所述第二保护层顶部表面、被暴露出的所述第一保护层顶部表面以及所述电容接触孔底部的所述隔离膜，形成位于所述电容接触孔侧壁的隔离层。
6.根据权利要求1所述的存储器的形成方法，其特征在于，所述导电层包括第一导电层和第二导电层，所述第一导电层与所述第二导电层的材料不相同，且所述第二导电层顶部表面与所述第二保护层顶部表面齐平，且于所述垂直于所述位线结构延伸的方向上，所述第二导电层还覆盖所述第一保护层的顶部表面。
7.根据权利要求6所述的存储器的形成方法，其特征在于，所述形成导电层填充所述电容接触孔，包括：
在所述电容接触孔中形成所述第一导电层，所述第一导电层顶部表面低于所述第一保护层顶部表面；
在所述第一导电层顶部表面、所述第一保护层顶部表面以及所述第二保护层顶部表面形成顶部导电膜；
刻蚀所述顶部导电膜，形成所述第二导电层。
8.根据权利要求1所述的存储器的形成方法，其特征在于，在所述形成分立的电容接触结构之后，包括：
形成位于所述第二保护层顶部表面的隔离掩膜层；
以所述隔离掩膜层为掩膜，于位线结构延伸的方向上，图案化位于所述电容接触结构顶部的所述第二保护层，暴露出位于所述电容接触结构之间的所述介质层；
去除位于所述电容接触结构之间的所述介质层，形成空气间隙；
形成封口层，所述封口层密封所述空气间隙的顶部。
9.一种存储器，其特征在于，包括：
基底，以及位于所述基底上的位线结构；
第一保护层，位于所述位线结构的顶部表面；
位于所述位线结构之间的电容接触结构以及隔离结构，在位线结构延伸的方向上，所述电容接触结构与所述隔离结构交替排布；
第二保护层，位于相邻所述位线结构之间的所述第一保护层以及所述隔离结构的顶部表面，所述第二保护层的延伸方向垂直于所述位线结构延伸的方向；
所述电容接触结构的顶部具有凸起，所述凸起在预设方向上间隔延伸，所述凸起还位于部分所述第一保护层的顶部表面，所述预设方向与所述位线结构延伸的方向夹角为α，α大于0°且α不等于90°。
10.根据权利要求9所述的存储器，其特征在于，所述存储器还包括：隔离层，所述隔离层位于所述隔离结构侧壁。
11.根据权利要求10所述的存储器，其特征在于，所述隔离结构包括介质层或空气间隙。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010440404.8A CN113707611B (zh) | 2020-05-22 | 2020-05-22 | 存储器的形成方法及存储器 |
| PCT/CN2021/091113 WO2021233111A1 (zh) | 2020-05-22 | 2021-04-29 | 存储器的形成方法及存储器 |
| US17/455,518 US11856749B2 (en) | 2020-05-22 | 2021-11-18 | Memory and method for forming memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010440404.8A CN113707611B (zh) | 2020-05-22 | 2020-05-22 | 存储器的形成方法及存储器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113707611A true CN113707611A (zh) | 2021-11-26 |
| CN113707611B CN113707611B (zh) | 2023-09-22 |
Family
ID=78646166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010440404.8A Active CN113707611B (zh) | 2020-05-22 | 2020-05-22 | 存储器的形成方法及存储器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11856749B2 (zh) |
| CN (1) | CN113707611B (zh) |
| WO (1) | WO2021233111A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220415781A1 (en) * | 2021-06-25 | 2022-12-29 | Winbond Electronics Corp. | Semiconductor memory structure and method for forming the same |
| CN117135901A (zh) * | 2022-05-16 | 2023-11-28 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265262B1 (en) * | 1999-06-02 | 2001-07-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6342416B1 (en) * | 2000-09-20 | 2002-01-29 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor memory device |
| US20050040448A1 (en) * | 2003-08-18 | 2005-02-24 | Park Je-Min | Semiconductor device including a capacitor having improved structural stability and enhanced capacitance, and method of manufacturing the semiconductor device |
| US20120012907A1 (en) * | 2010-07-16 | 2012-01-19 | Tzung-Han Lee | Memory layout structure and memory structure |
| CN103165539A (zh) * | 2011-12-09 | 2013-06-19 | 爱思开海力士有限公司 | 形成掩埋位线的方法、具有掩埋位线的半导体器件及其制造方法 |
| US20130292847A1 (en) * | 2012-05-03 | 2013-11-07 | Byoungdeog Choi | Semiconductor Devices and Methods of Manufacturing the Same |
| CN106935258A (zh) * | 2015-12-29 | 2017-07-07 | 旺宏电子股份有限公司 | 存储器装置 |
| CN109326596A (zh) * | 2017-08-01 | 2019-02-12 | 联华电子股份有限公司 | 具有电容连接垫的半导体结构与电容连接垫的制作方法 |
| CN110970436A (zh) * | 2018-09-30 | 2020-04-07 | 长鑫存储技术有限公司 | 一种半导体结构及其制作方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080088098A (ko) * | 2007-03-28 | 2008-10-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR101113333B1 (ko) | 2011-02-15 | 2012-03-13 | 주식회사 하이닉스반도체 | 반도체 소자의 형성방법 |
| KR102059118B1 (ko) * | 2013-10-28 | 2019-12-24 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
| CN109037155A (zh) * | 2017-06-08 | 2018-12-18 | 长鑫存储技术有限公司 | 存储器及其形成方法、半导体器件 |
| CN109003938A (zh) * | 2018-07-26 | 2018-12-14 | 长鑫存储技术有限公司 | 半导体接触结构、存储器结构及其制备方法 |
| CN209029380U (zh) * | 2018-09-30 | 2019-06-25 | 长鑫存储技术有限公司 | 一种半导体结构 |
-
2020
- 2020-05-22 CN CN202010440404.8A patent/CN113707611B/zh active Active
-
2021
- 2021-04-29 WO PCT/CN2021/091113 patent/WO2021233111A1/zh active Application Filing
- 2021-11-18 US US17/455,518 patent/US11856749B2/en active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265262B1 (en) * | 1999-06-02 | 2001-07-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6342416B1 (en) * | 2000-09-20 | 2002-01-29 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor memory device |
| US20050040448A1 (en) * | 2003-08-18 | 2005-02-24 | Park Je-Min | Semiconductor device including a capacitor having improved structural stability and enhanced capacitance, and method of manufacturing the semiconductor device |
| US20120012907A1 (en) * | 2010-07-16 | 2012-01-19 | Tzung-Han Lee | Memory layout structure and memory structure |
| CN103165539A (zh) * | 2011-12-09 | 2013-06-19 | 爱思开海力士有限公司 | 形成掩埋位线的方法、具有掩埋位线的半导体器件及其制造方法 |
| US20130292847A1 (en) * | 2012-05-03 | 2013-11-07 | Byoungdeog Choi | Semiconductor Devices and Methods of Manufacturing the Same |
| CN106935258A (zh) * | 2015-12-29 | 2017-07-07 | 旺宏电子股份有限公司 | 存储器装置 |
| CN109326596A (zh) * | 2017-08-01 | 2019-02-12 | 联华电子股份有限公司 | 具有电容连接垫的半导体结构与电容连接垫的制作方法 |
| CN110970436A (zh) * | 2018-09-30 | 2020-04-07 | 长鑫存储技术有限公司 | 一种半导体结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113707611B (zh) | 2023-09-22 |
| US11856749B2 (en) | 2023-12-26 |
| WO2021233111A1 (zh) | 2021-11-25 |
| US20220077159A1 (en) | 2022-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10535605B2 (en) | Semiconductor memory device | |
| CN113035872B (zh) | 半导体结构及其制作方法 | |
| US11056175B1 (en) | Semiconductor device and manufacturing method thereof | |
| CN111584489B (zh) | 半导体存储器件与其制作方法 | |
| CN107910330B (zh) | 动态随机存取存储器阵列及其版图结构、制作方法 | |
| CN109390285B (zh) | 接触结构及其制作方法 | |
| CN113097210B (zh) | 半导体结构及其制备方法 | |
| CN114420641B (zh) | 半导体结构的形成方法以及半导体结构 | |
| KR20210032595A (ko) | 반도체 소자 및 그의 제조 방법 | |
| US11856749B2 (en) | Memory and method for forming memory | |
| CN211789012U (zh) | 半导体存储器件 | |
| US6930341B2 (en) | Integrated circuits including insulating spacers that extend beneath a conductive line | |
| CN114068552A (zh) | 半导体器件以及制造该半导体器件的方法 | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| US7145195B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| CN111524888A (zh) | 半导体存储器件与其制作方法 | |
| JP5107499B2 (ja) | 半導体装置 | |
| EP4287256A1 (en) | Semiconductor structure and manufacturing method therefor | |
| CN212570997U (zh) | 半导体存储器件 | |
| CN113838849B (zh) | 动态随机存取存储器及其制造方法 | |
| CN110246841B (zh) | 半导体元件及其制作方法 | |
| CN114256153A (zh) | 半导体结构形成方法以及半导体结构 | |
| US20110057240A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100906646B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| EP4447122A2 (en) | Gate structure and semiconductor device including the gate structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |