CN117135901A - 半导体结构及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000002360 preparation method Methods 0.000 title claims description 18
- 238000003860 storage Methods 0.000 claims abstract description 135
- 238000002955 isolation Methods 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000000034 method Methods 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 239000003989 dielectric material Substances 0.000 claims description 40
- 125000006850 spacer group Chemical group 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 177
- 238000010586 diagram Methods 0.000 description 21
- 239000000463 material Substances 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000002356 single layer Substances 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- DZPJVKXUWVWEAD-UHFFFAOYSA-N [C].[N].[Si] Chemical compound [C].[N].[Si] DZPJVKXUWVWEAD-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本公开涉及一种半导体结构及其制备方法。所述半导体结构包括：衬底、导线结构、支撑结构和存储节点接触结构。导线结构包括导线和位于导线上方的隔离结构。导线结构沿第一方向延伸。支撑结构位于导线结构背离衬底的一侧。支撑结构在第一方向上间隔设置，并与隔离结构连接。支撑结构沿第二方向延伸，第二方向与第一方向相交。存储节点接触结构设置于接触孔中，所述接触孔位于相邻导线结构及相邻支撑结构之间。存储节点接触结构与相邻的导线结构之间具有第一气隙结构。本公开可以减小存储节点接触结构的电阻以及存储节点接触结构和导线结构之间的寄生电容，从而改善半导体结构的电学性能，以提高半导体结构的使用可靠性及良率。
Description
技术领域
本公开涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称DRAM)是计算机等电子设备中常用的半导体存储器，其由多个存储单元构成。其中，存储单元包括：存储电容器、以及与存储电容器电连接的晶体管。晶体管包括栅极、源区和漏区。晶体管的栅极用于与字线电连接。晶体管的源区用于构成位线接触区，以通过位线接触结构与位线电连接。晶体管的漏区用于构成存储节点接触区，以通过存储节点接触结构与存储电容器电连接。
然而，随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。在半导体工艺进入深亚微米阶段后，DRAM的尺寸越来越小，位线接触结构及位线的尺寸也相应缩减。因此，限制DRAM运行速度的主要原因已由晶体管延迟转变为因导电材料互连相关联的电阻及寄生电容(Rc)所带来的延迟。因此，如何降低因导电材料互连而产生的不良影响成为了制约半导体器件发展的关键因素之一。
发明内容
基于此，本公开实施例提供了一种半导体结构及其制备方法，可以在导线结构具有较高深宽比的情况下，减小存储节点接触结构的接触电阻，以及减小存储节点接触结构及邻近导线之间的寄生电容，从而改善半导体结构的电学性能，例如减小因导电材料互连相关联的电阻及寄生电容(Rc)所带来的延迟，进而能够提高半导体结构的使用可靠性及良率。
一方面，本公开一些实施例提供了一种半导体结构。所述半导体结构包括：
衬底；导线结构，间隔设置于所述衬底上方；所述导线结构包括导线和位于所述导线上的隔离结构；所述导线结构沿第一方向延伸；支撑结构，位于所述导线结构背离所述衬底的一侧；所述支撑结构在所述第一方向上间隔设置，并与所述隔离结构连接；所述支撑结构沿第二方向延伸，所述第二方向与所述第一方向相交；存储节点接触结构，设置于接触孔中；所述接触孔位于相邻所述导线结构及相邻所述支撑结构之间；所述存储节点接触结构与相邻的所述导线结构之间具有第一气隙结构。
在一些公开实施例中，存储节点接触结构与相邻的支撑结构之间具有第二气隙结构。
在一些公开实施例中，位于相邻两个导线结构及相邻两个支撑结构之间的同一接触孔中设有多个存储节点接触结构。
在一些公开实施例中，位于同一接触孔中的相邻存储节点接触结构之间具有第三气隙结构。
在一些公开实施例中，所述半导体结构还包括：第一介质层。第一介质层位于相邻导线结构之间，且位于支撑结构的下方。
在一些公开实施例中，所述半导体结构还包括：第二介质层。第二介质层位于相邻导线结构之间，且位于存储节点接触结构及支撑结构之间。
在一些公开实施例中，存储节点接触结构与相邻的第二介质层之间具有第二气隙结构。
在一些公开实施例中，隔离结构包括侧墙隔离结构和顶部隔离结构。侧墙隔离结构位于导线的侧壁上。顶部隔离结构位于侧墙隔离结构和导线的上方。
在一些公开实施例中，顶部隔离结构位于相邻的支撑结构之间，且与支撑结构相连接。
在一些公开实施例中，所述侧墙隔离结构包括第四气隙结构。
另一方面，本公开一些实施例提供了一种半导体结构的制备方法，用于制备如上一些实施例所述的半导体结构，所述制备方法包括如下步骤：
提供衬底；在所述衬底上方形成若干个间隔分布的导线结构；所述导线结构包括导线和位于所述导线上的隔离结构；所述导线结构沿第一方向延伸；在所述导线结构背离所述衬底的一侧形成支撑结构；所述支撑结构在所述第一方向上间隔设置，并与所述隔离结构连接；所述支撑结构沿第二方向延伸，所述第二方向与所述第一方向相交；相邻所述导线结构及相邻所述支撑结构之间具有接触孔；在所述接触孔中形成存储节点接触结构；在所述存储节点接触结构与相邻的所述导线结构之间形成第一气隙结构。
在一些公开实施例中，所述制备方法还包括：在存储节点接触结构与相邻的支撑结构之间形成第二气隙结构。
在一些公开实施例中，所述在接触孔中形成存储节点接触结构，包括：在同一接触孔中形成多个存储节点接触结构。相应的，所述制备方法还包括：在同一接触孔中的相邻存储节点接触结构之间形成第三气隙结构。
在一些公开实施例中，所述在所述导线结构背离所述衬底的一侧形成支撑结构之后，所述制备方法还包括：在相邻导线结构之间、支撑结构下方及相邻支撑结构之间填充第一介质材料层；在接触孔中的第一介质材料层中形成存储节点接触结构；去除部分第一介质材料层，形成位于相邻导线结构之间且位于支撑结构下方的第一介质层，形成位于存储节点接触结构与相邻导线结构之间的第一气隙结构。
在一些公开实施例中，所述去除部分第一介质材料层，还包括：形成位于存储节点接触结构与相邻支撑结构之间的第二气隙结构。
在一些公开实施例中，所述在接触孔中的第一介质材料层中形成存储节点接触结构，包括：在填充第一介质材料层后，去除部分第一介质材料层，形成存储节点接触孔，在存储节点接触孔中填充导电材料形成存储节点接触结构。
在一些公开实施例中，形成存储节点接触结构后，所述制备方法还包括：在接触孔中，形成位于存储节点接触结构与支撑结构之间的第二介质层。
在一些公开实施例中，所述制备方法还包括：在存储节点接触结构与相邻的第二介质层之间形成第二气隙结构。
在一些公开实施例中，所述在接触孔中的第一介质材料层中形成存储节点接触结构，还包括：在同一接触孔中形成多个存储节点接触结构。所述制备方法还包括：在去除部分第一介质材料层的过程中，形成位于相邻存储节点接触结构之间的第三气隙结构。
在一些公开实施例中，所述隔离结构包括侧墙隔离结构和顶部隔离结构；在所述衬底上方形成若干个间隔分布的导线结构，还包括：在所述导线的侧壁上形成所述侧墙隔离结构，所述侧墙隔离结构包括第四气隙结构；在所述侧墙隔离结构和所述导线的上方形成所述顶部隔离结构。
本公开实施例中，通过在导线结构背离衬底的一侧设置支撑结构，可以利用沿不同方向延伸的支撑结构辅助制备出具有较高深宽比且结构稳定的导线结构。并且，基于前述导线结构和支撑结构的总高度，在相邻导线结构和相邻支撑结构之间形成接触孔，可以有效增大接触孔的体积，以利于在接触孔中制备出具有较大体积的存储节点接触结构，从而减小存储节点接触结构的接触电阻。
此外，本公开实施例中，在存储节点接触结构与相邻的导线结构之间设置第一气隙结构，可以利用第一气隙结构有效减小存储节点接触结构与导线之间的寄生电容，以利于减小因前述寄生电容导致的响应延迟。同理，本公开一些实施例在存储节点接触结构与相邻的支撑结构之间设置第二气隙结构，以及在同一接触孔中的相邻存储节点接触结构之间设置第三气隙结构，均有利于有效减小寄生电容，以利于减小寄生电容导致的响应延迟。进一步地，本公开一些实施例在导线结构两侧的侧墙隔离结构中设置第四气隙结构，可以进一步降低导线结构与存储节点接触结构之间的寄生电容。
综上，本公开实施例可以有效改善半导体结构的电学性能，以提高半导体结构的使用可靠性及良率。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的一种半导体结构的结构示意图；
图2为一实施例中提供的另一种半导体结构的结构示意图；
图3为一实施例中提供的又一种半导体结构的结构示意图；
图4为一实施例中提供的又一种半导体结构的结构示意图；
图5为一实施例中提供的又一种半导体结构的结构示意图；
图6为一实施例中提供的又一种半导体结构的结构示意图；
图7为一实施例中提供的又一种半导体结构的结构示意图；
图8为一实施例中提供的一种半导体结构的制备方法的流程示意图；
图9为一实施例中提供的另一种半导体结构的制备方法的流程示意图；
图10为一实施例中提供的另一种半导体结构的制备方法的流程示意图；
图11为一实施例中提供的沉积支撑材料层后所得结构的结构示意图；
图12为一实施例中提供的形成初始支撑结构后所得结构的结构示意图；
图13为一实施例中提供的沉积顶部隔离材料层后所得结构的结构示意图；
图14为一实施例中提供的形成导线及初始顶部隔离结构后所得结构的结构示意图；
图15为一实施例中提供的形成一种导线结构及支撑结构后所得结构的结构示意图；
图16为一实施例中提供的形成第一侧墙、牺牲层及第二侧墙后所得结构的结构示意图；
图17为一实施例中提供的形成第四气隙结构后所得结构的结构示意图；
图18为一实施例中提供的形成另一种导线结构及支撑结构后所得结构的结构示意图；
图19为一实施例中提供的填充第一介质材料层后所得结构的结构示意图；
图20为一实施例中提供的形成第一介质层后所得结构的结构示意图；
图21为一实施例中提供的形成第二介质层后所得结构的结构示意图；
图22为一实施例中提供的形成存储节点接触孔HC后所得结构的结构示意图；
图23为一实施例中提供的形成存储节点接触结构后所得结构的结构示意图；
图24为一实施例中提供的形成第一气隙结构和第二气隙结构后所得结构的结构示意图。
附图标记说明：
1-衬底，11-浅沟槽隔离结构，2-导线结构，21-导线，210-导线材料层，22-隔离结构，
211-第一导电层，2110-第一导电材料层，212-第二导电层，2120-第二导电材料层，
213-绝缘层，2130-绝缘材料层，221-侧墙隔离结构，222-顶部隔离结构，
221A-第一侧墙，221B-牺牲层，221C-第二侧墙；
2220-顶部隔离材料层，222A-初始顶部隔离结构，3-支撑结构，30-支撑材料层，
3A-初始支撑结构，4-存储节点接触结构，5-第一介质层，50-第一介质材料层，
51-第一残留部，52-第二残留部，6-第二介质层，
G1-第一气隙结构，G2-第二气隙结构，G3-第三气隙结构，G4-第四气隙结构，
H-接触孔，HC-存储节点接触孔，N-凹槽。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
空间关系术语例如“在...下”、“在...下方”、“下面的”、“在...之下”、“在...之上”、“上方的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
请参阅图1，本公开一些实施例提供了一种半导体结构。所述半导体结构包括：衬底1、导线结构2、支撑结构3和存储节点接触结构4。导线结构2间隔设置于衬底1上方；导线结构2包括导线21和位于导线21上的隔离结构22；导线结构2沿第一方向延伸。支撑结构3位于导线结构2背离衬底1的一侧；支撑结构3在第一方向上间隔设置，并与隔离结构22连接；支撑结构3沿第二方向延伸，第二方向与第一方向相交。存储节点接触结构4设置于接触孔H中。接触孔H位于相邻导线结构2及相邻支撑结构3之间。存储节点接触结构4与相邻的导线结构2之间具有第一气隙结构G1。
在一些公开实施例中，衬底1可以采用半导体材料构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底1可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
在一些公开实施例中，衬底1中包括浅沟槽隔离结构11，浅沟槽隔离结构11在衬底1内隔离出有源区。浅沟槽隔离结构11例如为氧化硅(SiO2)隔离结构。浅沟槽隔离结构11可以在衬底1内隔离出多个呈阵列状排布的有源区。存储节点接触结构4设置于对应的接触孔H内。接触孔H可以为圆孔、椭圆孔、矩形孔或异形孔。本公开实施例对接触孔H的形状及尺寸不作限定。
此外，本公开实施例中，接触孔H是指：由相邻导线结构2及相邻支撑结构3交叉所形成的三维无实物空间，该孔型空间能够暴露部分有源区表面，以用于实现其他结构与有源区的接触连接。
在一些公开实施例中，导线结构2可以为位线结构，但并不仅限于此。导线结构2沿第一方向延伸，第一方向例如为图1中所示的X方向。导电结构2包括导线21和隔离结构22。导线21可以为单层结构或叠层结构。隔离结构22至少包括侧墙隔离结构221，侧墙隔离结构221设置于导线21的侧壁。
在一些公开实施例中，导线21包括沿远离衬底1方向层叠设置的第一导电层211、第二导电层212和绝缘层213。其中，第一导电层211例如可以采用具有导电功能的掺杂多晶硅层或锗硅层等。第二导电层212例如可以采用钨金属层。绝缘层213例如可以采用氮化硅层、氧化硅层或氮氧化硅层等。并且，绝缘层213的厚度可以根据实际需求选择设置。
在一些公开实施例中，导线21还可以包括位于第一导电层211和第二导电层212之间的阻挡层(图中未示出)。阻挡层例如可以采用氮化钛层或钛层等。
在一些公开实施例中，支撑结构3沿第二方向延伸，第二方向与第一方向相交。第二方向例如为图1中所示的Y方向。在一些公开实施例中，第二方向与第一方向垂直。
在一些公开实施例中，支撑结构3可以为硅碳氮(SiCN)层或包含硅碳氮(SiCN)层在内的叠层结构。支撑结构3在第一方向上间隔设置，可以与导线结构2呈网格状交叉。接触孔H位于相邻导线结构2及相邻支撑结构3之间，可以表现为：接触孔H位于支撑结构3和导线结构2交叉所形成的任一网格内。
此处，支撑结构3位于导线结构2背离衬底1的一侧并与导线结构2相交叉，可以为导线结构2提供支撑作用力，以提高导线结构2的结构强度，避免导线结构2在形成过程中发生倾斜或者倒塌等情况。从而在确保导线结构2深宽比的前提下，能够有效提高导线结构2结构稳定性，以提高导线结构2的电性能参数及信号传输质量，提高器件良率。
在一些公开实施例中，请继续参阅图1，隔离结构22包括侧墙隔离结构221和顶部隔离结构222。
侧墙隔离结构221设置于导线21的侧壁上。侧墙隔离结构221可以采用具有较高介电常数的介质材料形成，例如为单层介质层或者为多层介质层的叠层。在一些公开实施例中，侧墙隔离结构221用于绝缘对应的导线21，可以采用由第一氮化硅层、氧化硅层及第二氮化硅层层叠构成的结构。在一些公开实施例中，第一气隙结构G1位于存储节点接触结构4与相邻的导线结构2的顶部隔离结构222之间。
顶部隔离结构222位于侧墙隔离结构221和导线21的上方，顶部隔离结构222例如可以至少覆盖侧墙隔离结构221和导线21的部分顶面。在一些公开实施例中，顶部隔离结构222位于相邻的支撑结构3之间，且与支撑结构3相连接。在一些公开实施例中，顶部隔离结构222背离衬底1的上表面与支撑结构3背离衬底1的上表面平齐。在一些公开实施例中，顶部隔离结构222和支撑结构3具有相同的厚度。在一些公开实施例中，顶部隔离结构222可以为氮化硅层。
在一些公开实施例中，存储节点接触结构4可以为单层结构或叠层结构。在一些公开实施例中，存储节点接触结构4包括掺杂的多晶硅层，但并不仅限于此。
在一些公开实施例中，请继续参阅图1，半导体结构还包括：第一介质层5。第一介质层5位于相邻导线结构2之间，且位于支撑结构3的下方。第一介质层5采用绝缘材料形成，例如第一介质层5包括氧化硅层。第一介质层5位于相邻导线结构2之间，且位于支撑结构3的下方，第一介质层5可以在绝缘相邻导线结构2的基础上，对支撑结构3进行支撑，以提高支撑结构3的支撑强度。
在一些公开实施例中，请参阅图2，所述半导体结构还包括：第二介质层6。第二介质层6位于存储节点接触结构4与相邻的支撑结构3之间。例如，第二介质层6设置于第一介质层5的侧壁及支撑结构3的侧壁。如此，可以利用第二介质层6进一步提高绝缘效果，以及辅助限定第一气隙结构G1的形状。
在一些公开实施例中，第二介质层6与第一介质层5可分别采用不同的材料形成。第二介质层6例如为氮化硅层。
本公开实施例中，通过在导线结构2背离衬底1的一侧设置支撑结构3，可以利用沿不同方向延伸的支撑结构3辅助制备出具有较高深宽比且结构稳定的导线结构2。并且，基于前述导线结构2中顶部隔离结构222以及支撑结构3的高度，在相邻导线结构2和相邻支撑结构3之间形成接触孔H后，可以有效增大接触孔H的体积，以利于在接触孔H中制备出具有较大体积的存储节点接触结构4，从而减小存储节点接触结构4的接触电阻。
此外，本公开实施例中，在存储节点接触结构4与相邻的导线结构2之间设置第一气隙结构G1，可以利用第一气隙结构G1有效减小存储节点接触结构4与导线21之间的寄生电容。第一气隙结构G1在一些实施例中沿第一方向X延伸。本公开实施例对第一气隙结构G1中气隙的体积及形状不作限定，可以根据实际需求选择设置。
由上，本公开实施例可以有效改善半导体结构的电学性能，以提高半导体结构的使用可靠性及良率。
请参阅图3，在一些公开实施例中，存储节点接触结构4与相邻的支撑结构3之间具有第二气隙结构G2。此处，第二气隙结构G2在一些实施例中沿第二方向Y位于所述存储节点接触结构4的两端，也可以设置在所述存储节点接触结构4的一端。本公开实施例对第二气隙结构G2中气隙的体积及形状不作限定，可以根据实际需求选择设置。
在一些公开实施例中，第二气隙结构G2中的气隙与第一气隙结构G1中的气隙相连通。
在一些公开实施例中，第二气隙结构G2与第一气隙结构G1可以同步形成，也可以分布形成。
本公开实施例中，在存储节点接触结构4与支撑结构3之间设置第二气隙结构G2，可以在利用第一气隙结构G1有效减小存储节点接触结构4与导线21之间寄生电容的基础上，利用第二气隙结构G2进一步减小存储节点接触结构4与导线21之间的寄生电容。
在一些公开实施例中，请参阅图4，半导体结构还包括第二介质层6。存储节点接触结构4与相邻支撑结构3之间的第二气隙结构G2可以位于存储节点接触结构4与第二介质层6之间。如此，可以利用第二介质层6提高绝缘效果，以及辅助限定第一气隙结构G1及第二气隙结构G2的形状。
在一些公开实施例中，请参阅图5，位于相邻两个导线结构2及相邻两个支撑结构3之间的同一接触孔H中设有多个存储节点接触结构4。可以理解，相邻存储节点接触结构4之间绝缘。
在一些公开实施例中，如图5中所示，位于同一接触孔H中的相邻存储节点接触结构4之间具有第三气隙结构G3。也即，同一接触孔H中的相邻存储节点接触结构4可以利用第三气隙结构G3绝缘。本公开实施例对第三气隙结构G3中气隙的体积及形状不作限定，可以根据实际需求选择设置。
在一些公开实施例中，第三气隙结构G3中的气隙与第二气隙结构G2和/或第一气隙结构G1中的气隙相连通。
在一些公开实施例中，第三气隙结构G3与第二气隙结构G2与第一气隙结构G1可以同步形成，也可以分布形成。
需要补充的是，请参阅图1～图6，在一些公开实施例中，存储节点接触结构4设置于接触孔H内，存储节点接触结构4在衬底1上的正投影形状可以为矩形、方形、圆形或椭圆形等。在一些公开实施例中，如图6中所示，存储节点接触结构4在衬底1上的正投影形状可以为椭圆形。
请参阅图7，在一些公开实施例中，导线结构2的侧墙隔离结构221包括第四气隙结构G4。也即，可以在导线结构2的侧墙隔离结构221中形成第四气隙结构G4，以进一步降低导线结构2与存储节点接触结构4之间的寄生电容。例如，侧墙隔离结构221包括：第一侧墙221A、第二侧墙221C以及位于第一侧墙221A和第二侧墙221C之间的第四气隙结构G4。此外，示例地，第四气隙结构G4在一些实施例中沿第一方向X延伸位于导线21的两侧，也可以设置在导线21的一侧。并且，导线21的一侧可以设置一个或多个第四气隙结构G4。
请参阅图8～图10，本公开一些实施例提供了一种半导体结构的制备方法，用于制备如上一些实施例所述的半导体结构。
可以理解，在本公开实施例中，除非本文中有明确的说明，所述各步骤的执行并没有严格的顺序限制，这些步骤可以并不一定按照所描述的顺序执行，可以由其他的执行方式。而且，所述任一步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
在一些公开实施例中，请参阅图8，半导体结构的制备方法包括如下步骤。
S100，提供衬底。
S200，在衬底上方形成若干个间隔分布的导线结构；导线结构包括导线和位于导线上的隔离结构；导线结构沿第一方向延伸。
S300，在导线结构背离衬底的一侧形成支撑结构；支撑结构在第一方向上间隔设置，并与隔离结构连接；支撑结构沿第二方向延伸，第二方向与第一方向相交。相邻导线结构及相邻支撑结构之间具有接触孔。
S400，在接触孔中形成存储节点接触结构。
S500，在存储节点接触结构与相邻的导线结构之间形成第一气隙结构。
在一些公开实施例中，请参阅图9，所述制备方法还包括：S600，在存储节点接触结构与相邻的支撑结构之间形成第二气隙结构。
在一些公开实施例中，请参阅图10，所述在接触孔中形成存储节点接触结构，包括：S400’，在同一接触孔中形成多个存储节点接触结构。相应的，所述制备方法还包括：S700，在同一接触孔中的相邻存储节点接触结构之间形成第三气隙结构。
本公开实施例中，该半导体结构的制备方法用于制备前述一些实施例中的半导体结构。前述半导体结构所能具备的技术优势，该制备方法也均具备，此处不再详述。
值得一提的是，前述一些实施例中的半导体结构还包括第一介质层。基于此，在一些公开实施例中，在步骤S300在导线结构背离衬底的一侧形成支撑结构之后，所述制备方法还包括：在相邻导线结构之间、支撑结构下方及相邻支撑结构之间填充第一介质材料层。步骤S400可以相应表现为：在接触孔中的第一介质材料层中形成存储节点接触结构。步骤S500可以相应表现为：去除部分第一介质材料层，形成位于相邻导线结构之间且位于支撑结构下方的第一介质层，形成位于存储节点接触结构与相邻导线结构之间的第一气隙结构。
在一些公开实施例中，步骤S600可以相应表现为：在去除部分第一介质材料层的过程中，形成位于存储节点接触结构与相邻支撑结构之间的第二气隙结构。
在一些公开实施例中，步骤S400可以进一步表现为：在同一接触孔中形成多个存储节点接触结构。步骤S700可以相应表现为：在去除部分第一介质材料层的过程中，形成位于相邻存储节点接触结构之间的第三气隙结构。
此外，在一些公开实施例中，步骤S400还可以进一步表现为：在填充第一介质材料层后，去除部分第一介质材料层，形成存储节点接触孔；在存储节点接触孔中填充导电材料形成存储节点接触结构。
可以理解，前述一些实施例中的半导体结构还包括第二介质层。基于此，在一些公开实施例中，所述制备方法还包括：在接触孔中，形成位于存储节点接触结构与支撑结构之间的第二介质层。
在一些公开实施例中，步骤S600可以相应表现为：所述制备方法还包括：在存储节点接触结构与相邻的第二介质层之间形成第二气隙结构。
本公开实施例中，该半导体结构的制备方法用于制备前述一些实施例中的半导体结构。前述半导体结构所能具备的技术优势，该制备方法也均具备，此处不再详述。
为了更清楚地说明本公开实施例中半导体结构的制备方法，以下一些实施例以图6所示的半导体结构为例，对其一些可能的制备方法进行详述。与图6所示半导体结构不同的其他半导体结构可以参考以下制备方法中的相关部分进行制备。
在步骤S100中，请参阅图11，提供衬底1。衬底1包括但不限于硅衬底或硅基衬底。衬底1具有浅沟槽隔离结构11，浅沟槽隔离结构11在衬底1内隔离出有源区。在一些公开实施例中，浅沟槽隔离结构11为氧化硅(SiO2)隔离结构。浅沟槽隔离结构11可以在衬底1内隔离出多个呈阵列状排布的有源区。
在步骤S200和步骤S300中，导线结构2和支撑结构3的形成工艺存在交叠的部分，具体详述如下。
请参阅图11，在衬底1上沉积导线材料层210。根据导线21的结构，导线材料层210可以为单层材料层或叠层材料层。例如，在衬底1上沿远离衬底1的方向依次层叠形成第一导电材料层2110、第二导电材料层2120和绝缘材料层2130。
请参阅图11，在导线材料层210上沉积支撑材料层30。支撑材料层30例如为硅碳氮(SiCN)材料层。
请参阅图12，将支撑材料层30图形化，以形成初始支撑结构3A。
请参阅图13，在形成初始支撑结构3A后的所得结构上，沉积顶部隔离材料层2220。在一些公开实施例中，顶部隔离材料层2220的上表面与初始支撑结构3A的上表面平齐。在一些公开实施例中，顶部隔离材料层2220可以为氮化硅材料层。
形成第一光刻胶图形。第一光刻胶图形的实体图形与导线21的排列图形相同。即，根据第一光刻胶图形的镂空图形，可以去除衬底1上各材料层中的待去除部分。
请参阅图14，在以第一光刻胶图形为掩膜刻蚀后，可以获得导线21以及位于导线21上方的初始顶部隔离结构222A，同时暴露出初始支撑结构3A。导线21沿第一方向延伸，初始支撑结构3A沿第二方向延伸。其中，第一方向与第二方向相交，例如垂直。
请参阅图15，在形成初始顶部隔离结构222A及暴露初始支撑结构3A后的所得结构上沉积介质材料，形成顶部隔离结构222、支撑结构3以及覆盖导线21侧壁的侧墙隔离结构221。
此处，侧墙隔离结构221可以采用具有较高介电常数的介质材料形成，例如为单层介质层或者为多层介质层的叠层。在一些公开实施例中，侧墙隔离结构221用于绝缘对应的导线21，可以采用由第一氮化硅层、氧化硅层及第二氮化硅层层叠构成的结构。相应的，用于形成侧墙隔离结构221的介质材料可以为一种或多种。
此外，在一些公开实施例中，侧墙隔离结构221包括第四气隙结构G4。示例地，第四气隙结构G4在一些实施例中沿第一方向X延伸位于导线21的两侧，也可以设置在导线21的一侧。并且，导线21的一侧可以设置一个或多个第四气隙结构G4。
示例地，请参阅图7，侧墙隔离结构221例如包括：第一侧墙221A、第二侧墙221C以及位于第一侧墙221A和第二侧墙221C之间的第四气隙结构G4。如此，侧墙隔离结构221和顶部隔离结构222的制备方法可参阅图16～图18进行。
请参阅图16，在形成初始顶部隔离结构222A及暴露初始支撑结构3A后的所得结构上，沿远离导线21侧壁的方向依次形成第一侧墙221A、牺牲层221B和第二侧墙221C。其中，第一侧墙221A覆盖导线21侧壁。
请参阅图17，刻蚀去除牺牲层221B，在第一侧墙221A和第二侧墙221C之间形成第四气隙结构G4，以形成侧墙隔离结构221。
请参阅图18，在初始顶部隔离结构222A及初始支撑结构3A上沉积介质材料，形成顶部隔离结构222和支撑结构3。
由上，在图15和图18所示的所得结构中，已经完成了在衬底1上形成导线结构2和支撑结构3的各步骤，并且，相邻导电结构2和相邻支撑结构3之间具有接触孔H。
在步骤S300之后，请参阅图19，在相邻导线结构2之间、支撑结构3下方及相邻支撑结构3之间填充第一介质材料层50。第一介质材料层50为绝缘材料层，例如为氧化硅材料层。在一些公开实施例中，第一介质材料层50的上表面与支撑结构3的上表面平齐。也即，第一介质材料层50填平前述形成导线结构2和支撑结构3后所得结构中的各孔隙。
在填充第一介质材料层50后的所得结构上，沿远离衬底1的方向依次层叠形成第一硬掩膜层和第一刻蚀阻挡层，并在第一刻蚀阻挡层的表面形成第二光刻胶图形。基于第二光刻胶图形在第一刻蚀阻挡层和第一硬掩膜层中形成刻蚀开口之后，可以利用该刻蚀开口刻蚀去除部分第一介质材料层50。第一硬掩膜层例如为旋涂硬掩模(SOH)层。第一刻蚀阻挡层例如为氮氧化硅(SiON)层。
请参阅图20，在去除部分第一介质材料层50之后，可以形成位于支撑结构3下方的第一介质层5，以及第一介质材料层50的第一残留部51和凹槽N。凹槽N位于第一介质层5和第一残留部51之间。
请参阅图21，在凹槽N内形成第二介质层6。在一些公开实施例中，第二介质层6与第一介质层5分别采用不同的材料形成。第二介质层6例如为氮化硅层。在一些公开实施例中，第二介质层6的上表面与支撑结构3的上表面平齐。
在形成第二介质层6后的所得结构上，沿远离衬底1的方向依次层叠形成第二硬掩膜层和第二刻蚀阻挡层，并在第二刻蚀阻挡层的表面形成第三光刻胶图形。第三光刻胶图形可以具有与存储节点接触孔HC相同的孔洞。基于第三光刻胶图形在第二刻蚀阻挡层和第二硬掩膜层中形成刻蚀开口之后，可以利用该刻蚀开口刻蚀去除部分第一残留部51，以形成存储节点接触孔HC及第二残留部52，例如图22所示。
此处，第二硬掩膜层例如为旋涂硬掩模(SOH)层。第二刻蚀阻挡层例如为氮氧化硅(SiON)层。存储节点接触孔HC可以为圆柱孔、椭圆柱孔、矩形柱孔或异形柱孔。本公开实施例对存储节点接触孔HC的形状及尺寸不作限定。
请参阅图23，在存储节点接触孔HC中形成存储节点接触结构4。存储节点接触结构4的形状可以匹配存储节点接触孔HC的形状形成。存储节点接触结构4例如可以为单层结构或叠层结构。在一些公开实施例中，存储节点接触结构4为掺杂的多晶硅层。在一些公开实施例中，存储节点接触结构4包括沿远离衬底1的方向依次层叠设置的第一导电层、阻挡层和第二导电层。第一导电层例如为掺杂的多晶硅层。阻挡层例如为钛层。第二导电层例如为钨金属层。但并不仅限于此。
请参阅图24，去除第二残留部52，可以使得存储节点接触结构4与相邻导线结构2之间具有第一气隙结构G1，存储节点接触结构4与相邻支撑结构3(例如相邻第二介质层6)之间具有第二气隙结构G2。本公开实施例对第一气隙结构G1和第二气隙结构G2中气隙的体积及形状不作限定，可以根据实际需求选择设置。在一些公开实施例中，第二气隙结构G2中的气隙与第一气隙结构G1中的气隙相连通。
在另一些示例中，第二气隙结构G2与第一气隙结构G1还可以分步骤形成。
可以理解，在另一些示例中，利用第二残留部52分隔限定多个存储节点接触孔HC的轮廓形状，还可以在同一接触孔H中形成多个存储节点接触结构4，且使相邻存储节点接触结构4之间通过第二残留部52绝缘。如此，在去除第二残留部52后，还可以在相邻存储节点接触结构4之间形成第三气隙结构G3。本公开实施例对第三气隙结构G3中气隙的体积及形状不作限定，可以根据实际需求选择设置。在一些公开实施例中，第三气隙结构G3中的气隙与第二气隙结构G2和/或第一气隙结构G1中的气隙相连通。
在另一些示例中，第三气隙结构G3还可以与第二气隙结构G2或第一气隙结构G1分步骤形成。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
Claims (20)
1.一种半导体结构，其特征在于，包括：
衬底；
导线结构，间隔设置于所述衬底上方；所述导线结构包括导线和位于所述导线上的隔离结构；所述导线结构沿第一方向延伸；
支撑结构，位于所述导线结构背离所述衬底的一侧；所述支撑结构在所述第一方向上间隔设置，并与所述隔离结构连接；所述支撑结构沿第二方向延伸，所述第二方向与所述第一方向相交；
存储节点接触结构，设置于接触孔中；所述接触孔位于相邻所述导线结构及相邻所述支撑结构之间；所述存储节点接触结构与相邻的所述导线结构之间具有第一气隙结构。
2.根据权利要求1所述的半导体结构，其特征在于，所述存储节点接触结构与相邻的所述支撑结构之间具有第二气隙结构。
3.根据权利要求1所述的半导体结构，其特征在于，位于相邻两个所述导线结构及相邻两个所述支撑结构之间的同一所述接触孔中设有多个所述存储节点接触结构。
4.根据权利要求3所述的半导体结构，其特征在于，位于同一所述接触孔中的相邻所述存储节点接触结构之间具有第三气隙结构。
5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第一介质层；所述第一介质层位于相邻所述导线结构之间，且位于所述支撑结构的下方。
6.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：第二介质层；所述第二介质层位于所述存储节点接触结构及所述支撑结构之间。
7.根据权利要求6所述的半导体结构，其特征在于，所述存储节点接触结构与相邻的所述第二介质层之间具有第二气隙结构。
8.根据权利要求1-7中任一项所述的半导体结构，其特征在于，所述隔离结构包括侧墙隔离结构和顶部隔离结构；
所述侧墙隔离结构位于所述导线的侧壁上；
所述顶部隔离结构位于所述侧墙隔离结构和所述导线的上方。
9.根据权利要求8所述的半导体结构，其特征在于，所述顶部隔离结构位于相邻的所述支撑结构之间，且与所述支撑结构相连接。
10.根据权利要求8所述的半导体结构，其特征在于，所述侧墙隔离结构包括第四气隙结构。
11.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上方形成若干个间隔分布的导线结构；所述导线结构包括导线和位于所述导线上的隔离结构；所述导线结构沿第一方向延伸；
在所述导线结构背离所述衬底的一侧形成支撑结构；所述支撑结构在所述第一方向上间隔设置，并与所述隔离结构连接；所述支撑结构沿第二方向延伸，所述第二方向与所述第一方向相交；相邻所述导线结构及相邻所述支撑结构之间具有接触孔；
在所述接触孔中形成存储节点接触结构；
在所述存储节点接触结构与相邻的所述导线结构之间形成第一气隙结构。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，还包括：
在所述存储节点接触结构与相邻的所述支撑结构之间形成第二气隙结构。
13.根据权利要求11所述的半导体结构的制备方法，其特征在于，
在所述接触孔中形成存储节点接触结构，包括：在同一所述接触孔中形成多个存储节点接触结构；
所述制备方法，还包括：在同一所述接触孔中的相邻所述存储节点接触结构之间形成第三气隙结构。
14.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述在所述导线结构背离所述衬底的一侧形成支撑结构之后，所述制备方法还包括：在相邻所述导线结构之间、所述支撑结构下方及相邻所述支撑结构之间填充第一介质材料层；
在所述接触孔中的第一介质材料层中形成存储节点接触结构；
去除部分所述第一介质材料层，形成位于相邻所述导线结构之间且位于所述支撑结构下方的第一介质层，形成位于所述存储节点接触结构与相邻所述导线结构之间的所述第一气隙结构。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：在去除部分所述第一介质材料层的过程中，形成位于所述存储节点接触结构与所述第一介质层之间的第二气隙结构。
16.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述在所述接触孔中的第一介质材料层中形成存储节点接触结构，包括：
在填充所述第一介质材料层后，去除部分所述第一介质材料层，形成存储节点接触孔，在所述存储节点接触孔中填充导电材料形成所述存储节点接触结构。
17.根据权利要求16所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：在所述接触孔中，形成位于所述存储节点接触结构与所述支撑结构之间的第二介质层。
18.根据权利要求17所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：在所述存储节点接触结构与相邻的所述第二介质层之间形成第二气隙结构。
19.根据权利要求14所述的半导体结构的制备方法，其特征在于，
所述在所述接触孔中的第一介质材料层中形成存储节点接触结构，还包括：在同一所述接触孔中形成多个所述存储节点接触结构；
所述制备方法还包括：在去除部分所述第一介质材料层的过程中，形成位于相邻所述存储节点接触结构之间的第三气隙结构。
20.根据权利要求11-19中任一所述的半导体结构的制备方法，其特征在于，所述隔离结构包括侧墙隔离结构和顶部隔离结构；
在所述衬底上方形成若干个间隔分布的导线结构，还包括：
在所述导线的侧壁上形成所述侧墙隔离结构，所述侧墙隔离结构包括第四气隙结构；
在所述侧墙隔离结构和所述导线的上方形成所述顶部隔离结构。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210526973.3A CN117135901A (zh) | 2022-05-16 | 2022-05-16 | 半导体结构及其制备方法 |
| PCT/CN2022/096237 WO2023221169A1 (zh) | 2022-05-16 | 2022-05-31 | 半导体结构及其制备方法 |
| US17/937,355 US20230371245A1 (en) | 2022-05-16 | 2022-09-30 | Semiconductor structure and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210526973.3A CN117135901A (zh) | 2022-05-16 | 2022-05-16 | 半导体结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117135901A true CN117135901A (zh) | 2023-11-28 |
Family
ID=88834469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210526973.3A Pending CN117135901A (zh) | 2022-05-16 | 2022-05-16 | 半导体结构及其制备方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117135901A (zh) |
| WO (1) | WO2023221169A1 (zh) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101564052B1 (ko) * | 2009-05-11 | 2015-10-28 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법. |
| CN111524887B (zh) * | 2019-02-01 | 2023-06-02 | 华邦电子股份有限公司 | 半导体装置及其制造方法 |
| CN111710642B (zh) * | 2019-03-18 | 2023-04-18 | 华邦电子股份有限公司 | 存储元件及其制造方法 |
| CN112885782B (zh) * | 2019-11-30 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN113707611B (zh) * | 2020-05-22 | 2023-09-22 | 长鑫存储技术有限公司 | 存储器的形成方法及存储器 |
| CN113097148B (zh) * | 2021-03-31 | 2022-07-05 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
-
2022
- 2022-05-16 CN CN202210526973.3A patent/CN117135901A/zh active Pending
- 2022-05-31 WO PCT/CN2022/096237 patent/WO2023221169A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023221169A1 (zh) | 2023-11-23 |
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|---|---|---|---|
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