CN116153855A - 半导体装置及其制造方法 - Google Patents

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CN116153855A CN202210201500.6A CN202210201500A CN116153855A CN 116153855 A CN116153855 A CN 116153855A CN 202210201500 A CN202210201500 A CN 202210201500A CN 116153855 A CN116153855 A CN 116153855A
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李恩瑞
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Abstract

一种制造半导体装置的方法包括形成位元线结构在基材上、形成间隔件结构在位元线结构的侧壁上、部分地移除间隔件结构的上部以形成朝向位元线结构倾斜的斜面在间隔件结构上、形成着陆垫材料以覆盖间隔件结构并接触斜面、以及移除着陆垫材料的至少一部分以形成抵靠在斜面上的着陆垫。借此增大着陆垫的接触面积以降低着陆垫的电阻。

Description

半导体装置及其制造方法
技术领域
本发明实施例是关于半导体装置及其制造方法。
背景技术
随着电子装置轻薄化，半导体装置例如动态随机存取存储器(dynamic randomaccess memory,DRAM)变得更加高度整合。尺寸的压缩使半导体结构内部的各个元件能设置的空间减少。设置于DRAM中的着陆垫(landing pad)提供电性内连线的功能。当DRAM的尺寸逐渐缩小时，着陆垫的接触面积亦随之缩小。缩小的接触面积可能导致电阻提升及电流下降，因而影响DRAM的表现。
发明内容
根据本发明的一些实施例，一种制造半导体装置的方法包括形成位元线结构在基材上、形成间隔件结构在位元线结构的侧壁上、部分地移除间隔件结构的上部以形成朝向位元线结构倾斜的斜面在间隔件结构上、形成着陆垫材料以覆盖间隔件结构并接触斜面、以及移除着陆垫材料的至少一部分以形成抵靠在斜面上的着陆垫。
在一些实施例中，制造半导体装置的方法进一步包括形成导电层以覆盖间隔件结构的侧壁，以及电性连接导电层与着陆垫，其中着陆垫位于导电层上。
在一些实施例中，制造半导体装置的方法进一步包括在部分地移除间隔件结构的上部之前，移除导电层的一部分以暴露出间隔件结构的上部。
在一些实施例中，在相同工艺设备中移除导电层的一部分以及部分地移除间隔件结构的上部。
在一些实施例中，部分地移除间隔件结构的上部包括对间隔件结构的上部执行干式蚀刻。
在一些实施例中，部分地移除间隔件结构的上部包括使位元线结构具有弧角。
在一些实施例中，在部分地移除间隔件结构的上部之后，位元线结构的高度大于间隔件结构的高度。
在一些实施例中，形成着陆垫材料包括形成第一导电层在位元线结构旁边及上方、整平第一导电层、以及形成第二导电层在位元线结构及经整平的第一导电层上。
在一些实施例中，整平第一导电层包括整平位元线结构，使得第一导电层及位元线结构彼此共平面。
根据本发明的一些实施例，一种半导体装置包括基材、形成于基材上并自基材突出的位元线结构、以及间隔件结构，其中间隔件结构形成于位元线结构的侧壁上并沿着位元线结构的侧壁延伸。间隔件结构包括第一段和第二段，其中第一段邻近于间隔件结构的顶部并包括斜面，以及第二段位于第一段下方并包括三层结构，其中第一段覆盖第二段的顶部。半导体装置还包括配置于位元线结构上并覆盖斜面的着陆垫。
在一些实施例中，三层结构包括至少两种不同的材料。
在一些实施例中，三层结构包括氧化层在三层结构的中间。
在一些实施例中，三层结构包括气隙在三层结构的中间。
在一些实施例中，第一段包括双层结构。
在一些实施例中，第一段的宽度从与第二段连接的交界处至第一段的顶部递减。
在一些实施例中，第一段的顶部的宽度比第二段的顶部的宽度的比值介于20％至50％之间。
在一些实施例中，第一段的顶部的宽度与第二段的顶部的宽部之间的差值介于5纳米至8纳米之间。
在一些实施例中，第一段的垂直长度介于15纳米至35纳米之间。
本发明有关于一种半导体装置及其制造方法。当间隔件结构具有朝向位元线结构倾斜的斜面时，可有助于增大着陆垫的接触面积，从而降低着陆垫的电阻。
附图说明
阅读以下实施例时搭配附图以清楚理解本发明的观点。应注意的是，根据业界的标准做法，各种特征并未按照比例绘制。事实上，为了能清楚地讨论，各种特征的尺寸可能任意地放大或缩小。
图1根据本发明的一些实施例绘示半导体装置的配置图。
图2至图10A根据本发明的一些实施例绘示制造半导体装置的方法的各个步骤的截面图。
图10B根据本发明的一些实施例绘示图10A的半导体装置的局部放大图。
图11及图12根据本发明的一些实施例绘示制造半导体装置的方法的各个步骤的截面图。
具体实施方式
以下的发明内容提供许多不同的实施例或范例，以展示本发明的不同特征。以下将揭示本发明各部件及其排列方式的特定范例，用以简化本发明叙述。当然，这些特定范例并非用于限定本发明。例如，若是本发明以下的发明内容叙述了将形成第一结构于第二结构之上或上方，即表示其包括了所形成的第一及第二结构是直接接触的实施例，亦包括了尚可将附加的结构形成于上述第一及第二结构之间，则第一及第二结构为未直接接触的实施例。此外，本发明说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所述外观结构之间的关系。
再者，为了方便描述图式中一元件或特征部件与另一(些)元件或特征部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及诸如此类用语。除了图式所绘示的方位外，空间相关用语亦涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例如，旋转90度或者其他方位)，则其中所使用的空间相关形容词亦将依转向后的方位来解释。
请参照图1，图1根据本发明的一些实施例绘示半导体装置100的配置图。半导体装置100可包括数个主动区域ACT。主动区域ACT具有短轴和长轴。在一些实施例中，主动区域ACT的长轴沿斜轴延伸，其中斜轴与X轴夹一角度。
数个字元线(word line)WL可设置横跨主动区域ACT并沿着X轴方向延伸。字元线WL与另一字元线WL平行。除此之外，字元线WL与另一字元线WL以大致上相等的间距彼此隔开。
数个位元线(bit line)BL可设置于字元线WL之上并且沿着Y轴方向延伸。同样地，位元线BL与另一位元线BL平行。除此之外，位元线BL通过直接接触件DC与主动区域ACT连接。一个主动区域ACT可电性连接一个直接接触件DC。
数个埋入式接触件BC可形成两个相邻的位元线BL之间。在一些实施例中，每个埋入式接触件BC沿Y轴彼此隔开。埋入式接触件BC可电性连接存储节点/电容器的下电极(未绘示)至相对应的主动区域ACT。单个主动区域ACT可电性连接两个埋入式接触件BC。
数个着陆垫(landing pad)LP可设置于埋入式接触件BC之上并盖住相对应的位元线BL的至少一部分。着陆垫LP可电性连接埋入式接触件BC。着陆垫LP亦可电性连接存储节点/电容器的下电极(未绘示)至相对应的主动区域ACT。换言之，存储节点/电容器的下电极(未绘示)借由对应的埋入式接触件BC和对应的着陆垫LP电性连接至对应的主动区域ACT。
在一些实施例中，一个埋入式接触件BC和一个着陆垫LP可合称为接触插塞(contact plug)，并分别地被称作第一接触插塞(即，埋入式接触件BC)和第二接触插塞(即，着陆垫LP)。
图2至图10A、图11以及图12根据本发明的一些实施例绘示制造半导体装置(例如，半导体装置100)的方法中各个步骤的截面图。图2至图10A、图11以及图12的参考截面为沿图1中的线A-A的截面图。
应注意的是，除非有额外说明，当以下实施例绘示或描述成一系列的操作或事件时，这些操作或事件的描述顺序不应受到限制。例如，部分操作或事件可采取与本发明不同的顺序、部分操作或事件可同时发生、部分操作或事件可以无须采用、及/或部分操作或事件可重复进行。并且，实际的工艺可能须各步骤之前、过程中、或之后进行额外的操作以完整形成半导体装置。因此，本发明可能将简短地说明其中一些额外的操作。
请参照图2，形成数个位元线结构216在基材202上。
基材202具有数个隔离区域204和数个主动区域206，其中隔离区域204将主动区域206隔开。基材202可包括硅，例如结晶硅、多晶硅、或无晶硅。基材202可包括元素半导体，例如锗(germanium)。基材202可包括合金半导体，例如硅锗(silicon germanium)、硅锗碳化物(silicon germanium carbide)、磷化镓铟(gallium indium phosphide)、或其他合适的材料。基材202可包括化合物半导体，例如碳化硅(SiC)、砷化镓(GaAs)、磷化铟(InP)、砷化铟(InAs)、或其他合适的材料。除此之外，基材202可选择性地具有绝缘体上半导体(semiconductor-on-insulator，SOI)结构。
可借由浅沟渠绝缘(shallow trench isolation,STI)工艺形成隔离区域204。隔离区域204的材料可包括氧化硅(silicon oxide)、氮化硅(silicon nitride)、和氮氧化硅(silicon oxynitride)以上三者中的至少一者。隔离区域204可为具有一种绝缘材料的单层结构、具有两种绝缘材料的双层结构或具有至少三种绝缘材料的多层结构。举例来说，隔离区域204可为三层结构，其包括氧化硅和氮化硅。又一例子中，隔离区域204可包括氧化硅、氮化硅和氮氧化硅。
具有至少一个开口210H的绝缘层208形成在基材202上并覆盖主动区域206的上表面和隔离区域204的上表面。
在绝缘层208的形成过程中，所形成的开口210H可暴露基材202的主动区域206的一部分。接着，导电材料填充于开口210H中从而形成直接接触件210。接触直接接触件210的主动区域206的一部分可被称作源极区域206S。直接接触件210可电性连接源极区域206S。
数个位元线结构216自基材202突出(例如，沿Z轴方向)。在一些实施例中，位元线结构216与另一位元线结构216在基材202上以大致上相等的间距彼此隔开。位元线结构216沿大致上垂直于基材202方向(例如，Z轴方向)可分为两个部分：一部分为位于底部(即，靠近基材202)的第一导电层212，以及另一部分为位于顶部(即，远离基材202)的绝缘覆盖层214。
第一导电层212和绝缘覆盖层214的形成方法可包括依序形成导电材料和绝缘覆盖材料在基材202上。绝缘覆盖材料可形成在导电材料的上方。在一些实施例中，导电材料和绝缘覆盖材料可能大致上同时被蚀刻，从而形成第一导电层212和绝缘覆盖层214。因此，具有第一导电层212和绝缘覆盖层214的位元线结构216可在第一方向(例如，X轴方向)彼此隔开并且以彼此平行的方式在第二方向(例如，Y轴方向)延伸。在另一些实施例中，绝缘覆盖材料先被蚀刻出合乎预期的图案。在使用已图案化的绝缘覆盖材料作为导电材料的蚀刻遮罩的情况下，对导电材料进行蚀刻以形成第一导电层212。
在一些实施例中，第一导电层212的材料可为掺杂的半导体、金属、导电金属氮化物和金属硅化物中的至少一者。在一些实施例中，第一导电层212可具有堆叠结构。举例来说，第一导电层212可为由掺杂多晶硅与金属氮化物或金属(例如，钨、氮化钨及/或氮化钛)所组成的堆叠结构。第一导电层212可电性连接直接接触件210。
在一些实施例中，绝缘覆盖层214的材料可包括介电材料，例如但不限于氮化硅。绝缘覆盖层214的垂直长度(例如，沿Z轴方向的长度)可能大于第一导电层212的垂直长度。
请参照图3，形成间隔件结构300在位元线结构216上。具体而言，间隔件结构300沿着位元线结构216的侧壁延伸。
间隔件结构300为多层结构，其包括依序形成在位元线结构216上的第一层306、第二层308和第三层310。换句话说，第二层308夹置于第一层306和第三层310之间。
在一些实施例中，第二层308可作为牺牲层并于后续工艺中转变成气隙。因此，第二层308具有相对于第一层306和第三层310的蚀刻选择性。换言之，在相同的蚀刻工艺中，对第二层308的蚀刻速率快于对第一层306的蚀刻速率及/或第三层310的蚀刻速率。在一些实施例中，第一层306的材料包括氮化硅。在一些实施例中，第三层310的材料包括氮化硅。在一些实施例中，第二层308的材料包括氧化物。举例来说，第二层308的材料包括氧化硅层。基于本发明，如前述所描述的其他材料皆在本发明的精神和范畴之内。
可借由任何合适的沉积工艺如化学气相蚀刻(chemical vapor deposition，CVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、物理气相沉积(physical vapordeposition，PVD)工艺、其他合适的沉积工艺、或上述的组合来形成第一层306、第二层308和第三层310。在一些实施例中，为了符合半导体装置的设计，任何合适的蚀刻技术例如反应离子刻蚀(reactive ion etching，RIE)可能实施在第一层306、第二层308及/或第三层310上，以使第一层306、第二层308及/或第三层310形成特定的配置。
在一些实施例中，当第二层308作为牺牲层时，第二层308可能被蚀刻而具有较低高度。如此一来，第二层308的顶表面介在第一导电层212的顶表面与绝缘覆盖层214的顶表面之间。位于第二层308上方的部分第一层306和第三层310可作为第二层308的保护层，以免第二层308于后续蚀刻工艺中损伤(稍后讨论)，借此保持第二层308以及后续形成的气隙的完整性。同时，位在第一导电层212旁边及上方的第二层308仍可提供第一导电层212绝缘作用。
因此，在图3，间隔件结构300沿大致上垂直于基材202方向(例如，Z轴方向)且基于第二层308可分为两个部分：下部302(靠近基材202)以及上部304(远离基材202)。详细而言，间隔件结构300的下部302可为由第一层306、第二层308和第三层310组成的三层结构。在另一方面，间隔件结构300的上部304可为由第一层306和第三层310组成的双层结构，其中上部304覆盖下部302的顶端。
请参照图4，形成第二导电层400在间隔件结构300上并介于间隔件结构300和位元线结构216之间。第二导电层400可覆盖间隔件结构300的侧壁。可对基材202执行蚀刻工艺以暴露出隔离区域204的一部分及主动区域206的一部分，并且执行沉积工艺以间隙填充(gapfill)暴露出的隔离区域204及主动区域206，因此，所形成的第二导电层400可沿Z轴方向突进至基材202内并且直接接触基材202的隔离区域204及主动区域206。在一些实施例中，第二导电层400可包括含硅材料。举例而言，第二导电层400可包括掺杂的多晶硅。
请参照图5，移除第二导电层400的一部分以暴露出间隔件结构300的上部304。在一些实施例中，对第二导电层400进行回蚀(etch back)工艺以形成凹陷的第二导电层400在相邻的位元线结构216之间。形成凹陷的第二导电层400的步骤可包括执行选择性蚀刻工艺。换言之，在对第二导电层400执行蚀刻工艺的过程中，间隔件结构300可能不会被蚀刻因为第二导电层400与间隔件结构300之间的蚀刻选择性。在一些实施例中，执行干式回蚀工艺。例如，执行RIE工艺。
凹陷的第二导电层400的顶表面400T低于间隔件结构300的顶表面300T，两者之间差距为第一距离D1。除此之外，凹陷的第二导电层400的顶表面400T可控制成高于间隔件结构300的下部302，借此第二导电层400可提供第二层308保护的作用。第一距离D1可随工艺设计与产品需求而相应调整。在一些实施例中，第一距离D1在约10纳米(nm)至约20nm的范围内。若第一距离D1大于前述的上限值，凹陷的第二导电层400可能无法提供间隔件结构300足够的保护，则导致第二层308或后续形成的气隙受到损伤的风险提升。若第一距离D1小于前述的下限值，因垂直长度不足(例如，沿Z轴方向的长度)，所以在某一工艺阶段中的中间结构可能无法如预期地呈现为火箭状，因而可能无法增大着陆垫的接触面积(稍后于图6描述)。
请参照图6，在借由图5的操作使得第二导电层400的一部分暴露出来之后，部分地移除间隔件结构300的上部304(请参照图5)以形成斜面600在间隔件结构300上，其中斜面600倒向位元线结构216。在部分移除的工艺中，位元线结构216的顶表面216T可能会被磨圆从而呈现出弧形(意即，具有弧角)。在一些实施例中，斜面600和弧形的顶表面216T之间的连接处可为平滑且连续的。在部分移除的工艺之后，间隔件结构300的高度以及位元线结构216的高度可能降低。在一些实施例中，位元线结构216的高度可能大于间隔件结构300的高度。因此，在此实施例中，间隔件结构300的斜面600以及位元线结构216的弧形顶表面216T可共同形成具有火箭状的中间结构，如图6所示。
除此之外，凹陷的第二导电层400的高度(请参照图5)亦可能降低，并且形成接触插塞(contact plug)500而被称作埋入式接触件。在一些实施例中，在部分移除工艺中，未受到接触插塞500覆盖的第三层310可能变得较薄。类似于第二导电层400提供间隔件结构300的保护作用(请参照图5的相关描述)，接触插塞500的高度可控制成大约等高或是高于第一导电层212的顶部，从而保护位于第一导电层212旁边的间隔件结构300，因此可确保接触插塞500与第一导电层212之间的电性隔离。应注意的是，图6绘示的中间结构的形貌仅为说明的目的，中间结构的形貌可随不同的工艺条件或产品要求而相应调整。
在一些实施例中，用来部分地移除间隔件结构300的上部304(请参照图5)的蚀刻工艺可包括对间隔件结构300执行干式蚀刻工艺。可借由蚀刻剂流量、压力、功率或其他合适的工艺参数来调整间隔件结构300的斜面600。在一些实施例中，可在相同的工艺设备中(即，在相同设备中并且不破坏工艺环境)对间隔件结构300、位元线结构216和接触插塞500(即，图5的第二导电层400)执行蚀刻工艺。举例来说，借由在干式蚀刻工艺期间改变泵入处理腔室的蚀刻剂的种类。在一些实施例中，借由在同一工艺设备中对间隔件结构300、位元线结构216和接触插塞500(即，图5的第二导电层400)执行蚀刻工艺，可降低制造半导体装置的成本。
图7、图8和图9绘示着陆垫材料的形成方法。
请参照图7，形成第三导电层700在位元线结构216、间隔件结构300及/或接触插塞500上。第三导电层700经配置而位于两个相邻的位元线结构216之间。在一些实施例中，第三导电层700覆盖间隔件结构300并且直接接触斜面600。第三导电层700位于接触插塞500的上方并且电性连接接触插塞500。
第三导电层700可为堆叠材料，其包括金属氮化物或金属，例如钨、氮化钨、及/或氮化钛。第三导电层700的沉积方法可包括使用CVD、ALD、PVD或其他合适的沉积方法。举例来说，可使用CVD来沉积第三导电层700，以填充两两相邻的位元线结构216之间的空间。
请参照图8，接着，整平图7的第三导电层700。在整平第三导电层700的同时，亦整平位元线结构216。经整平的第三导电层700具有顶表面700T，顶表面700T与经整平的位元线结构216的顶表面216T共平面。在一些实施例中，第一层306可能也被整平。整平第三导电层700与位元线结构216的方法可包括执行化学机械研磨(chemical mechanicalplanarization，CMP)工艺。可持续操作CMP工艺直到侦测到位元线结构216中任何一个材料的信号(例如侦测到氮(N)的信号)。在一些实施例中，在CMP工艺之后，斜面600仍可保持在间隔件结构300上。
请参照图9，接着，形成第四导电层900在位元线结构216以及经整平的第三导电层700上。第四导电层900的顶表面900T高于位元线结构216并且覆盖斜面600。第四导电层900借由直接接触来电性连接第三导电层700。第三导电层700和第四导电层900可一同视为着陆垫材料902。着陆垫材料902可覆盖间隔件结构300并接触斜面600。
第四导电层900的材料大致上相同于第三导电层700的材料，因此在此不再详述。第四导电层900的形成方法可包括使用CVD、ALD、PVD、或其他合适的沉积工艺。
请参照图10A，移除至少一部分的着陆垫材料902(请参照图9)以形成着陆垫1002。可形成遮罩图案(未绘出)在着陆垫材料902上。接着，将遮罩图案作为蚀刻遮罩，并且通过遮罩图案蚀刻着陆垫材料902以形成着陆垫1002。在一些实施例中，亦移除位元线结构216的一部分与间隔件结构300的一部分。在蚀刻之后，形成的着陆垫1002因开口1000而彼此分开。
着陆垫1002配置在位元线结构216上并覆盖斜面600。着陆垫1002可抵靠着斜面600。由于斜面600的形成，位于位元线结构216顶部周围的着陆垫1002不会具有缩窄(necking)的形貌，借此可增大着陆垫1002的接触面积。增大的接触面积可降低着陆垫1002的电阻，因此可以增加经过着陆垫1002的电流。借此，可强化半导体装置的表现。
请参照图10B，图10B根据本发明的一些实施例绘示图10A的半导体装置的局部放大图，例如图10A中的虚线框选处。图10B所示的间隔件结构300可具有第一段314以及第二段312，其中第一段314在第二层308的顶表面308T上方，第二段312在第二层308的顶表面308T下方。第一段314邻近间隔件结构300的顶部并具有斜面600，第二段312位于第一段314下方。在不考虑暴露于开口1000中的第二段312的情况，第一段314可封盖(cap)第二段312的末端。换句话说，第一段314可覆盖第二段312的顶部。
在一些实施例中，第一段314可具有双层结构且第二段312可具有三层结构，第一段314和第二段312分别相似于前述的上部304和下部302，如图3所示。
由于斜面600的形成，使得第一段314的整体宽度可小于或等于第二段312的整体宽度。换言之，因为斜面600的形成，所以第一段314的宽度从与第二段312连接的交界处至第一段314的顶部递减。
在一些实施例中，第一段314的顶部的第一宽度W1比第二段312的顶部的第二宽度W2的比值介于约20％至约50％之间。如果比值大于前述的上限值，可能无显著的益处。如果比值小于前述的下限值，工艺的精确度可能大幅提升。
在一些实施例中，第一宽度W1与第二宽度W2之间的差值介于约5nm至约8nm之间。如果差值大于前述的上限值，工艺的精确度可能大幅提升。如果差值小于前述的下限值可能无显著的益处。
在一些实施例中，第一段314的顶部的第一宽度W1可能介于约2nm至约5nm之间。在一些实施例中，第二段312的顶部的第二宽度W2可能为约10nm。
第二段312的顶部(即，第二层308的顶表面308T)低于位元线结构216的顶表面216T，两者之间差距为第二距离D2。第二距离D2大致上是第一段314的垂直长度(例如沿Z轴方向)。第二距离D2可随不同的工艺设计或是产品条件而相应调整。在一些实施例中，第二距离D2可介于约15nm至约35nm之间。如果第二距离D2大于前述的上限值，可能无显著的益处。如果第二距离D2小于前述的下限值，工艺的精确度可能大幅提升，例如开口1000的工艺需更良好的控制。
请参照图11，选择性移除第二层308(请参照图10A)，借此形成气隙1100。气隙1100形成在第一层306和第三层310之间。因此，由“第一层306-气隙1100-第三层310”组成的间隔件结构300可介在第一导电层212和接触插塞500之间。气隙1100可具有大约1的介电常数，借此降低第一导电层212和接触插塞500之间的寄生电容(parasitic capacitance)，从而提升半导体装置的表现。
移除第二层308(请参照图10A)的方法可包括使用选择性蚀刻。含有氧化物的第二层308具有相对于第一层306和第三层310的蚀刻选择性。即，在相同的蚀刻工艺中，对第二层308的蚀刻速率大于对第一层306的蚀刻速率及/或第三层310的蚀刻速率。
在一些实施例中，对第二层308进行气相蚀刻工艺(vapor etch process)。在一些实施例中，气相蚀刻工艺可使用氟化氢(hydrogen fluoride)。
请参照图12，形成绝缘层1200在着陆垫1002、位元线结构216及/或间隔件结构300上方，并且绝缘层1200封盖气隙1100的顶部。绝缘层1200可由任何合适的工艺来沉积，例如CVD、ALD、和PVD。在一些实施例中，绝缘层1200的材料可包括氮化硅。在一些实施例中，绝缘层1200的材料可包括大致上相同于第一层306的材料或第三层310的材料。
以上实施例提供各种益处。借由前述的方法及其所制造的配置结构，间隔件结构可具有朝向位元线结构倾倒的斜面。斜面可增大着陆垫的接触面积，借此降低着陆垫的电阻。因此，半导体装置的表现可有所提升。除此之外，本发明所揭示的方法亦提供在斜面的形成过程中保护气隙完整性的操作。
以上概略说明了本发明数个实施例的特征，使本领域技术人员对于本发明可更为容易理解。任何本领域技术人员应了解到本说明书可轻易作为其他结构或工艺的变更或设计基础，以进行相同于本发明实施例的目的及/或获得相同的优点。任何本领域技术人员亦可理解与上述等同的结构并未脱离本发明的精神及保护范围内，且可在不脱离本发明的精神及范围内，可作更动、替代与修改。
【符号说明】
100:半导体装置
202:基材
204:隔离区域
206:主动区域
206S:源极区域
208:绝缘层
210:直接接触件
210H:开口
212:第一导电层
214:绝缘覆盖层
216:位元线结构
216T:顶表面
300:间隔件结构
300T:顶表面
302:下部
304:上部
306:第一层
308:第二层
310:第三层
312:第二段
314:第一段
400:第二导电层
400T:顶表面
500:接触插塞
600:斜面
700:第三导电层
700T:顶表面
900:第四导电层
900T:顶表面
902:着陆垫材料
1000:开口
1002:着陆垫
1100:气隙
1200:绝缘层
ACT:主动区域
BC:埋入式接触件
BL:位元线
D1:第一距离
D2:第二距离
DC:直接接触件
LP:着陆垫
W1:第一宽度
W2:第二宽度
WL:字元线
X:轴
Y:轴
Z:轴
A-A:线。

Claims (18)

1.一种制造半导体装置的方法，其特征在于，包括：
形成位元线结构在基材上；
形成间隔件结构在该位元线结构的侧壁上；
部分地移除该间隔件结构的上部以形成斜面在该间隔件结构上，其中该斜面朝向该位元线结构倾斜；
形成着陆垫材料以覆盖该间隔件结构并接触该斜面；以及
移除该着陆垫材料的至少一部分以形成着陆垫，其中该着陆垫抵靠在该斜面上。
2.根据权利要求1所述的制造半导体装置的方法，其中进一步包括：
形成导电层以覆盖该间隔件结构的侧壁；以及
电性连接该导电层与该着陆垫，其中该着陆垫位于该导电层上。
3.根据权利要求2所述的制造半导体装置的方法，其中进一步包括：
在部分地移除该间隔件结构的该上部之前，移除该导电层的一部分以暴露出该间隔件结构的该上部。
4.根据权利要求3所述的制造半导体装置的方法，其中在相同工艺设备中移除该导电层的该部分以及部分地移除该间隔件结构的该上部。
5.根据权利要求1所述的制造半导体装置的方法，其中部分地移除该间隔件结构的该上部包括对该间隔件结构的该上部执行干式蚀刻。
6.根据权利要求1所述的制造半导体装置的方法，其中部分地移除该间隔件结构的该上部包括使该位元线结构具有弧角。
7.根据权利要求1所述的制造半导体装置的方法，其中在部分地移除该间隔件结构的该上部之后，该位元线结构的高度大于该间隔件结构的高度。
8.根据权利要求1所述的制造半导体装置的方法，其中形成该着陆垫材料包括：
形成第一导电层在该位元线结构旁边及上方；
整平该第一导电层；以及
形成第二导电层在该位元线结构及经整平的该第一导电层上。
9.根据权利要求8所述的制造半导体装置的方法，其中整平该第一导电层包括整平该位元线结构，使得该第一导电层及该位元线结构彼此共平面。
10.一种半导体装置，其特征在于，包括：
基材；
位元线结构，形成于该基材上并自该基材突出；
间隔件结构，形成于该位元线结构的侧壁上并沿着该位元线结构的侧壁延伸，其中该间隔件结构包括：
第一段，邻近于该间隔件结构的顶部并包括斜面；以及
第二段，位于该第一段下方并包括三层结构，其中该第一段覆盖该第二段的顶部；以及
着陆垫，配置于该位元线结构上并覆盖该斜面。
11.根据权利要求10所述的半导体装置，其中该三层结构包括至少两种不同的材料。
12.根据权利要求11所述的半导体装置，其中该三层结构包括氧化层在该三层结构的中间。
13.根据权利要求11所述的半导体装置，其中该三层结构包括气隙在该三层结构的中间。
14.根据权利要求10所述的半导体装置，其中该第一段包括双层结构。
15.根据权利要求10所述的半导体装置，其中该第一段的宽度从与该第二段连接的交界处至该第一段的顶部递减。
16.根据权利要求10所述的半导体装置，其中该第一段的顶部的宽度比该第二段的顶部的宽度的比值介于20％至50％之间。
17.根据权利要求10所述的半导体装置，其中该第一段的顶部的宽度与该第二段的顶部的宽部之间的差值介于5纳米至8纳米之间。
18.根据权利要求10所述的半导体装置，其中该第一段的垂直长度介于15纳米至35纳米之间。
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