JPH08288474A - 埋設ストラップを有する半導体デバイス及びその製造方法 - Google Patents
埋設ストラップを有する半導体デバイス及びその製造方法Info
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- JPH08288474A JPH08288474A JP8086297A JP8629796A JPH08288474A JP H08288474 A JPH08288474 A JP H08288474A JP 8086297 A JP8086297 A JP 8086297A JP 8629796 A JP8629796 A JP 8629796A JP H08288474 A JPH08288474 A JP H08288474A
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Abstract
ンチ内からドープされた半導体基板中に延びる埋設スト
ラップとを有するトレンチ・キャパシタ構造を備える半
導体デバイス及びその製造方法を提供する。 【解決手段】 半導体トレンチ・キャパシタ構造は、ト
レンチ・キャパシタ及び半導体構造内に浅いトレンチを
形成し、浅いトレンチ内に導電材料の層を付着し、マス
クを使用してストラップを画定して陥没させ、浅いトレ
ンチ内に絶縁材料を付着することによって製作できる。
Description
有するトレンチ・キャパシタ構造を備える半導体デバイ
スに関する。より詳細には、第1段位置合せ埋設ストラ
ップを有するトレンチ・キャパシタ構造を備える半導体
デバイスを製作する方法に関する。
が広いため、様々な半導体メモリが開発されてきた。こ
うした半導体メモリ・デバイスは、絶えず新しくより広
い用途に使用されつつあり、そのため能力がより高くコ
ストのより安い集積回路が必要とされている。したがっ
て、メモリ容量が増大しチップ・サイズが縮小した安価
な半導体デバイスが絶えず求められている。このような
改良は、デバイスの小型化と半導体メモリ・デバイスの
レイアウト及び設計の改善として実現されてきた。
チ・キャパシタと、トレンチ・キャパシタと突合せとな
る能動半導体領域の縁部との間での、電気妨害(すなわ
ち隣接するメモリ・セルのチャネル領域からの漏れによ
る妨害)及び寄生デバイス形成を防止する手段として、
陥凹酸化物(ROX)分離トレンチを使って隣接するト
レンチ・キャパシタ・セルを分離している。したがっ
て、ROX分離トレンチを組み込んだ設計または構造を
利用する場合、2つの構成部品間での電気妨害及び寄生
デバイス形成を避けるために隣接するメモリ・セルのメ
モリ・セル・キャパシタとゲート電極の間で維持しなけ
ればならない最小間隔(ROXトレンチの長さ)があ
る。しかし、ROX分離トレンチが占める半導体基板上
の面積はかなりの大きさである。したがって、ROX分
離トレンチの使用を避けるまたは最小限に抑えるように
半導体デバイスを設計すると、メモリ・アレイをより高
密度に充填することが可能になり、好ましい。
デバイスは、キャパシタ構造中に蓄積された電荷でビッ
トを表す動的メモリ・セルを利用している。DRAMセ
ルでは、コンデンサ構造はFETの記憶ノードと結合し
ていなければならない。しかし、既に既存の半導体デバ
イスが高密度で存在するため、表面ストラップに利用で
きる余地は余りない。その上、デバイス密度が高くフィ
ーチャ・サイズが最小になっているため、加工シーケン
スが、絶えず範囲が増大する構造及び材料に適合する必
要がある。たとえば、接点は一般に、接点を設けるべき
領域の上の不動態層中に接点孔をエッチングし、続いて
その中に導電材料を付着させて形成する。しかし、半導
体デバイスのトポロジのために、接点孔を形成するとし
ばしばゲート導体(ワード線)などの他の表面構造や不
動態層自体に損傷を与えることになる。したがって、半
導体デバイスの様々な領域を接触させるために埋設スト
ラップを設けることがしばしば好ましい。第一に、スト
ラップが埋設されているため、半導体デバイスの表面に
残るスペースが多くなり、したがってさらに高いデバイ
ス密度の実現も容易になる。第二に、ストラップ接点は
集積プロセスの最初に(すなわち多数の構造の形成前
に)形成されるため、他の表面構造に対する潜在的損傷
がなくなる。
時により大きな記憶容量を与え、より高密度に充填した
メモリ・アレイが可能な、半導体メモリ・デバイスの設
計及び方法が絶えず求められている。さらに、共にトレ
ンチ・キャパシタ構造と位置合せされた、埋設ストラッ
プ及び分離構造を有するトレンチ・キャパシタ構造が求
められている。
ベルの位置合せされた分離構造とトレンチ内からドープ
された半導体基板中に延びる埋設ストラップとを有する
トレンチ・キャパシタ構造を備える半導体デバイス及び
その製造方法を提供することである。
は、半導体基板と、前記基板中に延びる第1のトレンチ
と、前記トレンチに隣接するドープされた領域と、前記
ドープ領域中に延び、前記第1トレンチと部分的に交差
する第2のトレンチとを備え、前記第1トレンチが、そ
の中に導電材料が位置する第1の絶縁部分を有し、前記
第2トレンチが、前記第1トレンチ内の前記導電材料と
前記ドープ領域とに隣接する第1の導電部分を有し、前
記第2トレンチがまた、前記第2トレンチを少なくとも
部分的に充填し、かつ前記第2トレンチの前記第1導電
部分の上にそれに隣接して位置する第2の絶縁部分をも
有する、埋設ストラップを有する半導体デバイスを製造
する方法に関する。
中に、導電材料がその中に位置する絶縁層を有する第1
のトレンチを形成するステップと、前記第1トレンチ内
に、前記半導体基板中に延びる第2のトレンチを形成す
るステップと、前記第2トレンチ内に、半導体基板の表
面より下に導電材料の層を形成するステップと、前記第
2トレンチ内の導電材料の、前記第1トレンチ及び前記
半導体基板の上に延びて埋設ストラップを画定する連続
部分を覆って保護層を付着するステップと、前記第2ト
レンチの露出部分を前記埋設ストラップより下まで陥没
させるステップと、前記保護層を除去するステップと、
前記第2トレンチ内に絶縁領域を形成するステップと、
前記第1トレンチ内の導電材料を覆って絶縁層を形成す
るステップとを含む、埋設ステップを有する半導体デバ
イスを製造する方法に関する。
1トレンチを形成する前にシリコン基板を覆う導電材料
を形成するステップを含むことができる。本発明の別の
態様では、この方法はさらに、第1トレンチが上部と下
部を有する内壁によって画定され、かつ前記トレンチ内
部に絶縁層を形成するステップが、前記内壁の底部に薄
い絶縁層を形成するステップと、前記内壁の頂部に厚い
絶縁層を形成するステップとを含むことを特徴とするこ
とができる。
は、その一実施形態を図1及び図2に示すが、p+基板
領域12の上方に形成したNウェル14を有する複合半
導体基板10中に形成することができる。この半導体メ
モリ・デバイスのトレンチ・キャパシタは、導電材料の
充填物28と薄い絶縁層26と側壁で画定された厚い絶
縁層30とを有する深いトレンチ20を備える。埋設ト
ラップを形成する導電材料の連続層42は、深いトレン
チ20内から半導体基板10の能動領域中へと延びて、
トレンチ・キャパシタの導電性充填物28をFETの記
憶ノードと結合する。第2の絶縁層54が、深いトレン
チ内の導電材料充填物28の上と埋設トラップ42の頂
面及び少なくとも一側面の上に延びる。
び図がはっきりするように、本発明の様々な態様を簡略
化して概略的に示してあることに留意されたい。たとえ
ば、本願におけるトレンチ構成の平面図及び垂直断面図
は、幾何学的な形状、特に正方形として図示してある。
しかし、当業者なら理解するであろうが、実際の半導体
方法では、トレンチの実際の形成にはより丸まったフィ
ーチャを組み込むのが普通である。また、本発明の範囲
は特定の形状の構成に限定されるものではない。
発明の半導体メモリ・デバイスの製作中に作成される中
間構造を示す図が示してある。p+基板12上にNウェ
ル14が形成されている複合半導体基板などの半導体基
板10が図3に示してある。当業者なら理解するであろ
うが、ドープ領域の位置と形状は半導体デバイスの具体
的設計によって変わり、代替設計も本発明に含合される
ものである。次に、半導体基板の表面を共形に覆って表
面誘電層18を形成することができる。この誘電層は既
知の複数の方法の任意の一つ、たとえば酸化成長または
化学的気相付着によって形成することができる。半導体
基板を覆う薄い表面誘電層は、単一の薄い絶縁層として
概略的に示してある。しかし、好ましい実施形態では、
この絶縁層は酸化シリコン層と窒化シリコン層など、誘
電材料の複合体を含む。より好ましくは、第1の酸化シ
リコン層が約100Åで、酸化物の上の窒化シリコンの
第2の層が約1000Åである。
層(図示せず)を形成し、パターン化して、半導体基板
内まで深いトレンチ20が形成されるようにすることが
できる。この深いトレンチは、当技術分野で周知の方
法、たとえば反応性イオン・エッチング(RIE)によ
って形成することができる。やはり図3を参照するとわ
かるが、トレンチ20は、底壁と、側壁上部及び側壁下
部を有する側壁とによって画定することができる。側壁
上部は厚い絶縁層30を有し、側壁下部は薄い絶縁層2
6を有することが好ましい。好ましい実施例では、側壁
上部は側壁の約10〜20%を占め、側壁下部は側壁の
下側80〜90%を占める。ただし、これらのパーセン
トは例示にすぎず、他の側壁構成でも本発明は有用であ
ることに留意されたい。
周知の方法、たとえば熱酸化物成長または化学的気相付
着によって、トレンチ側壁に沿って薄い絶縁層26を形
成することができる。この薄い絶縁層は厚さ5〜10n
mとすることが好ましい。この絶縁層は、一般の絶縁材
料、たとえば酸化シリコン、窒化シリコン、好ましくは
この組合せから構成することができる。次に深いトレン
チ20を導電材料28、たとえばホウ素でドープしたポ
リシリコンなどp+ドープ・ポリシリコンで充填するこ
とができる。これにより、トレンチ・キャパシタ構造中
での電荷の蓄積が容易になる。
8の一部分を除去して、トレンチ側壁の上部を露出させ
ることができる。除去の終了する点がトレンチ側壁の上
部と下部を画定する。好ましい実施例では、ポリシリコ
ン充填物はトレンチの下部80%に残ることになる。導
電性充填物28の一部分を除去し、トレンチ側壁の上部
を露出させた後、トレンチ側壁上部に沿って厚い分離層
30を形成することができる。これらの厚い分離層は、
化学的気相付着、熱酸化物成長、あるいは絶縁材料の共
形層を側壁に付着できるその他の手段によって形成する
ことができる。異方性エッチング(たとえばRIE)を
施して、トレンチの側壁上に形成された部分は除去せず
に酸化物の一部分を除去することができる。この厚い分
離層は、前記で論じた薄い絶縁層で利用するものと同様
の通常の誘電体を含むことができる。好ましい実施形態
では、トレンチ側壁上部に沿って形成された薄い分離層
は厚さ約50〜100nmである。しかし、陥凹領域5
2の深さ(図9参照)が後述の寄生デバイスの形成を妨
げるのに十分な深いものである場合は、厚い分離層及び
それを形成するプロセスを省略することができる。
などの導電性充填材料28の第2の付着物を、新しく形
成した厚い分離層30に隣接するトレンチ上部に付着す
ることができる。その後、新しく付着した導電性充填物
28を平面化して、表面誘電体と平行な平面を形成する
ことができ、これは化学機械式研磨やRIEなど当技術
分野で周知の手段によって実施することができる。得ら
れた構造の断面は図3に示す通りである。
を塗布し、露光し、現像して、深いトレンチ20とそれ
に隣接する半導体領域10との一部分の上に連続する領
域を露出させることができる。この露出領域をRIE
(反応性イオン・エッチング)などでエッチ・バックし
て、図4及び図5に示すような浅いトレンチ40を形成
することができる。この分離トレンチの作成に使用する
好ましいエッチング剤は、酸化シリコンとシリコンを非
選択的にエッチングする、CF4/O2を使用するもので
ある。浅いトレンチ40は、側壁の頂部約5〜10%の
深さまで延び、Nウェル領域14や厚い分離層30の下
には延びないことが好ましい。浅いトレンチ40内に未
ドーブのポリシリコン42を付着して平面化した後、フ
ォトリソグラフィ・マスク(図示せず)を除去する。こ
のマスクはポリシリコンの付着温度には耐えられないの
で、ボリシリコンの付着前に除去することが好ましい。
ポリシリコンを浅いトレンチ40内に付着し平面化し
て、過剰の未ドープのポリシリコンを除去し、誘電層と
平行な表面を形成することができる。得られる構造を図
6に示す。図7を参照すると、次いで深いトレンチ20
のドープしたポリシリコン28と浅いトレンチ40の未
ドープのポリシリコン42を半導体基板10の表面より
下まで陥没させて、浅いトレンチ40の下部に未ドープ
のポリシリコンの連続層42を残すことができる。深い
トレンチ中のドープしたポリシリコンと浅いトレンチ中
の未ドープのポリシリコンは、未ドープのポリシリコン
の層が約100nmの厚さで残る深さまでエッチ・バッ
クすることが好ましい。さらに、ドープした半導体領域
14からドーパントを加熱すると、基板または深いトレ
ンチの導電性充填物28あるいはその両方がストラップ
42中に拡散して、それを導電性にすることに留意され
たい。
用するプロセスは、シリコンを表面誘電層18に対して
選択的に陥没させるプロセスで実施することが好まし
い。このような選択的プロセスには、シリコン(ドープ
済みのものも未ドープのものも)を表面誘電層に対して
選択的にエッチングする、エッチング剤を使用するのが
含まれる。なお表面誘電層18はエッチ・ストップとし
て働くことになる。たとえば、薄い表面誘電層が薄い酸
化シリコン層を覆う厚い窒化シリコン層を含むときは、
窒化物に対するポリシリコンの選択的エッチングを使用
することができる。このようなエッチングは当技術分野
で周知であり、その一例は、グエン(Nguyen)等の論
文"Substrate Trenching Mechanism During Plasma and
Magnetically Enhanced Polysilicon Etching",Journa
l of Eletrochenical Society,Vol. 138, No.4, pp.111
2-1117(1991年4月)に記載されており、その内容
を参照により本明細書に組み込む。ポリシリコンを表面
誘電層に対して選択的にエッチングするエッチング剤を
使用する場合でも、この手順中に、表面誘電層の一部分
が消費されることを理解されたい。したがって、特定の
エッチングまたはその他の選択的プロセスの選択性に応
じて、消費される表面誘電層の量が変化する。表面誘電
層所望の厚さもそれに応じて変化する。表面誘電層の厚
さは、加工によってその厚さが、下の半導体基板及びそ
の中の電子素子がエッチングまたは損傷する程度まで減
少しないような厚さとすべきである。厚さ約100〜1
50nmの表面誘電層を利用すると、一般に表面誘電層
がその下の領域への望ましくないエッチングや損傷を防
止するという受け入れ可能な保証を与える。
スを覆ってレジスト50を塗布し、露出し、現像して、
浅いトレンチ40に対するレジスト50の部分を残し、
導電材料42上のレジスト50が半導体基板10と薄い
分離層30と深いトレンチ20の導電性充填物28とを
覆って延びるようにすることができる。レジスト50は
また浅いトレンチ40で画定される領域の外側の深いト
レンチ20と表面誘電層18の限られた部分を覆って延
びることができる。次いで深いトレンチ20と浅いトレ
ンチ40のマスクされず露出しているポリシリコン領域
を陥没させる。この場合も、ポリシリコンを表面誘電層
18に対して選択的にエッチングすることが好ましい。
露出したポリシリコン領域を、浅いトレンチ40の元の
深さより下の深さまで陥没させて、開いた陥凹領域52
を形成する。ただし陥凹領域52をトレンチ40の元の
深さより約200nm以上下の、寄生デバイスの形成を
防止するのに十分な深さにする場合は、前記で論じたよ
うに元の深さ中に厚い酸化物カラーを設ける必要はな
い。
た陥凹領域52を絶縁材料で充填して、第2の絶縁層5
4を形成することができる。適切な絶縁材料の例として
は、それだけに限られるものではないが、酸化シリコ
ン、及び酸化シリコンと窒化シリコンの組合せがある。
好ましい絶縁体は、化学的気相付着によってTEOS
(テトラエトキシシラン)を付着することにより形成す
ることができる。その後、N2雰囲気中での熱高密度化
などによって酸化物を高密度化することができる。シリ
コン構造が耐えられる応力に応じて酸化性雰囲気が好ま
しいこともある。その後、当技術分野で周知の手段によ
って絶縁材料を平面化して、この追加の絶縁体が表面誘
電層と平行な平面を形成するようにすることができる。
浅いトレンチ40内に残った未ドープのポリシリコン4
2が、トレンチ・キャパシタの導電性充填物及びFET
の記憶ノードと接触する埋設ストラップを形成する。
・キャパシタ・セルを利用すると、アレイ・レイアウト
で多くのROX領域を省略することが可能になる。キャ
パシタ100、102は、ワード線104、106と直
角に構成することができる。このとき、トレンチの間隔
は、ROX分離トレンチではなくソース拡散領域のスペ
ース画定の関数となる。というのは、トレンチ・キャパ
シタ100、102が隣接するメモリ・セルの能動半導
体領域と突合せになることができるからである。埋設ス
トラップは、トレンチ・キャパシタ100からトランジ
スタの記憶ノードなど半導体デバイスの能動領域中に延
びることができる。トランジスタは、能動ワード線10
4の下、埋設トラップ42を収容する深いトレンチ10
0の端部の反対側に位置することができる。受動ワード
線106は、トレンチの能動ワード線104とは離れた
側の端部にある埋設ストラップの上を延びることができ
る。
レンチ側壁内で構造が形成され第1レベルが位置合せさ
れた、半導体トレンチ・コンデンサ・セルが提供され
る。これらの製造プロセスの許容差は、本マスク1個分
すなわち浅いトレンチを画定するのに使用されるマスク
までに限定されている。残りの構造は浅いトレンチの壁
と自己位置合せされる。深いトレンチによって利用され
る領域内をFETの記憶ノード中まで延びる埋設ストラ
ップが形成される。このストラップが必要とする絶縁も
回線に配置されて画定され、したがってより高密度に充
填できるメモリ・アレイの構築が可能になる。トレンチ
側壁と位置合せされた第1レベルである本発明の分離構
造を構成することにより、従来、トレンチ・キャパシタ
専用に使用されていた隣接するメモリ・セルの能動半導
体領域からの余分のチップ・スペースがもはや不要とな
る。
して詳細に開示し説明してきたが、本発明の趣旨及び範
囲から逸脱することなく、その形状及び細部に他の変更
を加えることができることを当業者なら理解されよう。
の事項を開示する。
し、該第1のトレンチが導電材料をその中に位置する絶
縁領域を有するように形成するステップと、前記第1ト
レンチ内に、前記半導体基板中に延びる第2のトレンチ
を形成するステップと、前記第2トレンチ内に、半導体
基板の表面より下に導電材料の層を形成するステップ
と、前記第2トレンチ内の導電材料の、前記第1トレン
チ及び前記半導体基板の上に延びて埋設ストラップを画
定する連続部分を覆って保護層を付着するステップと、
前記第2トレンチの露出部分を前記埋設ストラップより
下まで陥没させるステップと、前記保護層を除去するス
テップと、前記第2トレンチ内に絶縁領域を形成するス
テップと、前記第1トレンチ内の導電材料を覆って絶縁
層を形成するステップとを含む、埋設ストラップを有す
る半導体デバイスを製造する方法。 (2)前記第1トレンチを形成する前に、前記半導体基
板を覆って誘電層を形成するステップをさらに含む、上
記(1)に記載の方法。 (3)まず前記半導体基板を覆って酸化シリコンの層を
形成し、次いで前記酸化シリコンを覆って窒化シリコン
の層を形成することによって前記誘電層を形成すること
を特徴とする、上記(2)に記載の方法。 (4)前記絶縁材料が酸化シリコンを含み、前記方法が
さらに前記絶縁層の形成後に前記絶縁材料を高密度化す
るステップを含むことを特徴とする、上記(1)に記載
の方法。 (5)前記第1トレンチが上部と下部を有する内壁によ
って画定され、絶縁層と整列した第1トレンチを形成す
るステップが、前記内壁の下部に薄い絶縁層を形成する
ステップと、前記内壁の上部に厚い絶縁層を形成するス
テップとを含むことを特徴とする、上記(1)に記載の
方法。 (6)前記第1トレンチ中に付着される前記導電材料が
p+ドープしたポリシリコンを含むことを特徴とする、
上記(1)に記載の方法。 (7)前記第2トレンチ中に付着される前記導電材料が
未ドープのポリシリコンを含むことを特徴とする、上記
(6)に記載の方法。 (8)前記保護層を除去する前に前記第1トレンチ内の
導電材料を陥没させることを特徴とする、上記(5)に
記載の方法。 (9)前記第2トレンチ内の前記半導体基板表面より下
に導電材料の層を形成するステップが、前記第2トレン
チ内に導電材料を付着するステップと、前記第2トレン
チ内の前記半導体基板表面より下の導電材料を陥没させ
るステップとを含むことを特徴とする、上記(2)に記
載の方法。 (10)前記第1トレンチ内の導電材料を前記半導体基
板の表面より下まで陥没させるステップをさらに含む、
上記(9)に記載の方法。 (11)前記第2トレンチ内の導電材料を陥没させる前
記ステップと、前記第1トレンチ内の導電材料を陥没さ
せる前記ステップが、前記導電材料を前記導電層に対し
て選択的にエッチングするエッチング剤を使用すること
によって同時に実施されることを特徴とする、上記(1
0)に記載の方法。 (12)前記第2トレンチ内に前記絶縁領域を形成する
ステップと、前記第1トレンチを覆って絶縁層を形成す
るステップが、前記第1トレンチ及び前記第2トレンチ
の前記陥凹部分内に絶縁材料を同時に付着するステップ
を含むことを特徴とする、上記(10)に記載の方法。 (13)半導体基板と、前記基板中に延びる第1のトレ
ンチと、前記トレンチに隣接するドープされた領域と、
前記ドープ領域中に延び、前記第1トレンチと部分的に
交差する第2のトレンチとを備え、前記第1トレンチ
が、その中に導電材料が位置する第1の絶縁部分を有
し、前記第2トレンチが、前記第1トレンチ内の前記導
電材料と前記ドープ領域とに隣接する第1の導電部分を
有し、前記第2トレンチがまた、前記第2トレンチを少
なくとも部分的に充填し、かつ前記第2トレンチの前記
第1導電部分の上にそれに隣接して位置する第2の絶縁
部分をも有する半導体デバイス。 (14)前記第2トレンチが底部を有し、前記ストラッ
プが前記第2トレンチの底部と接触していることを特徴
とする、上記(13)に記載の半導体構造。 (15)前記埋設ストラップの周囲に隣接する第2トレ
ンチの一部分がストラップより下に延びることを特徴と
する、上記(14)に記載の半導体構造。 (16)前記埋設ストラップを覆う前記絶縁層が、前記
第1トレンチ導電材料の上を延びることを特徴とする、
上記(13)に記載の半導体構造。 (17)前記半導体基板の表面を覆う導電層をさらに備
える、上記(13)に記載の半導体構造。 (18)前記導電層が酸化シリコンの層を覆う窒化シリ
コンの層を含むことを特徴とする、上記(17)に記載
の半導体構造。 (19)トランジスタが、第1トレンチに隣接し、前記
埋設ストラップと対向する位置にあることを特徴とす
る、上記(13)に記載の半導体構造。 (20)電子デバイスの能動半導体チャネルが前記第1
トレンチに隣接していることを特徴とする、上記(1
8)に記載の半導体構造。
明のトレンチ・キャパシタ・セルの平面図である。
で切断した断面図である。
セルを製造する際に作成される構造のA−A'で切断し
た断面図である。
セルを製造する際に作成される構造の図5に対応する平
面図である。
セルを製造する際に作成される構造のA−A'で切断し
た断面図である。
セルを製造する際に作成される構造のA−A'で切断し
た断面図である。
セルを製造する際に作成される構造のA−A'で切断し
た断面図である。
セルを製造する際に作成される構造の図9に対応する平
面図である。
セルを製造する際に作成される構造のA−A'で切断し
た断面図である。
込んだメモリ・アレイ設計を示す、半導体デバイスの部
分平面図である。
Claims (20)
- 【請求項1】半導体基板中に第1のトレンチを有し、該
第1のトレンチが導電材料をその中に位置する絶縁領域
を有するように形成するステップと、 前記第1トレンチ内に、前記半導体基板中に延びる第2
のトレンチを形成するステップと、 前記第2トレンチ内に、半導体基板の表面より下に導電
材料の層を形成するステップと、 前記第2トレンチ内の導電材料の、前記第1トレンチ及
び前記半導体基板の上に延びて埋設ストラップを画定す
る連続部分を覆って保護層を付着するステップと、 前記第2トレンチの露出部分を前記埋設ストラップより
下まで陥没させるステップと、 前記保護層を除去するステップと、 前記第2トレンチ内に絶縁領域を形成するステップと、 前記第1トレンチ内の導電材料を覆って絶縁層を形成す
るステップとを含む、埋設ストラップを有する半導体デ
バイスを製造する方法。 - 【請求項2】前記第1トレンチを形成する前に、前記半
導体基板を覆って誘電層を形成するステップをさらに含
む、請求項1に記載の方法。 - 【請求項3】まず前記半導体基板を覆って酸化シリコン
の層を形成し、次いで前記酸化シリコンを覆って窒化シ
リコンの層を形成することによって前記誘電層を形成す
ることを特徴とする、請求項2に記載の方法。 - 【請求項4】前記絶縁材料が酸化シリコンを含み、前記
方法がさらに前記絶縁層の形成後に前記絶縁材料を高密
度化するステップを含むことを特徴とする、請求項1に
記載の方法。 - 【請求項5】前記第1トレンチが上部と下部を有する内
壁によって画定され、絶縁層と整列した第1トレンチを
形成するステップが、 前記内壁の下部に薄い絶縁層を形成するステップと、 前記内壁の上部に厚い絶縁層を形成するステップと を含むことを特徴とする、請求項1に記載の方法。 - 【請求項6】前記第1トレンチ中に付着される前記導電
材料がp+ドープしたポリシリコンを含むことを特徴と
する、請求項1に記載の方法。 - 【請求項7】前記第2トレンチ中に付着される前記導電
材料が未ドープのポリシリコンを含むことを特徴とす
る、請求項6に記載の方法。 - 【請求項8】前記保護層を除去する前に前記第1トレン
チ内の導電材料を陥没させることを特徴とする、請求項
5に記載の方法。 - 【請求項9】前記第2トレンチ内の前記半導体基板表面
より下に導電材料の層を形成するステップが、 前記第2トレンチ内に導電材料を付着するステップと、 前記第2トレンチ内の前記半導体基板表面より下の導電
材料を陥没させるステップとを含むことを特徴とする、
請求項2に記載の方法。 - 【請求項10】前記第1トレンチ内の導電材料を前記半
導体基板の表面より下まで陥没させるステップをさらに
含む、請求項9に記載の方法。 - 【請求項11】前記第2トレンチ内の導電材料を陥没さ
せる前記ステップと、前記第1トレンチ内の導電材料を
陥没させる前記ステップが、前記導電材料を前記導電層
に対して選択的にエッチングするエッチング剤を使用す
ることによって同時に実施されることを特徴とする、請
求項10に記載の方法。 - 【請求項12】前記第2トレンチ内に前記絶縁領域を形
成するステップと、前記第1トレンチを覆って絶縁層を
形成するステップが、前記第1トレンチ及び前記第2ト
レンチの前記陥凹部分内に絶縁材料を同時に付着するス
テップを含むことを特徴とする、請求項10に記載の方
法。 - 【請求項13】半導体基板と、 前記基板中に延びる第1のトレンチと、 前記トレンチに隣接するドープされた領域と、 前記ドープ領域中に延び、前記第1トレンチと部分的に
交差する第2のトレンチとを備え、 前記第1トレンチが、その中に導電材料が位置する第1
の絶縁部分を有し、前記第2トレンチが、前記第1トレ
ンチ内の前記導電材料と前記ドープ領域とに隣接する第
1の導電部分を有し、前記第2トレンチがまた、前記第
2トレンチを少なくとも部分的に充填し、かつ前記第2
トレンチの前記第1導電部分の上にそれに隣接して位置
する第2の絶縁部分をも有する半導体デバイス。 - 【請求項14】前記第2トレンチが底部を有し、前記ス
トラップが前記第2トレンチの底部と接触していること
を特徴とする、請求項13に記載の半導体構造。 - 【請求項15】前記埋設ストラップの周囲に隣接する第
2トレンチの一部分がストラップより下に延びることを
特徴とする、請求項14に記載の半導体構造。 - 【請求項16】前記埋設ストラップを覆う前記絶縁層
が、前記第1トレンチ導電材料の上を延びることを特徴
とする、請求項13に記載の半導体構造。 - 【請求項17】前記半導体基板の表面を覆う導電層をさ
らに備える、請求項13に記載の半導体構造。 - 【請求項18】前記導電層が酸化シリコンの層を覆う窒
化シリコンの層を含むことを特徴とする、請求項17に
記載の半導体構造。 - 【請求項19】トランジスタが、第1トレンチに隣接
し、前記埋設ストラップと対向する位置にあることを特
徴とする、請求項13に記載の半導体構造。 - 【請求項20】電子デバイスの能動半導体チャネルが前
記第1トレンチに隣接していることを特徴とする、請求
項18に記載の半導体構造。
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