JP3634918B2 - 埋設ストラップを有する半導体デバイス及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、埋設ストラップを有するトレンチ・キャパシタ構造を備える半導体デバイスに関する。より詳細には、第１段位置合せ埋設ストラップを有するトレンチ・キャパシタ構造を備える半導体デバイスを製作する方法に関する。
【０００２】
【従来の技術】
集積回路が広く使用され、その応用範囲が広いため、様々な半導体メモリが開発されてきた。こうした半導体メモリ・デバイスは、絶えず新しくより広い用途に使用されつつあり、そのため能力がより高くコストのより安い集積回路が必要とされている。したがって、メモリ容量が増大しチップ・サイズが縮小した安価な半導体デバイスが絶えず求められている。このような改良は、デバイスの小型化と半導体メモリ・デバイスのレイアウト及び設計の改善として実現されてきた。
【０００３】
従来技術によるデバイスの多くは、トレンチ・キャパシタと、トレンチ・キャパシタと突合せとなる能動半導体領域の縁部との間での、電気妨害（すなわち隣接するメモリ・セルのチャネル領域からの漏れによる妨害）及び寄生デバイス形成を防止する手段として、陥凹酸化物（ＲＯＸ）分離トレンチを使って隣接するトレンチ・キャパシタ・セルを分離している。したがって、ＲＯＸ分離トレンチを組み込んだ設計または構造を利用する場合、２つの構成部品間での電気妨害及び寄生デバイス形成を避けるために隣接するメモリ・セルのメモリ・セル・キャパシタとゲート電極の間で維持しなければならない最小間隔（ＲＯＸトレンチの長さ）がある。しかし、ＲＯＸ分離トレンチが占める半導体基板上の面積はかなりの大きさである。したがって、ＲＯＸ分離トレンチの使用を避けるまたは最小限に抑えるように半導体デバイスを設計すると、メモリ・アレイをより高密度に充填することが可能になり、好ましい。
【０００４】
さらに、ＤＲＡＭセルなど多くのメモリ・デバイスは、キャパシタ構造中に蓄積された電荷でビットを表す動的メモリ・セルを利用している。ＤＲＡＭセルでは、コンデンサ構造はＦＥＴの記憶ノードと結合していなければならない。しかし、既に既存の半導体デバイスが高密度で存在するため、表面ストラップに利用できる余地は余りない。その上、デバイス密度が高くフィーチャ・サイズが最小になっているため、加工シーケンスが、絶えず範囲が増大する構造及び材料に適合する必要がある。たとえば、接点は一般に、接点を設けるべき領域の上の不動態層中に接点孔をエッチングし、続いてその中に導電材料を付着させて形成する。しかし、半導体デバイスのトポロジのために、接点孔を形成するとしばしばゲート導体（ワード線）などの他の表面構造や不動態層自体に損傷を与えることになる。したがって、半導体デバイスの様々な領域を接触させるために埋設ストラップを設けることがしばしば好ましい。第一に、ストラップが埋設されているため、半導体デバイスの表面に残るスペースが多くなり、したがってさらに高いデバイス密度の実現も容易になる。第二に、ストラップ接点は集積プロセスの最初に（すなわち多数の構造の形成前に）形成されるため、他の表面構造に対する潜在的損傷がなくなる。
【０００５】
より少数の加工シーケンスを使用すると同時により大きな記憶容量を与え、より高密度に充填したメモリ・アレイが可能な、半導体メモリ・デバイスの設計及び方法が絶えず求められている。さらに、共にトレンチ・キャパシタ構造と位置合せされた、埋設ストラップ及び分離構造を有するトレンチ・キャパシタ構造が求められている。
【０００６】
【発明が解決しようとする課題】
本願の目的は、第１レベルの位置合せされた分離構造とトレンチ内からドープされた半導体基板中に延びる埋設ストラップとを有するトレンチ・キャパシタ構造を備える半導体デバイス及びその製造方法を提供することである。
【０００７】
【課題を解決するための手段】
一態様において、本発明は、
半導体基板と、
前記基板中に延びる第１のトレンチと、
前記トレンチに隣接するドープされた領域と、
前記ドープ領域中に延び、前記第１トレンチと部分的に交差する第２のトレンチとを備え、
前記第１トレンチが、その中に導電材料が位置する第１の絶縁部分を有し、前記第２トレンチが、前記第１トレンチ内の前記導電材料と前記ドープ領域とに隣接する第１の導電部分を有し、前記第２トレンチがまた、前記第２トレンチを少なくとも部分的に充填し、かつ前記第２トレンチの前記第１導電部分の上にそれに隣接して位置する第２の絶縁部分をも有する、
埋設ストラップを有する半導体デバイスを製造する方法に関する。
【０００８】
別の態様において、本発明は、
半導体基板中に、導電材料がその中に位置する絶縁層を有する第１のトレンチを形成するステップと、
前記第１トレンチ内に、前記半導体基板中に延びる第２のトレンチを形成するステップと、
前記第２トレンチ内に、半導体基板の表面より下に導電材料の層を形成するステップと、
前記第２トレンチ内の導電材料の、前記第１トレンチ及び前記半導体基板の上に延びて埋設ストラップを画定する連続部分を覆って保護層を付着するステップと、
前記第２トレンチの露出部分を前記埋設ストラップより下まで陥没させるステップと、
前記保護層を除去するステップと、
前記第２トレンチ内に絶縁領域を形成するステップと、
前記第１トレンチ内の導電材料を覆って絶縁層を形成するステップと
を含む、埋設ステップを有する半導体デバイスを製造する方法に関する。
【０００９】
別の態様では、この方法はさらに、前記第１トレンチを形成する前にシリコン基板を覆う導電材料を形成するステップを含むことができる。本発明の別の態様では、この方法はさらに、第１トレンチが上部と下部を有する内壁によって画定され、かつ前記トレンチ内部に絶縁層を形成するステップが、
前記内壁の底部に薄い絶縁層を形成するステップと、
前記内壁の頂部に厚い絶縁層を形成するステップとを含むことを特徴とすることができる。
【００１０】
【発明の実施の形態】
本発明の半導体メモリ・デバイスは、その一実施形態を図１及び図２に示すが、ｐ＋基板領域１２の上方に形成したＮウェル１４を有する複合半導体基板１０中に形成することができる。この半導体メモリ・デバイスのトレンチ・キャパシタは、導電材料の充填物２８と薄い絶縁層２６と側壁で画定された厚い絶縁層３０とを有する深いトレンチ２０を備える。埋設トラップを形成する導電材料の連続層４２は、深いトレンチ２０内から半導体基板１０の能動領域中へと延びて、トレンチ・キャパシタの導電性充填物２８をＦＥＴの記憶ノードと結合する。第２の絶縁層５４が、深いトレンチ内の導電材料充填物２８の上と埋設トラップ４２の頂面及び少なくとも一側面の上に延びる。
【００１１】
本明細書の全体を通して、本発明の説明及び図がはっきりするように、本発明の様々な態様を簡略化して概略的に示してあることに留意されたい。たとえば、本願におけるトレンチ構成の平面図及び垂直断面図は、幾何学的な形状、特に正方形として図示してある。しかし、当業者なら理解するであろうが、実際の半導体方法では、トレンチの実際の形成にはより丸まったフィーチャを組み込むのが普通である。また、本発明の範囲は特定の形状の構成に限定されるものではない。
【００１２】
図３ないし図９を見るとわかるように、本発明の半導体メモリ・デバイスの製作中に作成される中間構造を示す図が示してある。ｐ＋基板１２上にＮウェル１４が形成されている複合半導体基板などの半導体基板１０が図３に示してある。当業者なら理解するであろうが、ドープ領域の位置と形状は半導体デバイスの具体的設計によって変わり、代替設計も本発明に含合されるものである。次に、半導体基板の表面を共形に覆って表面誘電層１８を形成することができる。この誘電層は既知の複数の方法の任意の一つ、たとえば酸化成長または化学的気相付着によって形成することができる。半導体基板を覆う薄い表面誘電層は、単一の薄い絶縁層として概略的に示してある。しかし、好ましい実施形態では、この絶縁層は酸化シリコン層と窒化シリコン層など、誘電材料の複合体を含む。より好ましくは、第１の酸化シリコン層が約１００Åで、酸化物の上の窒化シリコンの第２の層が約１０００Åである。
【００１３】
表面誘電層１８の頂面にマスキング酸化物層（図示せず）を形成し、パターン化して、半導体基板内まで深いトレンチ２０が形成されるようにすることができる。この深いトレンチは、当技術分野で周知の方法、たとえば反応性イオン・エッチング（ＲＩＥ）によって形成することができる。やはり図３を参照するとわかるが、トレンチ２０は、底壁と、側壁上部及び側壁下部を有する側壁とによって画定することができる。側壁上部は厚い絶縁層３０を有し、側壁下部は薄い絶縁層２６を有することが好ましい。好ましい実施例では、側壁上部は側壁の約１０〜２０％を占め、側壁下部は側壁の下側８０〜９０％を占める。ただし、これらのパーセントは例示にすぎず、他の側壁構成でも本発明は有用であることに留意されたい。
【００１４】
深いトレンチ２０を形成した後、当技術で周知の方法、たとえば熱酸化物成長または化学的気相付着によって、トレンチ側壁に沿って薄い絶縁層２６を形成することができる。この薄い絶縁層は厚さ５〜１０ｎｍとすることが好ましい。この絶縁層は、一般の絶縁材料、たとえば酸化シリコン、窒化シリコン、好ましくはこの組合せから構成することができる。次に深いトレンチ２０を導電材料２８、たとえばホウ素でドープしたポリシリコンなどｐ＋ドープ・ポリシリコンで充填することができる。これにより、トレンチ・キャパシタ構造中での電荷の蓄積が容易になる。
【００１５】
その後、深いトレンチ２０から導電材料２８の一部分を除去して、トレンチ側壁の上部を露出させることができる。除去の終了する点がトレンチ側壁の上部と下部を画定する。好ましい実施例では、ポリシリコン充填物はトレンチの下部８０％に残ることになる。導電性充填物２８の一部分を除去し、トレンチ側壁の上部を露出させた後、トレンチ側壁上部に沿って厚い分離層３０を形成することができる。これらの厚い分離層は、化学的気相付着、熱酸化物成長、あるいは絶縁材料の共形層を側壁に付着できるその他の手段によって形成することができる。異方性エッチング（たとえばＲＩＥ）を施して、トレンチの側壁上に形成された部分は除去せずに酸化物の一部分を除去することができる。この厚い分離層は、前記で論じた薄い絶縁層で利用するものと同様の通常の誘電体を含むことができる。好ましい実施形態では、トレンチ側壁上部に沿って形成された薄い分離層は厚さ約５０〜１００ｎｍである。しかし、陥凹領域５２の深さ（図９参照）が後述の寄生デバイスの形成を妨げるのに十分な深いものである場合は、厚い分離層及びそれを形成するプロセスを省略することができる。
【００１６】
その後、ホウ素でドープしたポリシリコンなどの導電性充填材料２８の第２の付着物を、新しく形成した厚い分離層３０に隣接するトレンチ上部に付着することができる。その後、新しく付着した導電性充填物２８を平面化して、表面誘電体と平行な平面を形成することができ、これは化学機械式研磨やＲＩＥなど当技術分野で周知の手段によって実施することができる。得られた構造の断面は図３に示す通りである。
【００１７】
フォトリソグラフィ・マスク（図示せず）を塗布し、露光し、現像して、深いトレンチ２０とそれに隣接する半導体領域１０との一部分の上に連続する領域を露出させることができる。この露出領域をＲＩＥ（反応性イオン・エッチング）などでエッチ・バックして、図４及び図５に示すような浅いトレンチ４０を形成することができる。この分離トレンチの作成に使用する好ましいエッチング剤は、酸化シリコンとシリコンを非選択的にエッチングする、ＣＦ４／Ｏ２を使用するものである。浅いトレンチ４０は、側壁の頂部約５〜１０％の深さまで延び、Ｎウェル領域１４や厚い分離層３０の下には延びないことが好ましい。浅いトレンチ４０内に未ドーブのポリシリコン４２を付着して平面化した後、フォトリソグラフィ・マスク（図示せず）を除去する。このマスクはポリシリコンの付着温度には耐えられないので、ボリシリコンの付着前に除去することが好ましい。
【００１８】
次いで導電材料４２、たとえば未ドープのポリシリコンを浅いトレンチ４０内に付着し平面化して、過剰の未ドープのポリシリコンを除去し、誘電層と平行な表面を形成することができる。得られる構造を図６に示す。図７を参照すると、次いで深いトレンチ２０のドープしたポリシリコン２８と浅いトレンチ４０の未ドープのポリシリコン４２を半導体基板１０の表面より下まで陥没させて、浅いトレンチ４０の下部に未ドープのポリシリコンの連続層４２を残すことができる。深いトレンチ中のドープしたポリシリコンと浅いトレンチ中の未ドープのポリシリコンは、未ドープのポリシリコンの層が約１００ｎｍの厚さで残る深さまでエッチ・バックすることが好ましい。さらに、ドープした半導体領域１４からドーパントを加熱すると、基板または深いトレンチの導電性充填物２８あるいはその両方がストラップ４２中に拡散して、それを導電性にすることに留意されたい。
【００１９】
露出したシリコン材料を陥没させるのに利用するプロセスは、シリコンを表面誘電層１８に対して選択的に陥没させるプロセスで実施することが好ましい。このような選択的プロセスには、シリコン（ドープ済みのものも未ドープのものも）を表面誘電層に対して選択的にエッチングする、エッチング剤を使用するのが含まれる。なお表面誘電層１８はエッチ・ストップとして働くことになる。たとえば、薄い表面誘電層が薄い酸化シリコン層を覆う厚い窒化シリコン層を含むときは、窒化物に対するポリシリコンの選択的エッチングを使用することができる。このようなエッチングは当技術分野で周知であり、その一例は、グエン（Ｎｇｕｙｅｎ）等の論文”Ｓｕｂｓｔｒａｔｅ Ｔｒｅｎｃｈｉｎｇ Ｍｅｃｈａｎｉｓｍ Ｄｕｒｉｎｇ Ｐｌａｓｍａ ａｎｄ Ｍａｇｎｅｔｉｃａｌｌｙ Ｅｎｈａｎｃｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ Ｅｔｃｈｉｎｇ”，Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｔｒｏｃｈｅｎｉｃａｌ Ｓｏｃｉｅｔｙ，Ｖｏｌ． １３８， Ｎｏ．４， ｐｐ．１１１２−１１１７（１９９１年４月）に記載されており、その内容を参照により本明細書に組み込む。ポリシリコンを表面誘電層に対して選択的にエッチングするエッチング剤を使用する場合でも、この手順中に、表面誘電層の一部分が消費されることを理解されたい。したがって、特定のエッチングまたはその他の選択的プロセスの選択性に応じて、消費される表面誘電層の量が変化する。表面誘電層所望の厚さもそれに応じて変化する。表面誘電層の厚さは、加工によってその厚さが、下の半導体基板及びその中の電子素子がエッチングまたは損傷する程度まで減少しないような厚さとすべきである。厚さ約１００〜１５０ｎｍの表面誘電層を利用すると、一般に表面誘電層がその下の領域への望ましくないエッチングや損傷を防止するという受け入れ可能な保証を与える。
【００２０】
図８及び図９に示すように、半導体デバイスを覆ってレジスト５０を塗布し、露出し、現像して、浅いトレンチ４０に対するレジスト５０の部分を残し、導電材料４２上のレジスト５０が半導体基板１０と薄い分離層３０と深いトレンチ２０の導電性充填物２８とを覆って延びるようにすることができる。レジスト５０はまた浅いトレンチ４０で画定される領域の外側の深いトレンチ２０と表面誘電層１８の限られた部分を覆って延びることができる。次いで深いトレンチ２０と浅いトレンチ４０のマスクされず露出しているポリシリコン領域を陥没させる。この場合も、ポリシリコンを表面誘電層１８に対して選択的にエッチングすることが好ましい。露出したポリシリコン領域を、浅いトレンチ４０の元の深さより下の深さまで陥没させて、開いた陥凹領域５２を形成する。ただし陥凹領域５２をトレンチ４０の元の深さより約２００ｎｍ以上下の、寄生デバイスの形成を防止するのに十分な深さにする場合は、前記で論じたように元の深さ中に厚い酸化物カラーを設ける必要はない。
【００２１】
その後、図１及び図２に示すように、開いた陥凹領域５２を絶縁材料で充填して、第２の絶縁層５４を形成することができる。適切な絶縁材料の例としては、それだけに限られるものではないが、酸化シリコン、及び酸化シリコンと窒化シリコンの組合せがある。好ましい絶縁体は、化学的気相付着によってＴＥＯＳ（テトラエトキシシラン）を付着することにより形成することができる。その後、Ｎ２雰囲気中での熱高密度化などによって酸化物を高密度化することができる。シリコン構造が耐えられる応力に応じて酸化性雰囲気が好ましいこともある。その後、当技術分野で周知の手段によって絶縁材料を平面化して、この追加の絶縁体が表面誘電層と平行な平面を形成するようにすることができる。浅いトレンチ４０内に残った未ドープのポリシリコン４２が、トレンチ・キャパシタの導電性充填物及びＦＥＴの記憶ノードと接触する埋設ストラップを形成する。
【００２２】
図１０に示すように、本発明のトレンチ・キャパシタ・セルを利用すると、アレイ・レイアウトで多くのＲＯＸ領域を省略することが可能になる。キャパシタ１００、１０２は図１０に示すように、ワード線１０４、１０６の方向と直角になる２つの端部（例えば、「第１の端部」、「第２の端部」と呼ぶとする。）に確定される長手形状に構成することができる。このとき、トレンチの間隔は、ＲＯＸ分離トレンチは不要なためソース拡散領域のスペースの関数となる。その結果、トレンチ・キャパシタ１００と１０２のそれぞれを、隣接するメモリ・セルの能動半導体領域と突合せて配置することができる。埋設ストラップは、トレンチ・キャパシタ１００からトランジスタの能動半導体領域（例えば、記憶ノード）に延びることができる。また、キャパシタ・セル１００のトランジスタの能動半導体領域を、能動ワード線１０４の下に配置することができ、この能動半導体領域の配置は、埋設トラップ４２を収容するトレンチ１００の端部（第２の端部）の側とは反対の端部（第１の端部）の側である。他方、ワード線１０６は、トレンチ１００の能動ワード線１０４の側とは反対の端部（第２の端部）の側にある埋設ストラップの上を延びることができる。
【００２３】
本発明の上記の諸実施形態の結果、深いトレンチ側壁内で構造が形成され第１レベルが位置合せされた、半導体トレンチ・コンデンサ・セルが提供される。これらの製造プロセスの許容差は、本マスク１個分すなわち浅いトレンチを画定するのに使用されるマスクまでに限定されている。残りの構造は浅いトレンチの壁と自己位置合せされる。深いトレンチによって利用される領域内をＦＥＴの記憶ノード中まで延びる埋設ストラップが形成される。このストラップが必要とする絶縁も回線に配置されて画定され、したがってより高密度に充填できるメモリ・アレイの構築が可能になる。トレンチ側壁と位置合せされた第１レベルである本発明の分離構造を構成することにより、従来、トレンチ・キャパシタ専用に使用されていた隣接するメモリ・セルの能動半導体領域からの余分のチップ・スペースがもはや不要となる。
【００２４】
以上、本発明をその好ましい実施形態に関して詳細に開示し説明してきたが、本発明の趣旨及び範囲から逸脱することなく、その形状及び細部に他の変更を加えることができることを当業者なら理解されよう。
【００２５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２６】
（１）半導体基板中に第１のトレンチを有し、該第１のトレンチが導電材料をその中に位置する絶縁領域を有するように形成するステップと、
前記第１トレンチ内に、前記半導体基板中に延びる第２のトレンチを形成するステップと、
前記第２トレンチ内に、半導体基板の表面より下に導電材料の層を形成するステップと、
前記第２トレンチ内の導電材料の、前記第１トレンチ及び前記半導体基板の上に延びて埋設ストラップを画定する連続部分を覆って保護層を付着するステップと、
前記第２トレンチの露出部分を前記埋設ストラップより下まで陥没させるステップと、
前記保護層を除去するステップと、
前記第２トレンチ内に絶縁領域を形成するステップと、
前記第１トレンチ内の導電材料を覆って絶縁層を形成するステップと
を含む、埋設ストラップを有する半導体デバイスを製造する方法。
（２）前記第１トレンチを形成する前に、前記半導体基板を覆って誘電層を形成するステップをさらに含む、上記（１）に記載の方法。
（３）まず前記半導体基板を覆って酸化シリコンの層を形成し、次いで前記酸化シリコンを覆って窒化シリコンの層を形成することによって前記誘電層を形成することを特徴とする、上記（２）に記載の方法。
（４）前記絶縁材料が酸化シリコンを含み、前記方法がさらに前記絶縁層の形成後に前記絶縁材料を高密度化するステップを含むことを特徴とする、上記（１）に記載の方法。
（５）前記第１トレンチが上部と下部を有する内壁によって画定され、絶縁層と整列した第１トレンチを形成するステップが、
前記内壁の下部に薄い絶縁層を形成するステップと、
前記内壁の上部に厚い絶縁層を形成するステップと
を含むことを特徴とする、上記（１）に記載の方法。
（６）前記第１トレンチ中に付着される前記導電材料がｐ＋ドープしたポリシリコンを含むことを特徴とする、上記（１）に記載の方法。
（７）前記第２トレンチ中に付着される前記導電材料が未ドープのポリシリコンを含むことを特徴とする、上記（６）に記載の方法。
（８）前記保護層を除去する前に前記第１トレンチ内の導電材料を陥没させることを特徴とする、上記（５）に記載の方法。
（９）前記第２トレンチ内の前記半導体基板表面より下に導電材料の層を形成するステップが、
前記第２トレンチ内に導電材料を付着するステップと、
前記第２トレンチ内の前記半導体基板表面より下の導電材料を陥没させるステップとを含むことを特徴とする、上記（２）に記載の方法。
（１０）前記第１トレンチ内の導電材料を前記半導体基板の表面より下まで陥没させるステップをさらに含む、上記（９）に記載の方法。
（１１）前記第２トレンチ内の導電材料を陥没させる前記ステップと、前記第１トレンチ内の導電材料を陥没させる前記ステップが、前記導電材料を前記導電層に対して選択的にエッチングするエッチング剤を使用することによって同時に実施されることを特徴とする、上記（１０）に記載の方法。
（１２）前記第２トレンチ内に前記絶縁領域を形成するステップと、前記第１トレンチを覆って絶縁層を形成するステップが、前記第１トレンチ及び前記第２トレンチの前記陥凹部分内に絶縁材料を同時に付着するステップを含むことを特徴とする、上記（１０）に記載の方法。
（１３）半導体基板と、
前記基板中に延びる第１のトレンチと、
前記トレンチに隣接するドープされた領域と、
前記ドープ領域中に延び、前記第１トレンチと部分的に交差する第２のトレンチとを備え、
前記第１トレンチが、その中に導電材料が位置する第１の絶縁部分を有し、前記第２トレンチが、前記第１トレンチ内の前記導電材料と前記ドープ領域とに隣接する第１の導電部分を有し、前記第２トレンチがまた、前記第２トレンチを少なくとも部分的に充填し、かつ前記第２トレンチの前記第１導電部分の上にそれに隣接して位置する第２の絶縁部分をも有する
半導体デバイス。
（１４）前記第２トレンチが底部を有し、前記ストラップが前記第２トレンチの底部と接触していることを特徴とする、上記（１３）に記載の半導体構造。
（１５）前記埋設ストラップの周囲に隣接する第２トレンチの一部分がストラップより下に延びることを特徴とする、上記（１４）に記載の半導体構造。
（１６）前記埋設ストラップを覆う前記絶縁層が、前記第１トレンチ導電材料の上を延びることを特徴とする、上記（１３）に記載の半導体構造。
（１７）前記半導体基板の表面を覆う導電層をさらに備える、上記（１３）に記載の半導体構造。
（１８）前記導電層が酸化シリコンの層を覆う窒化シリコンの層を含むことを特徴とする、上記（１７）に記載の半導体構造。
（１９）トランジスタが、第１トレンチに隣接し、前記埋設ストラップと対向する位置にあることを特徴とする、上記（１３）に記載の半導体構造。
（２０）電子デバイスの能動半導体チャネルが前記第１トレンチに隣接していることを特徴とする、上記（１８）に記載の半導体構造。
【図面の簡単な説明】
【図１】陰影付きで示した埋設ストラップを備えた本発明のトレンチ・キャパシタ・セルの平面図である。
【図２】図１のトレンチ・キャパシタ・セルのＡ−Ａ’で切断した断面図である。
【図３】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造のＡ−Ａ’で切断した断面図である。
【図４】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造の図５に対応する平面図である。
【図５】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造のＡ−Ａ’で切断した断面図である。
【図６】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造のＡ−Ａ’で切断した断面図である。
【図７】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造のＡ−Ａ’で切断した断面図である。
【図８】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造の図９に対応する平面図である。
【図９】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造のＡ−Ａ’で切断した断面図である。
【図１０】本発明のトレンチ・キャパシタ・セルを組み込んだメモリ・アレイ設計を示す、半導体デバイスの部分平面図である。
【符号の説明】
１０ 複合半導体基板
１２ ｐ＋基板領域
１４ Ｎウェル
１８ 表面誘電層
２０ 深いトレンチ
２６ 浅い絶縁層
２８ 導電性充填物
３０ 厚い分離層
４０ 浅いトレンチ
４２ 埋設トラップ
５０ レジスト
５２ 陥凹領域
５４ 第２分離層
【発明の属する技術分野】
本発明は、埋設ストラップを有するトレンチ・キャパシタ構造を備える半導体デバイスに関する。より詳細には、第１段位置合せ埋設ストラップを有するトレンチ・キャパシタ構造を備える半導体デバイスを製作する方法に関する。
【０００２】
【従来の技術】
集積回路が広く使用され、その応用範囲が広いため、様々な半導体メモリが開発されてきた。こうした半導体メモリ・デバイスは、絶えず新しくより広い用途に使用されつつあり、そのため能力がより高くコストのより安い集積回路が必要とされている。したがって、メモリ容量が増大しチップ・サイズが縮小した安価な半導体デバイスが絶えず求められている。このような改良は、デバイスの小型化と半導体メモリ・デバイスのレイアウト及び設計の改善として実現されてきた。
【０００３】
従来技術によるデバイスの多くは、トレンチ・キャパシタと、トレンチ・キャパシタと突合せとなる能動半導体領域の縁部との間での、電気妨害（すなわち隣接するメモリ・セルのチャネル領域からの漏れによる妨害）及び寄生デバイス形成を防止する手段として、陥凹酸化物（ＲＯＸ）分離トレンチを使って隣接するトレンチ・キャパシタ・セルを分離している。したがって、ＲＯＸ分離トレンチを組み込んだ設計または構造を利用する場合、２つの構成部品間での電気妨害及び寄生デバイス形成を避けるために隣接するメモリ・セルのメモリ・セル・キャパシタとゲート電極の間で維持しなければならない最小間隔（ＲＯＸトレンチの長さ）がある。しかし、ＲＯＸ分離トレンチが占める半導体基板上の面積はかなりの大きさである。したがって、ＲＯＸ分離トレンチの使用を避けるまたは最小限に抑えるように半導体デバイスを設計すると、メモリ・アレイをより高密度に充填することが可能になり、好ましい。
【０００４】
さらに、ＤＲＡＭセルなど多くのメモリ・デバイスは、キャパシタ構造中に蓄積された電荷でビットを表す動的メモリ・セルを利用している。ＤＲＡＭセルでは、コンデンサ構造はＦＥＴの記憶ノードと結合していなければならない。しかし、既に既存の半導体デバイスが高密度で存在するため、表面ストラップに利用できる余地は余りない。その上、デバイス密度が高くフィーチャ・サイズが最小になっているため、加工シーケンスが、絶えず範囲が増大する構造及び材料に適合する必要がある。たとえば、接点は一般に、接点を設けるべき領域の上の不動態層中に接点孔をエッチングし、続いてその中に導電材料を付着させて形成する。しかし、半導体デバイスのトポロジのために、接点孔を形成するとしばしばゲート導体（ワード線）などの他の表面構造や不動態層自体に損傷を与えることになる。したがって、半導体デバイスの様々な領域を接触させるために埋設ストラップを設けることがしばしば好ましい。第一に、ストラップが埋設されているため、半導体デバイスの表面に残るスペースが多くなり、したがってさらに高いデバイス密度の実現も容易になる。第二に、ストラップ接点は集積プロセスの最初に（すなわち多数の構造の形成前に）形成されるため、他の表面構造に対する潜在的損傷がなくなる。
【０００５】
より少数の加工シーケンスを使用すると同時により大きな記憶容量を与え、より高密度に充填したメモリ・アレイが可能な、半導体メモリ・デバイスの設計及び方法が絶えず求められている。さらに、共にトレンチ・キャパシタ構造と位置合せされた、埋設ストラップ及び分離構造を有するトレンチ・キャパシタ構造が求められている。
【０００６】
【発明が解決しようとする課題】
本願の目的は、第１レベルの位置合せされた分離構造とトレンチ内からドープされた半導体基板中に延びる埋設ストラップとを有するトレンチ・キャパシタ構造を備える半導体デバイス及びその製造方法を提供することである。
【０００７】
【課題を解決するための手段】
一態様において、本発明は、
半導体基板と、
前記基板中に延びる第１のトレンチと、
前記トレンチに隣接するドープされた領域と、
前記ドープ領域中に延び、前記第１トレンチと部分的に交差する第２のトレンチとを備え、
前記第１トレンチが、その中に導電材料が位置する第１の絶縁部分を有し、前記第２トレンチが、前記第１トレンチ内の前記導電材料と前記ドープ領域とに隣接する第１の導電部分を有し、前記第２トレンチがまた、前記第２トレンチを少なくとも部分的に充填し、かつ前記第２トレンチの前記第１導電部分の上にそれに隣接して位置する第２の絶縁部分をも有する、
埋設ストラップを有する半導体デバイスを製造する方法に関する。
【０００８】
別の態様において、本発明は、
半導体基板中に、導電材料がその中に位置する絶縁層を有する第１のトレンチを形成するステップと、
前記第１トレンチ内に、前記半導体基板中に延びる第２のトレンチを形成するステップと、
前記第２トレンチ内に、半導体基板の表面より下に導電材料の層を形成するステップと、
前記第２トレンチ内の導電材料の、前記第１トレンチ及び前記半導体基板の上に延びて埋設ストラップを画定する連続部分を覆って保護層を付着するステップと、
前記第２トレンチの露出部分を前記埋設ストラップより下まで陥没させるステップと、
前記保護層を除去するステップと、
前記第２トレンチ内に絶縁領域を形成するステップと、
前記第１トレンチ内の導電材料を覆って絶縁層を形成するステップと
を含む、埋設ステップを有する半導体デバイスを製造する方法に関する。
【０００９】
別の態様では、この方法はさらに、前記第１トレンチを形成する前にシリコン基板を覆う導電材料を形成するステップを含むことができる。本発明の別の態様では、この方法はさらに、第１トレンチが上部と下部を有する内壁によって画定され、かつ前記トレンチ内部に絶縁層を形成するステップが、
前記内壁の底部に薄い絶縁層を形成するステップと、
前記内壁の頂部に厚い絶縁層を形成するステップとを含むことを特徴とすることができる。
【００１０】
【発明の実施の形態】
本発明の半導体メモリ・デバイスは、その一実施形態を図１及び図２に示すが、ｐ＋基板領域１２の上方に形成したＮウェル１４を有する複合半導体基板１０中に形成することができる。この半導体メモリ・デバイスのトレンチ・キャパシタは、導電材料の充填物２８と薄い絶縁層２６と側壁で画定された厚い絶縁層３０とを有する深いトレンチ２０を備える。埋設トラップを形成する導電材料の連続層４２は、深いトレンチ２０内から半導体基板１０の能動領域中へと延びて、トレンチ・キャパシタの導電性充填物２８をＦＥＴの記憶ノードと結合する。第２の絶縁層５４が、深いトレンチ内の導電材料充填物２８の上と埋設トラップ４２の頂面及び少なくとも一側面の上に延びる。
【００１１】
本明細書の全体を通して、本発明の説明及び図がはっきりするように、本発明の様々な態様を簡略化して概略的に示してあることに留意されたい。たとえば、本願におけるトレンチ構成の平面図及び垂直断面図は、幾何学的な形状、特に正方形として図示してある。しかし、当業者なら理解するであろうが、実際の半導体方法では、トレンチの実際の形成にはより丸まったフィーチャを組み込むのが普通である。また、本発明の範囲は特定の形状の構成に限定されるものではない。
【００１２】
図３ないし図９を見るとわかるように、本発明の半導体メモリ・デバイスの製作中に作成される中間構造を示す図が示してある。ｐ＋基板１２上にＮウェル１４が形成されている複合半導体基板などの半導体基板１０が図３に示してある。当業者なら理解するであろうが、ドープ領域の位置と形状は半導体デバイスの具体的設計によって変わり、代替設計も本発明に含合されるものである。次に、半導体基板の表面を共形に覆って表面誘電層１８を形成することができる。この誘電層は既知の複数の方法の任意の一つ、たとえば酸化成長または化学的気相付着によって形成することができる。半導体基板を覆う薄い表面誘電層は、単一の薄い絶縁層として概略的に示してある。しかし、好ましい実施形態では、この絶縁層は酸化シリコン層と窒化シリコン層など、誘電材料の複合体を含む。より好ましくは、第１の酸化シリコン層が約１００Åで、酸化物の上の窒化シリコンの第２の層が約１０００Åである。
【００１３】
表面誘電層１８の頂面にマスキング酸化物層（図示せず）を形成し、パターン化して、半導体基板内まで深いトレンチ２０が形成されるようにすることができる。この深いトレンチは、当技術分野で周知の方法、たとえば反応性イオン・エッチング（ＲＩＥ）によって形成することができる。やはり図３を参照するとわかるが、トレンチ２０は、底壁と、側壁上部及び側壁下部を有する側壁とによって画定することができる。側壁上部は厚い絶縁層３０を有し、側壁下部は薄い絶縁層２６を有することが好ましい。好ましい実施例では、側壁上部は側壁の約１０〜２０％を占め、側壁下部は側壁の下側８０〜９０％を占める。ただし、これらのパーセントは例示にすぎず、他の側壁構成でも本発明は有用であることに留意されたい。
【００１４】
深いトレンチ２０を形成した後、当技術で周知の方法、たとえば熱酸化物成長または化学的気相付着によって、トレンチ側壁に沿って薄い絶縁層２６を形成することができる。この薄い絶縁層は厚さ５〜１０ｎｍとすることが好ましい。この絶縁層は、一般の絶縁材料、たとえば酸化シリコン、窒化シリコン、好ましくはこの組合せから構成することができる。次に深いトレンチ２０を導電材料２８、たとえばホウ素でドープしたポリシリコンなどｐ＋ドープ・ポリシリコンで充填することができる。これにより、トレンチ・キャパシタ構造中での電荷の蓄積が容易になる。
【００１５】
その後、深いトレンチ２０から導電材料２８の一部分を除去して、トレンチ側壁の上部を露出させることができる。除去の終了する点がトレンチ側壁の上部と下部を画定する。好ましい実施例では、ポリシリコン充填物はトレンチの下部８０％に残ることになる。導電性充填物２８の一部分を除去し、トレンチ側壁の上部を露出させた後、トレンチ側壁上部に沿って厚い分離層３０を形成することができる。これらの厚い分離層は、化学的気相付着、熱酸化物成長、あるいは絶縁材料の共形層を側壁に付着できるその他の手段によって形成することができる。異方性エッチング（たとえばＲＩＥ）を施して、トレンチの側壁上に形成された部分は除去せずに酸化物の一部分を除去することができる。この厚い分離層は、前記で論じた薄い絶縁層で利用するものと同様の通常の誘電体を含むことができる。好ましい実施形態では、トレンチ側壁上部に沿って形成された薄い分離層は厚さ約５０〜１００ｎｍである。しかし、陥凹領域５２の深さ（図９参照）が後述の寄生デバイスの形成を妨げるのに十分な深いものである場合は、厚い分離層及びそれを形成するプロセスを省略することができる。
【００１６】
その後、ホウ素でドープしたポリシリコンなどの導電性充填材料２８の第２の付着物を、新しく形成した厚い分離層３０に隣接するトレンチ上部に付着することができる。その後、新しく付着した導電性充填物２８を平面化して、表面誘電体と平行な平面を形成することができ、これは化学機械式研磨やＲＩＥなど当技術分野で周知の手段によって実施することができる。得られた構造の断面は図３に示す通りである。
【００１７】
フォトリソグラフィ・マスク（図示せず）を塗布し、露光し、現像して、深いトレンチ２０とそれに隣接する半導体領域１０との一部分の上に連続する領域を露出させることができる。この露出領域をＲＩＥ（反応性イオン・エッチング）などでエッチ・バックして、図４及び図５に示すような浅いトレンチ４０を形成することができる。この分離トレンチの作成に使用する好ましいエッチング剤は、酸化シリコンとシリコンを非選択的にエッチングする、ＣＦ４／Ｏ２を使用するものである。浅いトレンチ４０は、側壁の頂部約５〜１０％の深さまで延び、Ｎウェル領域１４や厚い分離層３０の下には延びないことが好ましい。浅いトレンチ４０内に未ドーブのポリシリコン４２を付着して平面化した後、フォトリソグラフィ・マスク（図示せず）を除去する。このマスクはポリシリコンの付着温度には耐えられないので、ボリシリコンの付着前に除去することが好ましい。
【００１８】
次いで導電材料４２、たとえば未ドープのポリシリコンを浅いトレンチ４０内に付着し平面化して、過剰の未ドープのポリシリコンを除去し、誘電層と平行な表面を形成することができる。得られる構造を図６に示す。図７を参照すると、次いで深いトレンチ２０のドープしたポリシリコン２８と浅いトレンチ４０の未ドープのポリシリコン４２を半導体基板１０の表面より下まで陥没させて、浅いトレンチ４０の下部に未ドープのポリシリコンの連続層４２を残すことができる。深いトレンチ中のドープしたポリシリコンと浅いトレンチ中の未ドープのポリシリコンは、未ドープのポリシリコンの層が約１００ｎｍの厚さで残る深さまでエッチ・バックすることが好ましい。さらに、ドープした半導体領域１４からドーパントを加熱すると、基板または深いトレンチの導電性充填物２８あるいはその両方がストラップ４２中に拡散して、それを導電性にすることに留意されたい。
【００１９】
露出したシリコン材料を陥没させるのに利用するプロセスは、シリコンを表面誘電層１８に対して選択的に陥没させるプロセスで実施することが好ましい。このような選択的プロセスには、シリコン（ドープ済みのものも未ドープのものも）を表面誘電層に対して選択的にエッチングする、エッチング剤を使用するのが含まれる。なお表面誘電層１８はエッチ・ストップとして働くことになる。たとえば、薄い表面誘電層が薄い酸化シリコン層を覆う厚い窒化シリコン層を含むときは、窒化物に対するポリシリコンの選択的エッチングを使用することができる。このようなエッチングは当技術分野で周知であり、その一例は、グエン（Ｎｇｕｙｅｎ）等の論文”Ｓｕｂｓｔｒａｔｅ Ｔｒｅｎｃｈｉｎｇ Ｍｅｃｈａｎｉｓｍ Ｄｕｒｉｎｇ Ｐｌａｓｍａ ａｎｄ Ｍａｇｎｅｔｉｃａｌｌｙ Ｅｎｈａｎｃｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ Ｅｔｃｈｉｎｇ”，Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｔｒｏｃｈｅｎｉｃａｌ Ｓｏｃｉｅｔｙ，Ｖｏｌ． １３８， Ｎｏ．４， ｐｐ．１１１２−１１１７（１９９１年４月）に記載されており、その内容を参照により本明細書に組み込む。ポリシリコンを表面誘電層に対して選択的にエッチングするエッチング剤を使用する場合でも、この手順中に、表面誘電層の一部分が消費されることを理解されたい。したがって、特定のエッチングまたはその他の選択的プロセスの選択性に応じて、消費される表面誘電層の量が変化する。表面誘電層所望の厚さもそれに応じて変化する。表面誘電層の厚さは、加工によってその厚さが、下の半導体基板及びその中の電子素子がエッチングまたは損傷する程度まで減少しないような厚さとすべきである。厚さ約１００〜１５０ｎｍの表面誘電層を利用すると、一般に表面誘電層がその下の領域への望ましくないエッチングや損傷を防止するという受け入れ可能な保証を与える。
【００２０】
図８及び図９に示すように、半導体デバイスを覆ってレジスト５０を塗布し、露出し、現像して、浅いトレンチ４０に対するレジスト５０の部分を残し、導電材料４２上のレジスト５０が半導体基板１０と薄い分離層３０と深いトレンチ２０の導電性充填物２８とを覆って延びるようにすることができる。レジスト５０はまた浅いトレンチ４０で画定される領域の外側の深いトレンチ２０と表面誘電層１８の限られた部分を覆って延びることができる。次いで深いトレンチ２０と浅いトレンチ４０のマスクされず露出しているポリシリコン領域を陥没させる。この場合も、ポリシリコンを表面誘電層１８に対して選択的にエッチングすることが好ましい。露出したポリシリコン領域を、浅いトレンチ４０の元の深さより下の深さまで陥没させて、開いた陥凹領域５２を形成する。ただし陥凹領域５２をトレンチ４０の元の深さより約２００ｎｍ以上下の、寄生デバイスの形成を防止するのに十分な深さにする場合は、前記で論じたように元の深さ中に厚い酸化物カラーを設ける必要はない。
【００２１】
その後、図１及び図２に示すように、開いた陥凹領域５２を絶縁材料で充填して、第２の絶縁層５４を形成することができる。適切な絶縁材料の例としては、それだけに限られるものではないが、酸化シリコン、及び酸化シリコンと窒化シリコンの組合せがある。好ましい絶縁体は、化学的気相付着によってＴＥＯＳ（テトラエトキシシラン）を付着することにより形成することができる。その後、Ｎ２雰囲気中での熱高密度化などによって酸化物を高密度化することができる。シリコン構造が耐えられる応力に応じて酸化性雰囲気が好ましいこともある。その後、当技術分野で周知の手段によって絶縁材料を平面化して、この追加の絶縁体が表面誘電層と平行な平面を形成するようにすることができる。浅いトレンチ４０内に残った未ドープのポリシリコン４２が、トレンチ・キャパシタの導電性充填物及びＦＥＴの記憶ノードと接触する埋設ストラップを形成する。
【００２２】
図１０に示すように、本発明のトレンチ・キャパシタ・セルを利用すると、アレイ・レイアウトで多くのＲＯＸ領域を省略することが可能になる。キャパシタ１００、１０２は図１０に示すように、ワード線１０４、１０６の方向と直角になる２つの端部（例えば、「第１の端部」、「第２の端部」と呼ぶとする。）に確定される長手形状に構成することができる。このとき、トレンチの間隔は、ＲＯＸ分離トレンチは不要なためソース拡散領域のスペースの関数となる。その結果、トレンチ・キャパシタ１００と１０２のそれぞれを、隣接するメモリ・セルの能動半導体領域と突合せて配置することができる。埋設ストラップは、トレンチ・キャパシタ１００からトランジスタの能動半導体領域（例えば、記憶ノード）に延びることができる。また、キャパシタ・セル１００のトランジスタの能動半導体領域を、能動ワード線１０４の下に配置することができ、この能動半導体領域の配置は、埋設トラップ４２を収容するトレンチ１００の端部（第２の端部）の側とは反対の端部（第１の端部）の側である。他方、ワード線１０６は、トレンチ１００の能動ワード線１０４の側とは反対の端部（第２の端部）の側にある埋設ストラップの上を延びることができる。
【００２３】
本発明の上記の諸実施形態の結果、深いトレンチ側壁内で構造が形成され第１レベルが位置合せされた、半導体トレンチ・コンデンサ・セルが提供される。これらの製造プロセスの許容差は、本マスク１個分すなわち浅いトレンチを画定するのに使用されるマスクまでに限定されている。残りの構造は浅いトレンチの壁と自己位置合せされる。深いトレンチによって利用される領域内をＦＥＴの記憶ノード中まで延びる埋設ストラップが形成される。このストラップが必要とする絶縁も回線に配置されて画定され、したがってより高密度に充填できるメモリ・アレイの構築が可能になる。トレンチ側壁と位置合せされた第１レベルである本発明の分離構造を構成することにより、従来、トレンチ・キャパシタ専用に使用されていた隣接するメモリ・セルの能動半導体領域からの余分のチップ・スペースがもはや不要となる。
【００２４】
以上、本発明をその好ましい実施形態に関して詳細に開示し説明してきたが、本発明の趣旨及び範囲から逸脱することなく、その形状及び細部に他の変更を加えることができることを当業者なら理解されよう。
【００２５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２６】
（１）半導体基板中に第１のトレンチを有し、該第１のトレンチが導電材料をその中に位置する絶縁領域を有するように形成するステップと、
前記第１トレンチ内に、前記半導体基板中に延びる第２のトレンチを形成するステップと、
前記第２トレンチ内に、半導体基板の表面より下に導電材料の層を形成するステップと、
前記第２トレンチ内の導電材料の、前記第１トレンチ及び前記半導体基板の上に延びて埋設ストラップを画定する連続部分を覆って保護層を付着するステップと、
前記第２トレンチの露出部分を前記埋設ストラップより下まで陥没させるステップと、
前記保護層を除去するステップと、
前記第２トレンチ内に絶縁領域を形成するステップと、
前記第１トレンチ内の導電材料を覆って絶縁層を形成するステップと
を含む、埋設ストラップを有する半導体デバイスを製造する方法。
（２）前記第１トレンチを形成する前に、前記半導体基板を覆って誘電層を形成するステップをさらに含む、上記（１）に記載の方法。
（３）まず前記半導体基板を覆って酸化シリコンの層を形成し、次いで前記酸化シリコンを覆って窒化シリコンの層を形成することによって前記誘電層を形成することを特徴とする、上記（２）に記載の方法。
（４）前記絶縁材料が酸化シリコンを含み、前記方法がさらに前記絶縁層の形成後に前記絶縁材料を高密度化するステップを含むことを特徴とする、上記（１）に記載の方法。
（５）前記第１トレンチが上部と下部を有する内壁によって画定され、絶縁層と整列した第１トレンチを形成するステップが、
前記内壁の下部に薄い絶縁層を形成するステップと、
前記内壁の上部に厚い絶縁層を形成するステップと
を含むことを特徴とする、上記（１）に記載の方法。
（６）前記第１トレンチ中に付着される前記導電材料がｐ＋ドープしたポリシリコンを含むことを特徴とする、上記（１）に記載の方法。
（７）前記第２トレンチ中に付着される前記導電材料が未ドープのポリシリコンを含むことを特徴とする、上記（６）に記載の方法。
（８）前記保護層を除去する前に前記第１トレンチ内の導電材料を陥没させることを特徴とする、上記（５）に記載の方法。
（９）前記第２トレンチ内の前記半導体基板表面より下に導電材料の層を形成するステップが、
前記第２トレンチ内に導電材料を付着するステップと、
前記第２トレンチ内の前記半導体基板表面より下の導電材料を陥没させるステップとを含むことを特徴とする、上記（２）に記載の方法。
（１０）前記第１トレンチ内の導電材料を前記半導体基板の表面より下まで陥没させるステップをさらに含む、上記（９）に記載の方法。
（１１）前記第２トレンチ内の導電材料を陥没させる前記ステップと、前記第１トレンチ内の導電材料を陥没させる前記ステップが、前記導電材料を前記導電層に対して選択的にエッチングするエッチング剤を使用することによって同時に実施されることを特徴とする、上記（１０）に記載の方法。
（１２）前記第２トレンチ内に前記絶縁領域を形成するステップと、前記第１トレンチを覆って絶縁層を形成するステップが、前記第１トレンチ及び前記第２トレンチの前記陥凹部分内に絶縁材料を同時に付着するステップを含むことを特徴とする、上記（１０）に記載の方法。
（１３）半導体基板と、
前記基板中に延びる第１のトレンチと、
前記トレンチに隣接するドープされた領域と、
前記ドープ領域中に延び、前記第１トレンチと部分的に交差する第２のトレンチとを備え、
前記第１トレンチが、その中に導電材料が位置する第１の絶縁部分を有し、前記第２トレンチが、前記第１トレンチ内の前記導電材料と前記ドープ領域とに隣接する第１の導電部分を有し、前記第２トレンチがまた、前記第２トレンチを少なくとも部分的に充填し、かつ前記第２トレンチの前記第１導電部分の上にそれに隣接して位置する第２の絶縁部分をも有する
半導体デバイス。
（１４）前記第２トレンチが底部を有し、前記ストラップが前記第２トレンチの底部と接触していることを特徴とする、上記（１３）に記載の半導体構造。
（１５）前記埋設ストラップの周囲に隣接する第２トレンチの一部分がストラップより下に延びることを特徴とする、上記（１４）に記載の半導体構造。
（１６）前記埋設ストラップを覆う前記絶縁層が、前記第１トレンチ導電材料の上を延びることを特徴とする、上記（１３）に記載の半導体構造。
（１７）前記半導体基板の表面を覆う導電層をさらに備える、上記（１３）に記載の半導体構造。
（１８）前記導電層が酸化シリコンの層を覆う窒化シリコンの層を含むことを特徴とする、上記（１７）に記載の半導体構造。
（１９）トランジスタが、第１トレンチに隣接し、前記埋設ストラップと対向する位置にあることを特徴とする、上記（１３）に記載の半導体構造。
（２０）電子デバイスの能動半導体チャネルが前記第１トレンチに隣接していることを特徴とする、上記（１８）に記載の半導体構造。
【図面の簡単な説明】
【図１】陰影付きで示した埋設ストラップを備えた本発明のトレンチ・キャパシタ・セルの平面図である。
【図２】図１のトレンチ・キャパシタ・セルのＡ−Ａ’で切断した断面図である。
【図３】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造のＡ−Ａ’で切断した断面図である。
【図４】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造の図５に対応する平面図である。
【図５】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造のＡ−Ａ’で切断した断面図である。
【図６】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造のＡ−Ａ’で切断した断面図である。
【図７】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造のＡ−Ａ’で切断した断面図である。
【図８】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造の図９に対応する平面図である。
【図９】図１及び図２に示したトレンチ・キャパシタ・セルを製造する際に作成される構造のＡ−Ａ’で切断した断面図である。
【図１０】本発明のトレンチ・キャパシタ・セルを組み込んだメモリ・アレイ設計を示す、半導体デバイスの部分平面図である。
【符号の説明】
１０ 複合半導体基板
１２ ｐ＋基板領域
１４ Ｎウェル
１８ 表面誘電層
２０ 深いトレンチ
２６ 浅い絶縁層
２８ 導電性充填物
３０ 厚い分離層
４０ 浅いトレンチ
４２ 埋設トラップ
５０ レジスト
５２ 陥凹領域
５４ 第２分離層
Claims (7)
- 半導体基板と、
上部トレンチ・レベルから前記基板中に延びる第１のトレンチと、
前記上部トレンチ・レベルの下に、前記第１のトレンチに隣接して配置されたドープ領域と、
前記半導体基板の前記ドープ領域中から延びて、前記第１トレンチの一部分と重なる第２のトレンチとを備え、
前記第１トレンチは、その中に導電材料が位置する第１の絶縁部分を有し、
前記第２トレンチは、前記第１のトレンチ内の前記導電材料と前記ドープ領域とに隣接する埋設ストラップと、前記第２トレンチを少なくとも部分的に充填する第２の絶縁部分とを有し、
前記第２の絶縁部分は、前記埋設ストラップ部分の上及びそれに隣接して配置され、
前記第１のトレンチは、該トレンチのトランジスタを駆動する能動ワード線の方向と直角になる２つの端部（第１及び第２の端部）に画定される長手形状に構成され、
前記能動ワード線は、前記第１のトレンチの第１の端部の側に延びて配置され、
前記トランジスタの能動半導体領域は、第１の端部の側に配置されて前記能動ワード線の下に位置づけられ、
前記埋設ストラップは、第１のトレンチの第２の端部の側に位置づけられ、前記能動半導体領域の記憶ノードまで延びること、
を特徴とする半導体デバイス。 - 前記第２トレンチが底部を有し、前記埋設ストラップが前記第２トレンチの底部と接触していることを特徴とする、請求項１に記載の半導体デバイス。
- 前記第２の絶縁部分が、前記埋設ストラップより下に延びることを特徴とする、請求項２に記載の半導体デバイス。
- 前記第２の絶縁部分が、前記第１トレンチの導電材料の上を延び、前記埋設ストラップの底部を除く全てを覆うことを特徴とする、請求項１に記載の半導体デバイス。
- 前記半導体基板の上部表面を覆う絶縁層をさらに備える、請求項１に記載の半導体デバイス。
- 前記絶縁層が酸化シリコンの層を覆う窒化シリコンの層を含むことを特徴とする、請求項５に記載の半導体デバイス。
- 前記トランジスタの能動半導体チャネルが、前記第１トレンチに隣接していることを特徴とする、請求項６に記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/421,714 US5576566A (en) | 1995-04-13 | 1995-04-13 | Semiconductor trench capacitor cell having a buried strap |
| US421714 | 1995-04-13 |
Publications (2)
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