JP2509912B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP2509912B2 JP2509912B2 JP61168501A JP16850186A JP2509912B2 JP 2509912 B2 JP2509912 B2 JP 2509912B2 JP 61168501 A JP61168501 A JP 61168501A JP 16850186 A JP16850186 A JP 16850186A JP 2509912 B2 JP2509912 B2 JP 2509912B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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Description
【発明の詳細な説明】 〔概要〕 トレンチキャパシタを有するダイナミックランダムア
クセスメモリ（DRAM）セルの形成において、従来の工程
は、素子間分離→トレンチ形成→埋込→埋込層と基板の
コンタクト形成の順序であったが、これをトレンチ形成
→埋込→素子間分離→埋込層と基板のコンタクト形成の
順序とすることにより、トレンチを常に所定の形状に形
成できるようにする。さらに耐酸化層を用いた厚い層間
絶縁層の形成と、トレンチ側壁に形成した絶縁層を一部
除去することにより工程を簡略化する方法を提起する。
クセスメモリ（DRAM）セルの形成において、従来の工程
は、素子間分離→トレンチ形成→埋込→埋込層と基板の
コンタクト形成の順序であったが、これをトレンチ形成
→埋込→素子間分離→埋込層と基板のコンタクト形成の
順序とすることにより、トレンチを常に所定の形状に形
成できるようにする。さらに耐酸化層を用いた厚い層間
絶縁層の形成と、トレンチ側壁に形成した絶縁層を一部
除去することにより工程を簡略化する方法を提起する。
本発明はトレンチキャパシタを有する高集積DRAMセル
の製造方法に関する。
の製造方法に関する。
トレンチキャパシタは、256KビットDRAM程度の集積度
まで一般的に用いられてきたプレーナ型セルに比べて、
キャパシタ部が立体的に構成されて実効的なキャパシタ
面積を広くとることができるため、小型で大きな蓄積容
量が得られるという特徴があり、高集積DRAMに多用され
るようになってきた。
まで一般的に用いられてきたプレーナ型セルに比べて、
キャパシタ部が立体的に構成されて実効的なキャパシタ
面積を広くとることができるため、小型で大きな蓄積容
量が得られるという特徴があり、高集積DRAMに多用され
るようになってきた。
第３図（１）、（２）はそれぞれトレンチキャパシタ
セルの一例を説明する平面図と断面図である。
セルの一例を説明する平面図と断面図である。
図において、１は半導体基板でｐ型珪素（ｐ−Si）基
板、２はトレンチ、３はトレンチ内に形成された絶縁層
でSiO2層、４は導電層で多結晶珪素（ポリSi）層、５は
誘電体層でSiO2層、６は導電層でポリSi層（蓄積電
極）、７はセル領域を画定し素子間を分離するフィール
ド絶縁層（図中FOXと略記されている）で二酸化珪素（S
iO2）層である。
板、２はトレンチ、３はトレンチ内に形成された絶縁層
でSiO2層、４は導電層で多結晶珪素（ポリSi）層、５は
誘電体層でSiO2層、６は導電層でポリSi層（蓄積電
極）、７はセル領域を画定し素子間を分離するフィール
ド絶縁層（図中FOXと略記されている）で二酸化珪素（S
iO2）層である。
導電層４、誘電体層５、導電層６により蓄積キャパシ
タが構成される。
タが構成される。
11はゲート絶縁層、12はポリSi層よりなるワード線、
1A、1Bは高濃度不純物導入領域でn+型のソース、ドレイ
ン領域である。ソース、ドレイン領域はワード線12をゲ
ートして電界効果トランジスタ（FET）を構成する。
1A、1Bは高濃度不純物導入領域でn+型のソース、ドレイ
ン領域である。ソース、ドレイン領域はワード線12をゲ
ートして電界効果トランジスタ（FET）を構成する。
導電層のポリSi層９により、FETと蓄積キャパシタが
接続される。すなわち、ソース、ドレイン領域1Bと蓄積
電極６が電気的に接続される。
接続される。すなわち、ソース、ドレイン領域1Bと蓄積
電極６が電気的に接続される。
10はポリSi層９上の層間絶縁層で熱酸化等により形成
されたSiO2層である。
されたSiO2層である。
コンタクト孔13においてソース、ドレイン領域1Aとコ
ンタクトし、かつ基板上において別の層間絶縁層14を介
し、ワード線12と垂直方向に、例えばアルミニウム（A
1）よりなるビット線15が形成される。
ンタクトし、かつ基板上において別の層間絶縁層14を介
し、ワード線12と垂直方向に、例えばアルミニウム（A
1）よりなるビット線15が形成される。
第４図（１）〜（９）は従来例の方法を工程順に説明
する断面図である。
する断面図である。
第４図（１）において、ｐ−Si基板１上全面に熱酸化
によるSiO2層1Cを形成し、パターニングした耐酸化層を
マスクにして熱酸化によりフィールド絶縁層としてSiO2
層７を形成し、レジストパターンをマスクにして異方性
エッチングによりトレンチ２を形成する。
によるSiO2層1Cを形成し、パターニングした耐酸化層を
マスクにして熱酸化によりフィールド絶縁層としてSiO2
層７を形成し、レジストパターンをマスクにして異方性
エッチングによりトレンチ２を形成する。
第４図（２）において、熱酸化により、トレンチ２内
を覆って基板全面にSiO2層３を形成する。
を覆って基板全面にSiO2層３を形成する。
第４図（３）において、リアクティブイオンエッチン
グ（RIE）によりによりトレンチ２の側壁のSiO2層３を
残して、その他の部分を除去する。
グ（RIE）によりによりトレンチ２の側壁のSiO2層３を
残して、その他の部分を除去する。
第４図（４）において、トレンチ２内の表面全面を覆
って基板全面にポリSi層（導電層）４を成長する。
って基板全面にポリSi層（導電層）４を成長する。
つぎにRIEを用いてトレンチ２内のポリSi層４を残し
て、その他を除去する。
て、その他を除去する。
第４図（５）において、熱酸化により、トレンチ２内
のポリSi層４の表面にSiO2層（誘電体層）５を形成す
る。
のポリSi層４の表面にSiO2層（誘電体層）５を形成す
る。
つぎに基板全面に厚くポリSi層を成長し、エッチバッ
クしてトレンチ２内にポリSi層（誘電層、蓄積電極）６
を埋め込む。
クしてトレンチ２内にポリSi層（誘電層、蓄積電極）６
を埋め込む。
第４図（６）において、SiO2層1Cを除去し、基板全面
にポリSi層を成長し、パターニングして基板上のソー
ス、ドレイン形成予定領域とポリSi層５を覆うポリSi層
（導電層）９を形成する。
にポリSi層を成長し、パターニングして基板上のソー
ス、ドレイン形成予定領域とポリSi層５を覆うポリSi層
（導電層）９を形成する。
第４図（７）において、熱酸化によりポリSi層上には
層間絶縁層となる厚いSiO2層10を、基板上にはゲート絶
縁層となる薄いSiO2層11を成長する。
層間絶縁層となる厚いSiO2層10を、基板上にはゲート絶
縁層となる薄いSiO2層11を成長する。
第４図（８）において、SiO2層10、11を覆って基板全
面にワード線となるポリSi層12を成長する。
面にワード線となるポリSi層12を成長する。
第４図（９）において、ポリSi層12をパターニングし
てワード線を形成する。
てワード線を形成する。
この後の工程は、第３図において、ポリSi層12をマス
クにしてイオン注入によりn+型のソース、ドレイン領域
1A、1Bを形成する。
クにしてイオン注入によりn+型のソース、ドレイン領域
1A、1Bを形成する。
コンタクト孔13においてソース、ドレイン領域1Aとコ
ンタクトし、かつ基板上において層間絶縁層14を介し、
ワード線12と垂直方向にA1よりなるビット線15を形成す
る。
ンタクトし、かつ基板上において層間絶縁層14を介し、
ワード線12と垂直方向にA1よりなるビット線15を形成す
る。
従来例のトレンチキャパシタセルの形成においては、
フィールド絶縁層を形成した後トレンチを形成するた
め、その際の位置ずれにより第５図のようになり、トレ
ンチを正常な形に形成することが困難であった。
フィールド絶縁層を形成した後トレンチを形成するた
め、その際の位置ずれにより第５図のようになり、トレ
ンチを正常な形に形成することが困難であった。
第５図は従来例によるトレンチ形成の障害を説明する
断面図である。
断面図である。
図は位置ずれによりトレンチがフィールド絶縁層に重
なった場合で、この場合はRIEにおけるSi層とSiO2のエ
ッチングレートの差によりトレンチが図示のような断面
形状となる。
なった場合で、この場合はRIEにおけるSi層とSiO2のエ
ッチングレートの差によりトレンチが図示のような断面
形状となる。
このようになるとセル容量がバラツク原因となり望ま
しくない。これを防止するためには位置合わせ余裕を十
分確保すればよいが、高集積化を阻害することになる。
しくない。これを防止するためには位置合わせ余裕を十
分確保すればよいが、高集積化を阻害することになる。
以上の障害を除去したトレンチ形成を正確にし、さら
に、デバイスの高速化のため層間絶縁層を厚く形成し、
また工程を簡略化することが課題である。
に、デバイスの高速化のため層間絶縁層を厚く形成し、
また工程を簡略化することが課題である。
前記問題点は， （１）半導体基板内に，その表面よりトレンチを形成
し，該トレンチの側壁に絶縁層を形成し，次いで第１の
導電体層，該第１の導電体層表面を覆う誘電体層，該誘
電体層の表面を覆う第２の導電層を順次形成して，該ト
レンチ内を埋め込んだ後，該半導体基板上の素子分離領
域にフィールド絶縁層を形成して素子形成領域を画定す
る工程と，該絶縁層を該トレンチ側面の上部より一部を
除去し，この除去部を覆って第３の導電層を埋め込み，
該第２の導電層と該半導体基板とを接続する工程とを有
する半導体記憶装置の製造方法，あるいは （２）半導体基板内に，その表面よりトレンチを形成
し，該トレンチの側壁に絶縁層を形成し，次いで第１の
導電体層，該第１の導電体層表面を覆う誘電体層，該誘
電体層の表面を覆う第２の導電層を順次形成して，該ト
レンチ内を埋め込んだ後，該半導体基板上の素子分離流
域にフィールド絶縁層を形成して素子形成領域を画定す
る工程と，該半導体基板上に耐酸化層を被着し，該耐酸
化層をパターニングして該トレンチを含んで開口し，該
絶縁層を該トレンチ側面の上部よりより一部を除去し，
この除去部を覆って該第２の導電層と該半導体基板を覆
う第３の導電層を形成し，該耐酸化層をマスクして該第
３の導電層の表面を熱酸化する工程とを有する半導体記
憶装置の製造方法により達成される。
し，該トレンチの側壁に絶縁層を形成し，次いで第１の
導電体層，該第１の導電体層表面を覆う誘電体層，該誘
電体層の表面を覆う第２の導電層を順次形成して，該ト
レンチ内を埋め込んだ後，該半導体基板上の素子分離領
域にフィールド絶縁層を形成して素子形成領域を画定す
る工程と，該絶縁層を該トレンチ側面の上部より一部を
除去し，この除去部を覆って第３の導電層を埋め込み，
該第２の導電層と該半導体基板とを接続する工程とを有
する半導体記憶装置の製造方法，あるいは （２）半導体基板内に，その表面よりトレンチを形成
し，該トレンチの側壁に絶縁層を形成し，次いで第１の
導電体層，該第１の導電体層表面を覆う誘電体層，該誘
電体層の表面を覆う第２の導電層を順次形成して，該ト
レンチ内を埋め込んだ後，該半導体基板上の素子分離流
域にフィールド絶縁層を形成して素子形成領域を画定す
る工程と，該半導体基板上に耐酸化層を被着し，該耐酸
化層をパターニングして該トレンチを含んで開口し，該
絶縁層を該トレンチ側面の上部よりより一部を除去し，
この除去部を覆って該第２の導電層と該半導体基板を覆
う第３の導電層を形成し，該耐酸化層をマスクして該第
３の導電層の表面を熱酸化する工程とを有する半導体記
憶装置の製造方法により達成される。
本発明はDRAMセルの形成において、トレンチを先に形
成し、ここに蓄積キャパシタを構成する各層を埋め込ん
で基板を平坦化した後、基板を選択酸化してフィールド
絶縁層を形成することにより、トレンチ形成のパターニ
ングは基板上初期の状態で行え、フィールド絶縁層等の
存在に影響されることがないため、前記のパターニング
の位置合わせずれ等によるトレンチ形成の障害を除去す
ることができる。
成し、ここに蓄積キャパシタを構成する各層を埋め込ん
で基板を平坦化した後、基板を選択酸化してフィールド
絶縁層を形成することにより、トレンチ形成のパターニ
ングは基板上初期の状態で行え、フィールド絶縁層等の
存在に影響されることがないため、前記のパターニング
の位置合わせずれ等によるトレンチ形成の障害を除去す
ることができる。
さらに、耐酸化層のマスクにより層間絶縁層を厚く形
成でき、トレンチ側壁の絶縁層の一部除去しここに推積
した導電層により、FETとキャパシタが接続できる。
成でき、トレンチ側壁の絶縁層の一部除去しここに推積
した導電層により、FETとキャパシタが接続できる。
以下に本発明の実施例を第１図を用いて工程順に説明
する。
する。
第１図（１）において、半導体基板としてｐ−Si基板
１を用い、基板全面に熱酸化によるSiO2層1Cを形成し、
ここにレジストパターン（図示せず）をマスクにして異
方性エッチングにより幅１μｍ、深さ５μｍのトレンチ
２を形成する。
１を用い、基板全面に熱酸化によるSiO2層1Cを形成し、
ここにレジストパターン（図示せず）をマスクにして異
方性エッチングにより幅１μｍ、深さ５μｍのトレンチ
２を形成する。
異方性エッチングは、反応ガスとしてCCI4＋O2を用い
たRIEによる。
たRIEによる。
第１図（２）において、熱酸化により、トレンチ２内
の表面全面に絶縁槽として厚さ500ÅのSiO2層３を形成
する。
の表面全面に絶縁槽として厚さ500ÅのSiO2層３を形成
する。
第１図（３）において、RIEによりによりトレンチ２
底部のSiO2層３を除去する。
底部のSiO2層３を除去する。
トレンチ２以外にはSiO2層1Cが存在するため、ｐ−Si
基板１はトレンチ２底部のみが露出される。
基板１はトレンチ２底部のみが露出される。
SiO2のRIEは、反応ガスとしてCF4＋H2を用い、これを
0.3Torrに減圧し、周波数13.56MHzkの電力を基板当たり
500W印加して行う。
0.3Torrに減圧し、周波数13.56MHzkの電力を基板当たり
500W印加して行う。
第１図（４）において、化学気相成長（CVD）法によ
り、トレンチ２内の表面全面を覆って基板全面に厚さ10
00ÅのポリSi層を成長する。
り、トレンチ２内の表面全面を覆って基板全面に厚さ10
00ÅのポリSi層を成長する。
CVD−ポリSiの成長は、原料ガスとしてSiH2を用い、
これを数Torrに減圧して620℃で熱分解して行う。
これを数Torrに減圧して620℃で熱分解して行う。
つぎにRIEを用いてトレンチ２内の第１の導電層とし
てのポリSi層４を残して、その他を除去する。
てのポリSi層４を残して、その他を除去する。
このとき、SiO2層1Cがエッチングストッパとなる。
ポリSiのRIEは、反応ガスとしてCC14＋O2を用い、こ
れを0.15Torrに減圧し、周波数13.56MHzkの電力を基板
当たり300W印加して行う。
れを0.15Torrに減圧し、周波数13.56MHzkの電力を基板
当たり300W印加して行う。
第１図（５）において、SiO2層1Cを除去し、熱酸化に
より、トレンチ２内のポリSi層４の表面に誘電体層とし
て厚さ100ÅのSiO2層５を形成する。
より、トレンチ２内のポリSi層４の表面に誘電体層とし
て厚さ100ÅのSiO2層５を形成する。
つぎに基板全面に厚くポリSi層を成長し、エッチバッ
クしてトレンチ２内の第２の導電層としてのポリSi層６
を埋め込む。
クしてトレンチ２内の第２の導電層としてのポリSi層６
を埋め込む。
つぎに、FOXとして厚さ8000ÅのSiO2層７を形成す
る。
る。
第１図（６）において、基板全面に厚さ2000Åのポリ
Si層を成長し、パターニングして基板上のソース、ドレ
イン形成予定領域とポリSi層６を覆う第３の導電層とし
てのポリSi層９を形成する。
Si層を成長し、パターニングして基板上のソース、ドレ
イン形成予定領域とポリSi層６を覆う第３の導電層とし
てのポリSi層９を形成する。
第１図（７）において、熱酸化によりポリSi層上には
層間絶縁層のSiO2層10を、基板上にはゲート絶縁層のSi
O211を成長する。
層間絶縁層のSiO2層10を、基板上にはゲート絶縁層のSi
O211を成長する。
第１図（８）において、SiO2層10、11を覆って基板全
面にワード線となるポリSi層12を成長する。
面にワード線となるポリSi層12を成長する。
第１図（９）において、ポリSi層12をパターニングし
てワード線を形成する。
てワード線を形成する。
この後の工程は従来例と同様に第３図において、ポリ
Si層12をマスクにしてイオン注入によりソース、ドレイ
ン領域1A、1Bを形成する。
Si層12をマスクにしてイオン注入によりソース、ドレイ
ン領域1A、1Bを形成する。
コンタクト孔13においてソース、ドレイン領域1Aとコ
ンタクトし、かつ基板上において層間絶縁層14を介し、
ワード線12と垂直方向にA1よりなるビット線15を形成す
る。
ンタクトし、かつ基板上において層間絶縁層14を介し、
ワード線12と垂直方向にA1よりなるビット線15を形成す
る。
第２図（１）〜（３）は他の実施例を説明する断面図
である。
である。
第２図（１）、（２）は第１図（７）に代わる工程で
ある。
ある。
第２図（１）において、基板上にCVD法により耐酸化
層として厚さ2000Åの窒化珪素（Si3N4）層８を成長す
る。
層として厚さ2000Åの窒化珪素（Si3N4）層８を成長す
る。
CVD−Si3N4の成長は、原料ガスとしてSiH4＋NH3を用
い、これを数Torrに減圧して800℃で熱分解して行う。
い、これを数Torrに減圧して800℃で熱分解して行う。
つぎに、Si3N4層８をパターニングしてトレンチ２と
基板表面を含む開口部を形成する。 つぎに、基板全面
に厚さ2000ÅのポリSi層を成長し、パターニングして開
口部内の基板上のソース、ドレイン形成予定領域とポリ
Si層６を覆う第３の絶縁層としてポリSi層９を形成す
る。
基板表面を含む開口部を形成する。 つぎに、基板全面
に厚さ2000ÅのポリSi層を成長し、パターニングして開
口部内の基板上のソース、ドレイン形成予定領域とポリ
Si層６を覆う第３の絶縁層としてポリSi層９を形成す
る。
第２図（２）において、Si3N4層８をマスクにして熱
酸化により開口部内に層間絶縁層としてSiO2層10を形成
する。SiO2層10はポリSi層上において厚さ2000Åに形成
する。
酸化により開口部内に層間絶縁層としてSiO2層10を形成
する。SiO2層10はポリSi層上において厚さ2000Åに形成
する。
この後は、Si3N4層８を除去し、基板全面にゲート絶
縁層として厚さ200ÅのSiO2層11を成長し、第１図
（８）、（９）と同様にポリSi層12を成長し、パターニ
ングしてワード線を形成する。
縁層として厚さ200ÅのSiO2層11を成長し、第１図
（８）、（９）と同様にポリSi層12を成長し、パターニ
ングしてワード線を形成する。
第１図の実施例においては、ゲート絶縁層が200Åの
ときは層間絶縁層は高々1000Å程度しか形成できなかっ
たが、この実施例によると層間絶縁層はSi3N4マスクを
用いて独立ら形成できるため厚く形成することができ
る。
ときは層間絶縁層は高々1000Å程度しか形成できなかっ
たが、この実施例によると層間絶縁層はSi3N4マスクを
用いて独立ら形成できるため厚く形成することができ
る。
また、Si3N4層８はトレンチキャパシタを完全に形成
した後に成長するため、トレンチ形成のためにあまり厚
く形成できなかった膜厚等の制限もなくプロセスマージ
ンが広がる。
した後に成長するため、トレンチ形成のためにあまり厚
く形成できなかった膜厚等の制限もなくプロセスマージ
ンが広がる。
第２図（３）は第２図（１）に代わる工程である。
第２図（１）の（ｂ）部のSiO2層３をエッチングして
除去しておくと、ここに推積するポリSi層９により、活
性領域、すなわちソース、ドレイン領域1Bと蓄積電極６
はこの部分で接続でき、ポリSi層９のパターニングを必
要としない。従ってマスクなしで形成可能となる。
除去しておくと、ここに推積するポリSi層９により、活
性領域、すなわちソース、ドレイン領域1Bと蓄積電極６
はこの部分で接続でき、ポリSi層９のパターニングを必
要としない。従ってマスクなしで形成可能となる。
以上の実施例はｎチャネル型デバイスに対して説明し
たが、ｐチャネル型に対しても発明の要旨は変わらな
い。
たが、ｐチャネル型に対しても発明の要旨は変わらな
い。
以上詳細に説明したように本発明によるDRAMセルの形
成においては、フィールド絶縁層を形成する前にトレン
チを形成するため、デバイス形成の基本となるトレンチ
を正常な形に形成することができる。
成においては、フィールド絶縁層を形成する前にトレン
チを形成するため、デバイス形成の基本となるトレンチ
を正常な形に形成することができる。
さらに、蓄積電極上の層間絶縁層は耐酸化マスクを用
いると、高集積化にともなうゲート絶縁層の薄膜化に関
係なく厚く形成できるため、層間耐圧を上げ、層間寄生
容量を低減することができ、デバイスの高集積化が可能
となる。
いると、高集積化にともなうゲート絶縁層の薄膜化に関
係なく厚く形成できるため、層間耐圧を上げ、層間寄生
容量を低減することができ、デバイスの高集積化が可能
となる。
また、トレンチ側壁のSiO2層を一部除去することによ
り、マスク工程を一工程省略することが可能となる。
り、マスク工程を一工程省略することが可能となる。
第１図（１）〜（９）は本発明の方法の工程順に説明す
る断面図、 第２図（１）〜（３）は他の実施例を説明する断面図、 第３図（１）、（２）はそれぞれ従来例のトレンチキャ
パシタセルの一例を説明する平面図と断面図、 第４図（１）〜（９）は従来例の方法を工程順に説明す
る断面図、 第５図は従来例によるトレンチ形成の障害を説明する断
面図である。 図において、 １は半導体基板でｐ−Si基板、1A、1Bはn+型のソース、
ドレイン領域、1CはエッチングストッパでSiO2層、２は
トレンチ、３は絶縁層でSiO2層、４は第１の導電層でポ
リSi層、５は誘電体層でSiO2層、６は第２の導電層でポ
リSi層（蓄積電極）、７はフィールド絶縁層（FOX）でS
iO2層、８は耐酸化層でSi3N4層、９は第３の導電層でポ
リSi層、10は層間絶縁層でSiO2層、11はゲート絶縁層で
SiO2層、12はポリSi層よりなるワード線、13はコンタク
ト孔、14は別の層間絶縁層、15はビット線 である。
る断面図、 第２図（１）〜（３）は他の実施例を説明する断面図、 第３図（１）、（２）はそれぞれ従来例のトレンチキャ
パシタセルの一例を説明する平面図と断面図、 第４図（１）〜（９）は従来例の方法を工程順に説明す
る断面図、 第５図は従来例によるトレンチ形成の障害を説明する断
面図である。 図において、 １は半導体基板でｐ−Si基板、1A、1Bはn+型のソース、
ドレイン領域、1CはエッチングストッパでSiO2層、２は
トレンチ、３は絶縁層でSiO2層、４は第１の導電層でポ
リSi層、５は誘電体層でSiO2層、６は第２の導電層でポ
リSi層（蓄積電極）、７はフィールド絶縁層（FOX）でS
iO2層、８は耐酸化層でSi3N4層、９は第３の導電層でポ
リSi層、10は層間絶縁層でSiO2層、11はゲート絶縁層で
SiO2層、12はポリSi層よりなるワード線、13はコンタク
ト孔、14は別の層間絶縁層、15はビット線 である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (2)
- 【請求項１】半導体基板内に，その表面よりトレンチを
形成し，該トレンチの側壁に絶縁層を形成し，次いで，
第１の導電体層，該第１の導電体層表面を覆う誘電体
層，該誘電体層の表面を覆う第２の導電層を順次形成し
て，該トレンチ内を埋め込んだ後，該半導体基板上の素
子分離領域にフィールド絶縁層を形成して素子形成領域
を画定する工程と， 該絶縁層を該トレンチ側面の上部より一部を除去し，こ
の除去部を覆って第３の導電層を埋め込み，該第２の導
電層と該半導体基板とを接続する工程 とを有することを特徴とする半導体記憶装置の製造方
法。 - 【請求項２】半導体基板内に，その表面よりトレンチを
形成し，該トレンチの側壁に絶縁層を形成し，次いで，
第１の導電体層，該第１の導電体層表面を覆う誘電体
層，該誘電体層の表面を覆う第２の導電層を順次形成し
て，該トレンチ内を埋め込んだ後，該半導体基板上の素
子分離領域にフィールド絶縁層を形成して素子形成領域
を画定する工程と， 該半導体基板上に耐酸化層を被着し，該耐酸化層をパタ
ーニングして該トレンチを含んで開口し，該絶縁層を該
トレンチ側面の上部よりより一部を除去し，この除去部
を覆って該第２の導電層と該半導体基板を覆う第３の導
電層を形成し，該耐酸化層をマスクにして該第３の導電
層の表面を熱酸化する工程 とを有することを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168501A JP2509912B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168501A JP2509912B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324658A JPS6324658A (ja) | 1988-02-02 |
| JP2509912B2 true JP2509912B2 (ja) | 1996-06-26 |
Family
ID=15869243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168501A Expired - Fee Related JP2509912B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509912B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036376A (ja) | 1999-07-23 | 2001-02-09 | Murata Mfg Co Ltd | 圧電共振子及び圧電部品 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132466A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
-
1986
- 1986-07-17 JP JP61168501A patent/JP2509912B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6324658A (ja) | 1988-02-02 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |