JPH10321813A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10321813A JPH10321813A JP10135154A JP13515498A JPH10321813A JP H10321813 A JPH10321813 A JP H10321813A JP 10135154 A JP10135154 A JP 10135154A JP 13515498 A JP13515498 A JP 13515498A JP H10321813 A JPH10321813 A JP H10321813A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Abstract
(57)【要約】
【課題】ＭＯＳトランジスタのソース／ドレイン拡散層
とトレンチキャパシタの蓄積電極とを表面接続層を用い
て接続する。 【解決手段】Ｓｉ基板に形成されたトレンチ１２と、こ
のトレンチ１２の内周面を覆うように形成されたキャパ
シタ絶縁膜２４と、このキャパシタ絶縁膜２４で覆われ
たトレンチを埋めるキャパシタの蓄積電極となる多結晶
シリコン層２５と、この多結晶シリコン層２５の上部を
含むＳｉ基板上に形成されたエピタキシャルＳｉ層２８
と、このエピタキシャルＳｉ層２８内に形成されたＭＯ
Ｓトランジスタのソース／ドレイン拡散層３４と、この
ソース／ドレイン拡散層３４と接するようにエピタキシ
ャルＳｉ層２８内に形成された表面接続層３５とを具備
している。
とトレンチキャパシタの蓄積電極とを表面接続層を用い
て接続する。 【解決手段】Ｓｉ基板に形成されたトレンチ１２と、こ
のトレンチ１２の内周面を覆うように形成されたキャパ
シタ絶縁膜２４と、このキャパシタ絶縁膜２４で覆われ
たトレンチを埋めるキャパシタの蓄積電極となる多結晶
シリコン層２５と、この多結晶シリコン層２５の上部を
含むＳｉ基板上に形成されたエピタキシャルＳｉ層２８
と、このエピタキシャルＳｉ層２８内に形成されたＭＯ
Ｓトランジスタのソース／ドレイン拡散層３４と、この
ソース／ドレイン拡散層３４と接するようにエピタキシ
ャルＳｉ層２８内に形成された表面接続層３５とを具備
している。
Description
【０００１】
【発明の属する技術分野】この発明は、１個のＭＯＳト
ランジスタと１個のキャパシタによりメモリセルが構成
されたダイナミック型の半導体記憶装置（ＤＲＡＭ）及
びその製造方法に関する。
ランジスタと１個のキャパシタによりメモリセルが構成
されたダイナミック型の半導体記憶装置（ＤＲＡＭ）及
びその製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭの集積度は急速に進展し
ている。ＤＲＡＭのさらなる高集積化を図るために、メ
モリセル構造としてキャパシタをトランジスタの上に積
み上げた、いわゆるスタック型セルや、シリコン基板に
トレンチ（溝）を掘ってその内壁をキャパシタとして用
いる、いわゆるトレンチ型セルなどが各種提案されてい
る。特に、トレンチ型セルは溝の深さを深くする程、蓄
積容量（Ｃｓ）を大きくすることができるため、小さな
面積でも大きな蓄積容量を実現できるメモリセル構造と
して注目されている。
ている。ＤＲＡＭのさらなる高集積化を図るために、メ
モリセル構造としてキャパシタをトランジスタの上に積
み上げた、いわゆるスタック型セルや、シリコン基板に
トレンチ（溝）を掘ってその内壁をキャパシタとして用
いる、いわゆるトレンチ型セルなどが各種提案されてい
る。特に、トレンチ型セルは溝の深さを深くする程、蓄
積容量（Ｃｓ）を大きくすることができるため、小さな
面積でも大きな蓄積容量を実現できるメモリセル構造と
して注目されている。
【０００３】さらに、トレンチ型セルには、トレンチ内
キャパシタの一方の電極を選択用のＭＯＳトランジスタ
のソース／ドレイン拡散層と電気的に接続する手段とし
て、基板表面上に導電体層を設けて両者を接続するよう
にした表面ストラップ構造（surface strap scheme）
と、キャパシタが形成されるトレンチ上部の側壁（サイ
ドウォール）に導電体層（サイドウォール・コンタク
ト：side-wall contact）を形成して両者を接続するよ
うにしたＢＳ構造（buried strap scheme ）とがある。
２５６Ｍビット世代のＤＲＡＭでは、表面ストラップ構
造に代わってＢＳ構造のトレンチ型セルが採用されてい
る。
キャパシタの一方の電極を選択用のＭＯＳトランジスタ
のソース／ドレイン拡散層と電気的に接続する手段とし
て、基板表面上に導電体層を設けて両者を接続するよう
にした表面ストラップ構造（surface strap scheme）
と、キャパシタが形成されるトレンチ上部の側壁（サイ
ドウォール）に導電体層（サイドウォール・コンタク
ト：side-wall contact）を形成して両者を接続するよ
うにしたＢＳ構造（buried strap scheme ）とがある。
２５６Ｍビット世代のＤＲＡＭでは、表面ストラップ構
造に代わってＢＳ構造のトレンチ型セルが採用されてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、ＢＳ構
造のトレンチ型セルでは、トレンチ上部に沿ったサイド
ウォール・コンタクトの深さを制御することが容易では
なく、ＭＯＳトランジスタのゲート電極と深いトレンチ
（deep trench ：ＤＴ）との間の距離を縮めることが困
難であるが故に次世代に向けてのセル面積の縮小化が困
難であるという問題がある。
造のトレンチ型セルでは、トレンチ上部に沿ったサイド
ウォール・コンタクトの深さを制御することが容易では
なく、ＭＯＳトランジスタのゲート電極と深いトレンチ
（deep trench ：ＤＴ）との間の距離を縮めることが困
難であるが故に次世代に向けてのセル面積の縮小化が困
難であるという問題がある。
【０００５】例えば、IEDM 1993 、Technical Digest P
aper, pp627-630 には、トレンチキャパシタの蓄積ノー
ド電極とＭＯＳトランジスタのソース／ドレイン拡散層
とをＢＳ（buried strap）を用いて接続するようにした
典型的なトレンチ型セルが開示されている。このセル設
計は0.25μｍルール世代において非常に優れているが、
サイドウォール拡散層が、トレンチ上部の側壁にＳｉ表
面から深さ0.6 μｍ程度に形成されているので、ＭＯＳ
トランジスタのゲート電極と深いトレンチキャパシタと
の間の距離を縮めることが困難である。すなわち、サイ
ドウォール拡散層がＭＯＳトランジスタのゲート電極に
近づくと、サイドウォール拡散層がＭＯＳトランジスタ
のソース／ドレイン拡散層そのものとなり、ＭＯＳトラ
ンジスタのソース拡散層とドレイン拡散層の形状が非対
称になって、ＤＴ側の拡散層深さが深くなり、パンチス
ルーが起こるという問題がある。また、このような形状
は、ＭＯＳトランジスタのゲート寸法をさらに縮小化
（シュリンク）するのに好ましくない。
aper, pp627-630 には、トレンチキャパシタの蓄積ノー
ド電極とＭＯＳトランジスタのソース／ドレイン拡散層
とをＢＳ（buried strap）を用いて接続するようにした
典型的なトレンチ型セルが開示されている。このセル設
計は0.25μｍルール世代において非常に優れているが、
サイドウォール拡散層が、トレンチ上部の側壁にＳｉ表
面から深さ0.6 μｍ程度に形成されているので、ＭＯＳ
トランジスタのゲート電極と深いトレンチキャパシタと
の間の距離を縮めることが困難である。すなわち、サイ
ドウォール拡散層がＭＯＳトランジスタのゲート電極に
近づくと、サイドウォール拡散層がＭＯＳトランジスタ
のソース／ドレイン拡散層そのものとなり、ＭＯＳトラ
ンジスタのソース拡散層とドレイン拡散層の形状が非対
称になって、ＤＴ側の拡散層深さが深くなり、パンチス
ルーが起こるという問題がある。また、このような形状
は、ＭＯＳトランジスタのゲート寸法をさらに縮小化
（シュリンク）するのに好ましくない。
【０００６】さらに、このようなＢＳは、その深さやサ
イドウォール領域における表面の清浄度を正確に制御す
る必要がある。安定したコンタクトを取るためには、サ
イドウォール領域のクリーニングを行う必要があると共
に、サイドウォール領域をより深く形成する必要がある
が、そうすると、サイドウォールからの拡散層をカット
するために深いＳＴＩ（Shallow Trench Isolation）を
形成する必要がある。しかし、深いＳＴＩを形成するた
めにはＳＴＩ領域をシリコン酸化膜によって高アスペク
ト比で埋める必要があり、製造が困難である。
イドウォール領域における表面の清浄度を正確に制御す
る必要がある。安定したコンタクトを取るためには、サ
イドウォール領域のクリーニングを行う必要があると共
に、サイドウォール領域をより深く形成する必要がある
が、そうすると、サイドウォールからの拡散層をカット
するために深いＳＴＩ（Shallow Trench Isolation）を
形成する必要がある。しかし、深いＳＴＩを形成するた
めにはＳＴＩ領域をシリコン酸化膜によって高アスペク
ト比で埋める必要があり、製造が困難である。
【０００７】そこで、ＳＥＧ（Selective-Epitaxial Gr
owth）技術を用いて、活性領域とトレンチキャパシタの
ストレージノード上にエピタキシャル層を形成し、この
エピタキシャル層の一部をストラップ電極として用いる
ようにした技術が、1995,Symposium on VLSI Technolog
y Digets Papers, pp137-138に開示されている。
owth）技術を用いて、活性領域とトレンチキャパシタの
ストレージノード上にエピタキシャル層を形成し、この
エピタキシャル層の一部をストラップ電極として用いる
ようにした技術が、1995,Symposium on VLSI Technolog
y Digets Papers, pp137-138に開示されている。
【０００８】しかしながら、この文献に記載されたもの
では、素子分離層をエピタキシャル層の形成前に行って
いる。素子分離層をエピタキシャル層の形成前に形成す
ると、エピタキシャル層の形成の際に素子分離層上にポ
リシリコン層が成長する。この結果、ＭＯＳトランジス
タのチャネル長方向の素子分離層とチャネル領域に沿っ
て結晶性の悪いＳｉ層（多結晶Ｓｉ）がチャネルの一部
になってしまい、ＭＯＳトランジスタのソース／ドレイ
ン間のリーク電流が増大するという問題がある。
では、素子分離層をエピタキシャル層の形成前に行って
いる。素子分離層をエピタキシャル層の形成前に形成す
ると、エピタキシャル層の形成の際に素子分離層上にポ
リシリコン層が成長する。この結果、ＭＯＳトランジス
タのチャネル長方向の素子分離層とチャネル領域に沿っ
て結晶性の悪いＳｉ層（多結晶Ｓｉ）がチャネルの一部
になってしまい、ＭＯＳトランジスタのソース／ドレイ
ン間のリーク電流が増大するという問題がある。
【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、製造が容易であり、メ
モリセル面積の縮小化を図ることができる半導体記憶装
置及びその製造方法を提供することである。
されたものであり、その目的は、製造が容易であり、メ
モリセル面積の縮小化を図ることができる半導体記憶装
置及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】この発明の半導体記憶装
置は、半導体基板上にＭＯＳトランジスタとキャパシタ
からなるメモリセルを複数個集積したものであって、上
記基板に形成された溝と、上記溝の下部の内周面を覆う
ように形成された第１の絶縁膜と、上記溝の上部の内周
面を覆うように形成された第２の絶縁膜と、上記溝内に
おいて上記第１の絶縁膜を埋めるように設けられ、上記
キャパシタの蓄積電極として用いられる第１の導電体層
と、上記溝内の上記第１の導電体層上で上記第２の絶縁
膜を埋めるように設けられた第２の導電体層と、上記溝
の下部を囲むように上記基板に形成された拡散領域と、
上記第２の導電体層を含む上記基板上に形成された半導
体層と、上記半導体層及びその下部に選択的に形成さ
れ、かつその上部には上記半導体層が存在しないように
形成され、上記半導体層を複数の領域に分離する素子分
離層と、上記半導体層を含む層内に形成された上記ＭＯ
Ｓトランジスタのソース／ドレイン拡散層と、上記ソー
ス／ドレイン拡散層の１つと接するように上記半導体層
内に形成され、上記ソース／ドレイン拡散層の１つと上
記蓄積電極用導電体層とを電気的に接続する表面接続層
とを具備している。
置は、半導体基板上にＭＯＳトランジスタとキャパシタ
からなるメモリセルを複数個集積したものであって、上
記基板に形成された溝と、上記溝の下部の内周面を覆う
ように形成された第１の絶縁膜と、上記溝の上部の内周
面を覆うように形成された第２の絶縁膜と、上記溝内に
おいて上記第１の絶縁膜を埋めるように設けられ、上記
キャパシタの蓄積電極として用いられる第１の導電体層
と、上記溝内の上記第１の導電体層上で上記第２の絶縁
膜を埋めるように設けられた第２の導電体層と、上記溝
の下部を囲むように上記基板に形成された拡散領域と、
上記第２の導電体層を含む上記基板上に形成された半導
体層と、上記半導体層及びその下部に選択的に形成さ
れ、かつその上部には上記半導体層が存在しないように
形成され、上記半導体層を複数の領域に分離する素子分
離層と、上記半導体層を含む層内に形成された上記ＭＯ
Ｓトランジスタのソース／ドレイン拡散層と、上記ソー
ス／ドレイン拡散層の１つと接するように上記半導体層
内に形成され、上記ソース／ドレイン拡散層の１つと上
記蓄積電極用導電体層とを電気的に接続する表面接続層
とを具備している。
【００１１】この発明の半導体記憶装置の製造方法は、
半導体基板上にＭＯＳトランジスタとキャパシタからな
るメモリセルを複数個集積してなる半導体記憶装置の製
造方法であって、第１導電型の半導体基板を用意する工
程と、選択エッチングにより上記基板にキャパシタ用の
第１の溝を形成する工程と、上記第１の溝の上部を除い
た内周面から上記基板内に第１導電型とは反対導電型の
第２導電型の不純物を拡散させてキャパシタの対向電極
となる拡散層を形成する工程と、上記第１の溝の下部の
内周面を覆うように第１の絶縁膜を形成する工程と、上
記第１の絶縁膜で覆われた上記溝内下部を埋めるよう
に、上記キャパシタの蓄積電極として用いられる第１の
導電体層を形成する工程と、上記溝の上部の内周面を覆
うように第２の絶縁膜を形成する工程と、上記第２の絶
縁膜で覆われた上記溝内上部を埋めるように第２の導電
体層を形成する工程と、上記第２の導電体層を含む上記
基板上に半導体層を形成する工程と、上記第２の導電体
層上に位置する上記半導体層に第２導電型の不純物を選
択的に導入して表面接続層を形成する工程と、底部が上
記半導体基板に達するように上記半導体層に素子分離用
の第２の溝を形成して、上記半導体層を複数の部分に分
割する工程と、上記第２の溝内を絶縁膜で埋めて、上記
複数の部分に分割された半導体層を電気的に分離する工
程と、上記半導体層上にゲート絶縁膜を介してＭＯＳト
ランジスタのゲート電極を形成する工程と、上記ゲート
電極をマスクに用いて上記半導体層に選択的に第１導電
型の不純物を導入してＭＯＳトランジスタのソース／ド
レイン拡散層を形成すると同時にこのソース／ドレイン
拡散層のいずれか一方を上記表面接続層と重なり合うよ
うに形成する工程とを具備している。
半導体基板上にＭＯＳトランジスタとキャパシタからな
るメモリセルを複数個集積してなる半導体記憶装置の製
造方法であって、第１導電型の半導体基板を用意する工
程と、選択エッチングにより上記基板にキャパシタ用の
第１の溝を形成する工程と、上記第１の溝の上部を除い
た内周面から上記基板内に第１導電型とは反対導電型の
第２導電型の不純物を拡散させてキャパシタの対向電極
となる拡散層を形成する工程と、上記第１の溝の下部の
内周面を覆うように第１の絶縁膜を形成する工程と、上
記第１の絶縁膜で覆われた上記溝内下部を埋めるよう
に、上記キャパシタの蓄積電極として用いられる第１の
導電体層を形成する工程と、上記溝の上部の内周面を覆
うように第２の絶縁膜を形成する工程と、上記第２の絶
縁膜で覆われた上記溝内上部を埋めるように第２の導電
体層を形成する工程と、上記第２の導電体層を含む上記
基板上に半導体層を形成する工程と、上記第２の導電体
層上に位置する上記半導体層に第２導電型の不純物を選
択的に導入して表面接続層を形成する工程と、底部が上
記半導体基板に達するように上記半導体層に素子分離用
の第２の溝を形成して、上記半導体層を複数の部分に分
割する工程と、上記第２の溝内を絶縁膜で埋めて、上記
複数の部分に分割された半導体層を電気的に分離する工
程と、上記半導体層上にゲート絶縁膜を介してＭＯＳト
ランジスタのゲート電極を形成する工程と、上記ゲート
電極をマスクに用いて上記半導体層に選択的に第１導電
型の不純物を導入してＭＯＳトランジスタのソース／ド
レイン拡散層を形成すると同時にこのソース／ドレイン
拡散層のいずれか一方を上記表面接続層と重なり合うよ
うに形成する工程とを具備している。
【００１２】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明に係る半導
体記憶装置を、トレンチ型セルを有するＤＲＡＭに実施
した第１の実施の形態による素子構造を示すものであ
り、図１（ａ）は２ビット分のメモリセルのレイアウト
を示すパターン平面図、図１（ｂ）は図１（ａ）中のＩ
ｂ−Ｉｂ線に沿った断面図、図１（ｃ）は図１（ａ）中
のＩｃ−Ｉｃ線に沿った断面図である。
実施の形態により説明する。図１はこの発明に係る半導
体記憶装置を、トレンチ型セルを有するＤＲＡＭに実施
した第１の実施の形態による素子構造を示すものであ
り、図１（ａ）は２ビット分のメモリセルのレイアウト
を示すパターン平面図、図１（ｂ）は図１（ａ）中のＩ
ｂ−Ｉｂ線に沿った断面図、図１（ｃ）は図１（ａ）中
のＩｃ−Ｉｃ線に沿った断面図である。
【００１３】図１（ａ）中、１１はＭＯＳトランジスタ
のチャネル、ソース／ドレイン拡散層等が形成されるア
クティブ領域である。このアクティブ領域１１は、図１
（ａ）に示すように横方向に走っており、図中の上下方
向で隣接するものどおしで互いに半ピッチ単位でずれて
配置されている。上記各アクティブ領域１１の両側に
は、キャパシタを形成するための深いトレンチ（deep t
rench ：ＤＴ）１２がそれぞれ配置されている。また、
図１（ａ）中、一点鎖線で囲んだ領域１３は、１個のメ
モリセルが形成されているメモリセル領域を示してい
る。
のチャネル、ソース／ドレイン拡散層等が形成されるア
クティブ領域である。このアクティブ領域１１は、図１
（ａ）に示すように横方向に走っており、図中の上下方
向で隣接するものどおしで互いに半ピッチ単位でずれて
配置されている。上記各アクティブ領域１１の両側に
は、キャパシタを形成するための深いトレンチ（deep t
rench ：ＤＴ）１２がそれぞれ配置されている。また、
図１（ａ）中、一点鎖線で囲んだ領域１３は、１個のメ
モリセルが形成されているメモリセル領域を示してい
る。
【００１４】Ｐ型のＳｉ基板（Ｐ−ｓｕｂ）２１内に
は、Ｓｉ基板の表面から深さ 1.3μｍ程度のところにＮ
型の埋め込み層（Ｎ−ｗｅｌｌ）２２が形成されてい
る。深いトレンチ（deep trench ：ＤＴ）１２は、上記
埋め込み層２２を貫通し、底部が上記基板２１内に達す
るように形成されている。上記トレンチ１２の上部を除
く周囲のＳｉ基板２１側には、キャパシタの対向電極と
なるＮ型の拡散層２３が形成されている。この拡散層２
３の一部は上記埋め込み層２２とオーバーラップして、
電気的に接続している。また、上記トレンチ１２の底部
から上記埋め込み層２２の途中までの間に位置するトレ
ンチ内周面上には、キャパシタのキャパシタ絶縁膜とな
る絶縁膜２４が形成されている。この絶縁膜２４とし
て、酸化膜で換算した膜厚として例えば４〜５ｎｍの膜
厚のＮＯ膜、もしくはＳｉＯ2 膜、又はＴａ2 Ｏ5 膜、
ＢＴＳ（（Ｂａ、Ｓｒ）ＴｉＯ3 ）膜等が使用される。
は、Ｓｉ基板の表面から深さ 1.3μｍ程度のところにＮ
型の埋め込み層（Ｎ−ｗｅｌｌ）２２が形成されてい
る。深いトレンチ（deep trench ：ＤＴ）１２は、上記
埋め込み層２２を貫通し、底部が上記基板２１内に達す
るように形成されている。上記トレンチ１２の上部を除
く周囲のＳｉ基板２１側には、キャパシタの対向電極と
なるＮ型の拡散層２３が形成されている。この拡散層２
３の一部は上記埋め込み層２２とオーバーラップして、
電気的に接続している。また、上記トレンチ１２の底部
から上記埋め込み層２２の途中までの間に位置するトレ
ンチ内周面上には、キャパシタのキャパシタ絶縁膜とな
る絶縁膜２４が形成されている。この絶縁膜２４とし
て、酸化膜で換算した膜厚として例えば４〜５ｎｍの膜
厚のＮＯ膜、もしくはＳｉＯ2 膜、又はＴａ2 Ｏ5 膜、
ＢＴＳ（（Ｂａ、Ｓｒ）ＴｉＯ3 ）膜等が使用される。
【００１５】上記絶縁膜２４で覆われた上記トレンチ１
２の部分を埋めるように多結晶シリコン膜２５が形成さ
れている。この多結晶シリコン膜２５には不純物が導入
されて低抵抗化されており、この多結晶シリコン膜２５
はキャパシタの蓄積電極として使用される。さらに、上
記トレンチ１２の内周面において、上記絶縁膜２４が形
成されている部分よりも上部の内周面を覆うようにＳｉ
Ｏ2 膜２６が形成されている。このＳｉＯ2 膜２６の膜
厚は、先の絶縁膜２４よりも十分に厚く（50〜70ｎｍ）
されている。また、上記多結晶シリコン膜２５上の残り
のトレンチ１２を埋めるように多結晶シリコン膜２７が
形成されている。この多結晶シリコン膜２７にも不純物
が導入されており、低抵抗化されている。
２の部分を埋めるように多結晶シリコン膜２５が形成さ
れている。この多結晶シリコン膜２５には不純物が導入
されて低抵抗化されており、この多結晶シリコン膜２５
はキャパシタの蓄積電極として使用される。さらに、上
記トレンチ１２の内周面において、上記絶縁膜２４が形
成されている部分よりも上部の内周面を覆うようにＳｉ
Ｏ2 膜２６が形成されている。このＳｉＯ2 膜２６の膜
厚は、先の絶縁膜２４よりも十分に厚く（50〜70ｎｍ）
されている。また、上記多結晶シリコン膜２５上の残り
のトレンチ１２を埋めるように多結晶シリコン膜２７が
形成されている。この多結晶シリコン膜２７にも不純物
が導入されており、低抵抗化されている。
【００１６】上記多結晶シリコン膜２７上を含むＳｉ基
板全面には膜厚が50ｎｍ程度のＳｉ層２８が形成されて
いる。上記Ｓｉ層２８は、Ｓｉ基板２１上ではエピタキ
シャルＳｉ層に、多結晶シリコン膜２７やＳｉＯ2 膜２
６上では多結晶シリコン層になっている。前記アクティ
ブ領域１１はこのＳｉ層２８を含むように形成されてい
る。
板全面には膜厚が50ｎｍ程度のＳｉ層２８が形成されて
いる。上記Ｓｉ層２８は、Ｓｉ基板２１上ではエピタキ
シャルＳｉ層に、多結晶シリコン膜２７やＳｉＯ2 膜２
６上では多結晶シリコン層になっている。前記アクティ
ブ領域１１はこのＳｉ層２８を含むように形成されてい
る。
【００１７】また、隣接する２つのトレンチ１２の間に
は、上記Ｓｉ層２８を貫通し、底部が上記埋め込み層２
２上に位置する基板２１に達するＳＴＩ用のトレンチ２
９が形成されている。このトレンチ２９の深さは、Ｓｉ
層２８の表面から 0.2μｍ程度である。さらにこのトレ
ンチ２９を含み、このトレンチ２９よりも広い領域のア
クティブ領域１１両側には、このトレンチ２９よりも十
分に浅い（約30ｎｍ）トレンチ３０が形成されている。
そして、上記トレンチ２９及び３０内には、表面が平坦
化されたＳｉＯ2 膜３１が埋め込まれている。
は、上記Ｓｉ層２８を貫通し、底部が上記埋め込み層２
２上に位置する基板２１に達するＳＴＩ用のトレンチ２
９が形成されている。このトレンチ２９の深さは、Ｓｉ
層２８の表面から 0.2μｍ程度である。さらにこのトレ
ンチ２９を含み、このトレンチ２９よりも広い領域のア
クティブ領域１１両側には、このトレンチ２９よりも十
分に浅い（約30ｎｍ）トレンチ３０が形成されている。
そして、上記トレンチ２９及び３０内には、表面が平坦
化されたＳｉＯ2 膜３１が埋め込まれている。
【００１８】上記Ｓｉ層２８上にはそれぞれゲート絶縁
膜３２を介して複数のゲート電極導体３３が形成されて
いる。これら各ゲート電極導体３３は、不純物が導入さ
れて低抵抗化された多結晶シリコンからなる単一層の導
電体層、あるいは複数の導電体材料からなる積層膜によ
って構成されており、一般的には下層が多結晶シリコ
ン、上層がＷＳｉからなる２層構造の積層膜によって構
成されている。これらのゲート電極導体３３は、図１
（ａ）に示すように縦方向に走っている。
膜３２を介して複数のゲート電極導体３３が形成されて
いる。これら各ゲート電極導体３３は、不純物が導入さ
れて低抵抗化された多結晶シリコンからなる単一層の導
電体層、あるいは複数の導電体材料からなる積層膜によ
って構成されており、一般的には下層が多結晶シリコ
ン、上層がＷＳｉからなる２層構造の積層膜によって構
成されている。これらのゲート電極導体３３は、図１
（ａ）に示すように縦方向に走っている。
【００１９】また、上記ゲート電極導体３３の下部に位
置する上記Ｓｉ層２８にはＭＯＳトランジスタのチャネ
ルが設定されており、このチャネルの両側に位置する上
記Ｓｉ層２８内には、Ｎ型の不純物が導入されたＭＯＳ
トランジスタのソース／ドレイン拡散層３４が形成され
ている。なお、上記隣接する２つのトレンチ１２の上部
に配置された２つのゲート電極導体３３は、図１（ａ）
に示した２つのメモリセル領域を通過する、図示しない
他のメモリセルのＭＯＳトランジスタのゲート電極導体
であり、この通過する２つのゲート電極導体３３は、図
１（ｂ）に示すように、前記ＳＴＩ用のトレンチ２９及
びトレンチ３０を埋めるように形成された前記ＳｉＯ2
膜３１上に形成されている。
置する上記Ｓｉ層２８にはＭＯＳトランジスタのチャネ
ルが設定されており、このチャネルの両側に位置する上
記Ｓｉ層２８内には、Ｎ型の不純物が導入されたＭＯＳ
トランジスタのソース／ドレイン拡散層３４が形成され
ている。なお、上記隣接する２つのトレンチ１２の上部
に配置された２つのゲート電極導体３３は、図１（ａ）
に示した２つのメモリセル領域を通過する、図示しない
他のメモリセルのＭＯＳトランジスタのゲート電極導体
であり、この通過する２つのゲート電極導体３３は、図
１（ｂ）に示すように、前記ＳＴＩ用のトレンチ２９及
びトレンチ３０を埋めるように形成された前記ＳｉＯ2
膜３１上に形成されている。
【００２０】上記ソース／ドレイン拡散層３４のうち、
トレンチ１２側に配置されているものと重なり合うよう
に、前記Ｓｉ層２８内にはＮ型の不純物が導入された表
面接続層（surface strap ）３５が形成されている。こ
の表面接続層３５は、前記トレンチ１２内に形成された
多結晶シリコン膜２７と、トレンチ１２側に配置されて
いる上記ソース／ドレイン拡散層３４とを電気的に接続
しており、結果的にこの表面接続層３５を介して、前記
トレンチ１２内に形成されキャパシタの蓄積電極として
使用される多結晶シリコン膜２５と、トレンチ１２側に
配置されているソース／ドレイン拡散層３４とを電気的
に接続している。
トレンチ１２側に配置されているものと重なり合うよう
に、前記Ｓｉ層２８内にはＮ型の不純物が導入された表
面接続層（surface strap ）３５が形成されている。こ
の表面接続層３５は、前記トレンチ１２内に形成された
多結晶シリコン膜２７と、トレンチ１２側に配置されて
いる上記ソース／ドレイン拡散層３４とを電気的に接続
しており、結果的にこの表面接続層３５を介して、前記
トレンチ１２内に形成されキャパシタの蓄積電極として
使用される多結晶シリコン膜２５と、トレンチ１２側に
配置されているソース／ドレイン拡散層３４とを電気的
に接続している。
【００２１】上記各ゲート電極導体３３上にはＳｉ3 Ｎ
4 からなるキャップ絶縁膜３６が約150ｎｍの膜厚で形
成されており、このキャップ絶縁膜３６上を含む全面に
Ｓｉ3 Ｎ4 からなるバリア絶縁膜３７が形成されてお
り、さらに各ゲート電極導体相互間のバリア絶縁膜３７
上にはＢＰＳＧ膜３８が形成され、このＢＰＳＧ膜３８
上を含む全面にはＴＥＯＳ ＳｉＯ2 膜３９が形成され
ている。
4 からなるキャップ絶縁膜３６が約150ｎｍの膜厚で形
成されており、このキャップ絶縁膜３６上を含む全面に
Ｓｉ3 Ｎ4 からなるバリア絶縁膜３７が形成されてお
り、さらに各ゲート電極導体相互間のバリア絶縁膜３７
上にはＢＰＳＧ膜３８が形成され、このＢＰＳＧ膜３８
上を含む全面にはＴＥＯＳ ＳｉＯ2 膜３９が形成され
ている。
【００２２】そして、図１（ｂ）中で横方向に隣接する
２つのＭＯＳトランジスタの共通ドレインとなるソース
／ドレイン拡散層３４に通じるコンタクトホール４０
が、上記ＴＥＯＳ ＳｉＯ2 膜３９、ＢＰＳＧ膜３８及
びバリア絶縁膜３７からなる積層膜に対して開口されて
おり、このコンタクトホール４０を、不純物が導入され
て低抵抗化された多結晶シリコンで埋めることによって
ビットラインコンタクト４１が形成されている。さらに
上記ＴＥＯＳ ＳｉＯ2 膜３９中には例えばタングステ
ン（Ｗ）膜からなるビットライン４２が形成されてい
る。このビットライン４２は、上記ビットラインコンタ
クト４１を介して前記ソース／ドレイン拡散層３４に電
気的に接続されている。
２つのＭＯＳトランジスタの共通ドレインとなるソース
／ドレイン拡散層３４に通じるコンタクトホール４０
が、上記ＴＥＯＳ ＳｉＯ2 膜３９、ＢＰＳＧ膜３８及
びバリア絶縁膜３７からなる積層膜に対して開口されて
おり、このコンタクトホール４０を、不純物が導入され
て低抵抗化された多結晶シリコンで埋めることによって
ビットラインコンタクト４１が形成されている。さらに
上記ＴＥＯＳ ＳｉＯ2 膜３９中には例えばタングステ
ン（Ｗ）膜からなるビットライン４２が形成されてい
る。このビットライン４２は、上記ビットラインコンタ
クト４１を介して前記ソース／ドレイン拡散層３４に電
気的に接続されている。
【００２３】上記構成でなる半導体記憶装置のメモリセ
ルの特徴は、以下の通りである。 （１）ＭＯＳトランジスタのソース／ドレイン拡散層３
４とトレンチキャパシタの蓄積電極となる多結晶シリコ
ン膜２５との接続が表面接続層３５を介して行われる
点。 （２）表面接続層３５が形成されている同じＳｉ層２８
に、ＭＯＳトランジスタのチャネルやソース／ドレイン
拡散層３４が形成されている点。 （３）表面接続層３５が、当初のＤＴパターン上に配置
されており、かつ隣接するメモリセル用のトランジスタ
のゲート電極導体３３の下を走っている点。 （４）表面接続層３５がＳｉ層２８中に形成されている
点。
ルの特徴は、以下の通りである。 （１）ＭＯＳトランジスタのソース／ドレイン拡散層３
４とトレンチキャパシタの蓄積電極となる多結晶シリコ
ン膜２５との接続が表面接続層３５を介して行われる
点。 （２）表面接続層３５が形成されている同じＳｉ層２８
に、ＭＯＳトランジスタのチャネルやソース／ドレイン
拡散層３４が形成されている点。 （３）表面接続層３５が、当初のＤＴパターン上に配置
されており、かつ隣接するメモリセル用のトランジスタ
のゲート電極導体３３の下を走っている点。 （４）表面接続層３５がＳｉ層２８中に形成されている
点。
【００２４】上記のような構成の半導体記憶装置によれ
ば、ＭＯＳトランジスタのソース／ドレイン拡散層３４
とトレンチキャパシタの蓄積電極となる多結晶シリコン
膜２５との接続を表面接続層３５を用いて行うようにし
たので、従来のような非対称なソース／ドレイン形状が
原因となるトレンチのサイドウォール拡散層を形成する
必要がなくなり、その分だけＭＯＳトランジスタのゲー
ト電極導体３３とトレンチ１２との間の距離（図１
（ａ）中にＳで示している）を縮めることができる。例
えば、この距離を従来では 0.2μｍが限界であったもの
を、0.15μｍ程度まで縮めることができ、この結果、素
子の微細化を図ることができる。
ば、ＭＯＳトランジスタのソース／ドレイン拡散層３４
とトレンチキャパシタの蓄積電極となる多結晶シリコン
膜２５との接続を表面接続層３５を用いて行うようにし
たので、従来のような非対称なソース／ドレイン形状が
原因となるトレンチのサイドウォール拡散層を形成する
必要がなくなり、その分だけＭＯＳトランジスタのゲー
ト電極導体３３とトレンチ１２との間の距離（図１
（ａ）中にＳで示している）を縮めることができる。例
えば、この距離を従来では 0.2μｍが限界であったもの
を、0.15μｍ程度まで縮めることができ、この結果、素
子の微細化を図ることができる。
【００２５】また、上記表面接続層３５をＳｉ層２８内
に形成したので、従来のようなサイドウォール拡散層を
用いる場合と比較して、両者間に存在する接続抵抗の値
がプロセスに応じて変動しにくくなり、安定した接続抵
抗特性を得ることができる。
に形成したので、従来のようなサイドウォール拡散層を
用いる場合と比較して、両者間に存在する接続抵抗の値
がプロセスに応じて変動しにくくなり、安定した接続抵
抗特性を得ることができる。
【００２６】さらに、従来のような、隣接するトレンチ
１２の側に形成される深いサイドウォール拡散層を除去
する必要がないので、ＳＴＩ用のトレンチ２９の深さを
従来よりも浅くすることができる。また、ＭＯＳトラン
ジスタのソース／ドレイン拡散層３４も対称な形状にす
ることができ、ＭＯＳトランジスタの特性向上を図るこ
とができる。
１２の側に形成される深いサイドウォール拡散層を除去
する必要がないので、ＳＴＩ用のトレンチ２９の深さを
従来よりも浅くすることができる。また、ＭＯＳトラン
ジスタのソース／ドレイン拡散層３４も対称な形状にす
ることができ、ＭＯＳトランジスタの特性向上を図るこ
とができる。
【００２７】さらに、図１（ｃ）に示されるように、Ｓ
ｉＯ2 膜３１上にはＳｉ層２８が延在していないので、
隣接するメモリセルのＳｉ層２８同士が接続することは
なく、各メモリセルが構成されるＳｉ層２８はＳｉＯ2
膜３１によって電気的に分離されている。
ｉＯ2 膜３１上にはＳｉ層２８が延在していないので、
隣接するメモリセルのＳｉ層２８同士が接続することは
なく、各メモリセルが構成されるＳｉ層２８はＳｉＯ2
膜３１によって電気的に分離されている。
【００２８】次に図１に示すようなＤＲＡＭの製造方法
について説明する。まず、図２に示すように、Ｐ型のＳ
ｉ基板（Ｐ−ｓｕｂ）２１の上部に例えばイオン注入法
によりＮ型の不純物を注入し、熱処理を行って、Ｎ型の
埋め込み層（Ｎ−ｗｅｌｌ）２２を形成する。次にＳｉ
基板２１の表面上にトレンチエッチング用のマスク層を
形成する。このマスク層は、下から、約８ｎｍの膜厚の
ＳｉＯ2 膜５１、約 100ｎｍの膜厚のＳｉ3 Ｎ4 膜５２
及び約 500ｎｍの膜厚のＴＥＯＳ−ＳｉＯ2 膜（図示せ
ず）で構成されている。
について説明する。まず、図２に示すように、Ｐ型のＳ
ｉ基板（Ｐ−ｓｕｂ）２１の上部に例えばイオン注入法
によりＮ型の不純物を注入し、熱処理を行って、Ｎ型の
埋め込み層（Ｎ−ｗｅｌｌ）２２を形成する。次にＳｉ
基板２１の表面上にトレンチエッチング用のマスク層を
形成する。このマスク層は、下から、約８ｎｍの膜厚の
ＳｉＯ2 膜５１、約 100ｎｍの膜厚のＳｉ3 Ｎ4 膜５２
及び約 500ｎｍの膜厚のＴＥＯＳ−ＳｉＯ2 膜（図示せ
ず）で構成されている。
【００２９】そして、このマスク層を用いてＳｉ基板２
１をエッチングし、約８μｍの深さの深いトレンチ（Ｄ
Ｔ）１２を形成する。さらに各トレンチ１２の内部から
Ｓｉ基板２１に対して不純物を拡散させて、トレンチ１
２の上部を除いたトレンチ周囲のＳｉ基板２１にＮ型の
拡散層２３を形成する。この拡散層２３は、トレンチ１
２の内部を含む全面にＮ型不純物として例えばＡｓを含
むＡｓＳＧ膜を堆積し、このＡｓＳＧ膜をトレンチ１２
の上部を除いた領域に残した後に、加熱処理を施してＡ
ｓをＳｉ基板２１中に拡散させることにより形成する
が、他の方法を用いても良い。上記拡散層２３の形成後
はＡｓＳＧ膜を除去する。次に、上記トレンチ１２の内
周面上に、キャパシタのキャパシタ絶縁膜となる絶縁膜
２４を形成する。この絶縁膜２４は前記したように、酸
化膜換算で例えば膜厚が４〜５ｎｍのＮＯ膜（ＳｉＯ3
Ｎ4 膜とＳｉＯ2 膜との積層膜）、もしくはＳｉＯ2
膜、又はＴａ2 Ｏ5 膜、ＢＴＳ（（Ｂａ、Ｓｒ）ＴｉＯ
3 ）膜等が使用される。
１をエッチングし、約８μｍの深さの深いトレンチ（Ｄ
Ｔ）１２を形成する。さらに各トレンチ１２の内部から
Ｓｉ基板２１に対して不純物を拡散させて、トレンチ１
２の上部を除いたトレンチ周囲のＳｉ基板２１にＮ型の
拡散層２３を形成する。この拡散層２３は、トレンチ１
２の内部を含む全面にＮ型不純物として例えばＡｓを含
むＡｓＳＧ膜を堆積し、このＡｓＳＧ膜をトレンチ１２
の上部を除いた領域に残した後に、加熱処理を施してＡ
ｓをＳｉ基板２１中に拡散させることにより形成する
が、他の方法を用いても良い。上記拡散層２３の形成後
はＡｓＳＧ膜を除去する。次に、上記トレンチ１２の内
周面上に、キャパシタのキャパシタ絶縁膜となる絶縁膜
２４を形成する。この絶縁膜２４は前記したように、酸
化膜換算で例えば膜厚が４〜５ｎｍのＮＯ膜（ＳｉＯ3
Ｎ4 膜とＳｉＯ2 膜との積層膜）、もしくはＳｉＯ2
膜、又はＴａ2 Ｏ5 膜、ＢＴＳ（（Ｂａ、Ｓｒ）ＴｉＯ
3 ）膜等が使用される。
【００３０】続いて、上記絶縁膜２４で覆われた上記ト
レンチ１２内にトレンチキャパシタの蓄積電極となる多
結晶シリコン膜２５を形成する。この多結晶シリコン膜
２５の上面はＳｉ基板２１の表面から深さ 1.0μｍ程度
である。この多結晶シリコン膜２５は、ＣＶＤ法による
堆積とＣＭＰ（Chemical Mechanical Polishing ）法及
びＲＩＥ法による平坦化及びリセスエッチングとを組み
合わせて形成する。なお、この多結晶シリコン膜２５に
は不純物を導入して低抵抗化する必要があるが、多結晶
シリコンの堆積時に同時に不純物を導入することによっ
て低抵抗化された多結晶シリコンを形成しても良いし、
アンドープ多結晶シリコンの堆積後に不純物を導入する
ようにしても良い。
レンチ１２内にトレンチキャパシタの蓄積電極となる多
結晶シリコン膜２５を形成する。この多結晶シリコン膜
２５の上面はＳｉ基板２１の表面から深さ 1.0μｍ程度
である。この多結晶シリコン膜２５は、ＣＶＤ法による
堆積とＣＭＰ（Chemical Mechanical Polishing ）法及
びＲＩＥ法による平坦化及びリセスエッチングとを組み
合わせて形成する。なお、この多結晶シリコン膜２５に
は不純物を導入して低抵抗化する必要があるが、多結晶
シリコンの堆積時に同時に不純物を導入することによっ
て低抵抗化された多結晶シリコンを形成しても良いし、
アンドープ多結晶シリコンの堆積後に不純物を導入する
ようにしても良い。
【００３１】上記多結晶シリコン膜２５の形成後は、ト
レンチ１２の上部サイドウォール上に位置する絶縁膜２
４を除去して、上記トレンチ１２の底部から埋め込み層
２２の途中までの間に位置するように絶縁膜２４を残
す。
レンチ１２の上部サイドウォール上に位置する絶縁膜２
４を除去して、上記トレンチ１２の底部から埋め込み層
２２の途中までの間に位置するように絶縁膜２４を残
す。
【００３２】次に、図３に示すように、全面に約50ｎｍ
の膜厚の絶縁膜を堆積した後、これをＲＩＥ法でエッチ
ングして、トレンチ１２の上部サイドウォール上に絶縁
膜を残してカラー絶縁膜（collar oxide）５３を形成す
る。
の膜厚の絶縁膜を堆積した後、これをＲＩＥ法でエッチ
ングして、トレンチ１２の上部サイドウォール上に絶縁
膜を残してカラー絶縁膜（collar oxide）５３を形成す
る。
【００３３】次に、図４に示すように、全面に多結晶シ
リコン膜２７を堆積した後、ＣＭＰ法及びＲＩＥ法によ
り、Ｓｉ基板２１の表面とほぼ同じ高さとなるまでエッ
チングして、上記トレンチ１２内に多結晶シリコン膜２
７を残す。このとき、同時にＳｉ3 Ｎ4 膜５２及びその
上のＴＥＯＳ−ＳｉＯ2 膜も除去する。
リコン膜２７を堆積した後、ＣＭＰ法及びＲＩＥ法によ
り、Ｓｉ基板２１の表面とほぼ同じ高さとなるまでエッ
チングして、上記トレンチ１２内に多結晶シリコン膜２
７を残す。このとき、同時にＳｉ3 Ｎ4 膜５２及びその
上のＴＥＯＳ−ＳｉＯ2 膜も除去する。
【００３４】なお、上記多結晶シリコン膜２７にも不純
物を導入して低抵抗化する必要があり、その方法として
多結晶シリコン層２５の場合と同様に、多結晶シリコン
の堆積時に同時に不純物を導入することによって低抵抗
化された多結晶シリコンを形成する方法でも良いし、ア
ンドープ多結晶シリコンの堆積後にＡｓなどの不純物を
導入する方法でも良い。また、埋め込み時の形状を良く
するために、アモルファスＳｉを用いても良い。
物を導入して低抵抗化する必要があり、その方法として
多結晶シリコン層２５の場合と同様に、多結晶シリコン
の堆積時に同時に不純物を導入することによって低抵抗
化された多結晶シリコンを形成する方法でも良いし、ア
ンドープ多結晶シリコンの堆積後にＡｓなどの不純物を
導入する方法でも良い。また、埋め込み時の形状を良く
するために、アモルファスＳｉを用いても良い。
【００３５】次に、Ｎチャネル及びＰチャネルＭＯＳト
ランジスタ用のウエル領域の形成のため及びＰチャネル
及びＮチャネルＭＯＳトランジスタのチャネルインプラ
を行うために、残されたＳｉＯ2 膜５１を介して各種不
純物イオンをＳｉ基板２１の表面領域に注入する（図示
せず）。その際、狭いチャネルプロファイルを形成する
には、Ｂ（ＢＦ2 ）やＰ（Ａｓ）イオンの代わりにＩｎ
やＳｂを使用しても良い。
ランジスタ用のウエル領域の形成のため及びＰチャネル
及びＮチャネルＭＯＳトランジスタのチャネルインプラ
を行うために、残されたＳｉＯ2 膜５１を介して各種不
純物イオンをＳｉ基板２１の表面領域に注入する（図示
せず）。その際、狭いチャネルプロファイルを形成する
には、Ｂ（ＢＦ2 ）やＰ（Ａｓ）イオンの代わりにＩｎ
やＳｂを使用しても良い。
【００３６】次に、図５に示すように、ＣＭＰ法または
ウェットエッチング法等により、カラー絶縁膜５３のＳ
ｉ基板２１上から突出した部分のみを除去し、さらにＳ
ｉＯ2 膜５１を除去し、Ｓｉ基板２１及び多結晶シリコ
ン膜２７及びラー絶縁膜５３それぞれの表面を露出さ
せ、例えば 850℃のＨ2 ガス雰囲気において３０分間、
高温処理を施すことによって露出した表面を清浄にす
る。続いて、例えばＦＴＰ（Fast Thermal Process too
l ）により、Ｓｉ基板２１及び多結晶シリコン膜２７表
面を含む全面にアモルファスＳｉ膜を約60ｎｍの膜厚に
堆積する。続いて、アモルファスＳｉ膜を堆積した同じ
ＦＴＰを用いて、例えば約 600℃のＡｒガス雰囲気にお
いて約40分の加熱処理を施すことにより、Ｓｉ基板２１
上のアモルファスＳｉ膜をエピタキシャル層を含むＳｉ
層２８に変える（以下、このエピタキシャル層を含むＳ
ｉ層２８をエピタキシャルＳｉ層２８と称する）。
ウェットエッチング法等により、カラー絶縁膜５３のＳ
ｉ基板２１上から突出した部分のみを除去し、さらにＳ
ｉＯ2 膜５１を除去し、Ｓｉ基板２１及び多結晶シリコ
ン膜２７及びラー絶縁膜５３それぞれの表面を露出さ
せ、例えば 850℃のＨ2 ガス雰囲気において３０分間、
高温処理を施すことによって露出した表面を清浄にす
る。続いて、例えばＦＴＰ（Fast Thermal Process too
l ）により、Ｓｉ基板２１及び多結晶シリコン膜２７表
面を含む全面にアモルファスＳｉ膜を約60ｎｍの膜厚に
堆積する。続いて、アモルファスＳｉ膜を堆積した同じ
ＦＴＰを用いて、例えば約 600℃のＡｒガス雰囲気にお
いて約40分の加熱処理を施すことにより、Ｓｉ基板２１
上のアモルファスＳｉ膜をエピタキシャル層を含むＳｉ
層２８に変える（以下、このエピタキシャル層を含むＳ
ｉ層２８をエピタキシャルＳｉ層２８と称する）。
【００３７】ここで、図示のようにエピタキシャルＳｉ
層２８の膜厚は、Ｓｉ基板２１上に位置する部分と、多
結晶シリコン膜２５、２７の上部に位置する部分とで実
質的に等しくなり、かつ多結晶シリコン膜２５、２７の
上部に位置する部分での膜厚も実質的に均一になってい
る。
層２８の膜厚は、Ｓｉ基板２１上に位置する部分と、多
結晶シリコン膜２５、２７の上部に位置する部分とで実
質的に等しくなり、かつ多結晶シリコン膜２５、２７の
上部に位置する部分での膜厚も実質的に均一になってい
る。
【００３８】なお、トレンチ１２内の多結晶シリコン膜
２７上及び絶縁膜５３上のアモルファスＳｉ膜は、それ
ぞれ完全にはエピタキシャルＳｉ層に変化せず、アモル
ファスＳｉ膜や多結晶Ｓｉ膜として残る。しかし、上記
両膜上の層は、ＭＯＳトランジスタのチャネルとして使
用されることがないために、それ程のクオリティーは必
要としない。なお、上記方法の代わりに、通常のエピタ
キシャルＳｉ成長法を使用してエピタキシャルＳｉ層２
８を形成することもできる。このときの成長温度は 560
℃であり、ＳｉＨ4 ガスが使用される。
２７上及び絶縁膜５３上のアモルファスＳｉ膜は、それ
ぞれ完全にはエピタキシャルＳｉ層に変化せず、アモル
ファスＳｉ膜や多結晶Ｓｉ膜として残る。しかし、上記
両膜上の層は、ＭＯＳトランジスタのチャネルとして使
用されることがないために、それ程のクオリティーは必
要としない。なお、上記方法の代わりに、通常のエピタ
キシャルＳｉ成長法を使用してエピタキシャルＳｉ層２
８を形成することもできる。このときの成長温度は 560
℃であり、ＳｉＨ4 ガスが使用される。
【００３９】次に、図６に示すように、メモリセル領域
を通過する隣接メモリセルのためのゲート電極導体３３
（図１に図示）に対応した位置に開口を有する、ＳｉＯ
2 膜５４及びＳｉ3 Ｎ4 膜５５からなるマスク層を形成
し、このマスク層を用いてＮ型の不純物イオンをエピタ
キシャルＳｉ層２８内にイオン注入して拡散層５６を形
成した後、同じマスク層を用いてこの拡散層５６を表面
から30ｎｍの深さまでエッチングして前記トレンチ３０
を形成する。その際にトレンチ底部のエッジが丸くなる
ようにエッチングする方が望ましい。なお、図６（ａ）
は前記図１（ｂ）の断面図に対応しており、図６（ｂ）
は前記図１（ｃ）の断面図に対応している。
を通過する隣接メモリセルのためのゲート電極導体３３
（図１に図示）に対応した位置に開口を有する、ＳｉＯ
2 膜５４及びＳｉ3 Ｎ4 膜５５からなるマスク層を形成
し、このマスク層を用いてＮ型の不純物イオンをエピタ
キシャルＳｉ層２８内にイオン注入して拡散層５６を形
成した後、同じマスク層を用いてこの拡散層５６を表面
から30ｎｍの深さまでエッチングして前記トレンチ３０
を形成する。その際にトレンチ底部のエッジが丸くなる
ようにエッチングする方が望ましい。なお、図６（ａ）
は前記図１（ｂ）の断面図に対応しており、図６（ｂ）
は前記図１（ｃ）の断面図に対応している。
【００４０】次に、図７に示すように、隣接するトレン
チ間では、上記拡散層５６をエッチングする際に用いた
マスク層よりも狭い領域に開口を有するレジスト層５７
を形成し、このレジスト層５７を用いた非選択性ＲＩＥ
法により上記拡散層５６及びその下部のＳｉ基板２１を
200ｎｍ程度エッチングして、素子分離用のＳＴＩ用ト
レンチ２９を形成する。このときもトレンチ底部のエッ
ジが丸くなるようにエッチングする方が好ましい。この
エッチングにより、拡散層５６からなる表面接続層（su
rface strap ）３５が形成される。なお、図７（ａ）は
前記図１（ｂ）の断面図に、図７（ｂ）は前記図１
（ｃ）の断面図にそれぞれ対応している。
チ間では、上記拡散層５６をエッチングする際に用いた
マスク層よりも狭い領域に開口を有するレジスト層５７
を形成し、このレジスト層５７を用いた非選択性ＲＩＥ
法により上記拡散層５６及びその下部のＳｉ基板２１を
200ｎｍ程度エッチングして、素子分離用のＳＴＩ用ト
レンチ２９を形成する。このときもトレンチ底部のエッ
ジが丸くなるようにエッチングする方が好ましい。この
エッチングにより、拡散層５６からなる表面接続層（su
rface strap ）３５が形成される。なお、図７（ａ）は
前記図１（ｂ）の断面図に、図７（ｂ）は前記図１
（ｃ）の断面図にそれぞれ対応している。
【００４１】次に、図８に示すように、上記レジスト層
５７を除去した後、全面にＳｉＯ2膜３１を堆積し、Ｃ
ＭＰ法により研磨して平坦化することにより、このＳｉ
Ｏ2膜３１をＳＴＩ用のトレンチ２９及びトレンチ３０
内にのみ残す。このＣＭＰ法による平坦化の際に、前記
Ｓｉ3 Ｎ4 膜５５はストッパ材として使用される。すな
わち、ＳｉＯ2 膜３１に比べてＳｉ3 Ｎ4 膜５５は研磨
され難いので、ＳｉＯ2 膜３１の平坦化が達成される。
この工程で、Ｓｉ3 Ｎ4 膜５５は膜厚が部分的に変化す
るようなプロセスダメージを受けないので、一定した膜
厚となる。なお、図８（ａ）はパターン平面図、図８
（ｂ）は図８（ａ）中のＶIIIb−ＶIIIb線に沿った断面
図、図８（ｃ）は図８（ａ）中のＶIIIc−ＶIIIc線に沿
った断面図である。
５７を除去した後、全面にＳｉＯ2膜３１を堆積し、Ｃ
ＭＰ法により研磨して平坦化することにより、このＳｉ
Ｏ2膜３１をＳＴＩ用のトレンチ２９及びトレンチ３０
内にのみ残す。このＣＭＰ法による平坦化の際に、前記
Ｓｉ3 Ｎ4 膜５５はストッパ材として使用される。すな
わち、ＳｉＯ2 膜３１に比べてＳｉ3 Ｎ4 膜５５は研磨
され難いので、ＳｉＯ2 膜３１の平坦化が達成される。
この工程で、Ｓｉ3 Ｎ4 膜５５は膜厚が部分的に変化す
るようなプロセスダメージを受けないので、一定した膜
厚となる。なお、図８（ａ）はパターン平面図、図８
（ｂ）は図８（ａ）中のＶIIIb−ＶIIIb線に沿った断面
図、図８（ｃ）は図８（ａ）中のＶIIIc−ＶIIIc線に沿
った断面図である。
【００４２】この後は、Ｓｉ3 Ｎ4 膜５５及びその下部
のＳｉＯ2 膜５４を除去した後に、Ｓｉ基板２１上にゲ
ート犠牲酸化膜（gate sacrificial oxide）を形成し、
このゲート犠牲酸化膜を介してＭＯＳトランジスタのＶ
th（しきい値電圧）合わせ用のチャネルインプラを行い
（図示せず）、続いてゲート犠牲酸化膜を除去した後、
図９に示すように、新たに約８ｎｍの膜厚のゲート絶縁
膜３２、ゲート電極導体３３及び約 150ｎｍの膜厚のＳ
ｉ3 Ｎ4 からなるキャップ絶縁膜３６を堆積し、所定の
マスク層を用いてこれらキャップ絶縁膜３６、ゲート電
極導体３３をパターニングしてゲート電極構造を形成
し、続いてこのゲート電極構造をマスクにエピタキシャ
ルＳｉ層２８を含む領域にＮ型不純物をイオン注入して
ソース／ドレイン拡散層３４を形成する。このとき、ソ
ース／ドレイン拡散層３４の１つは前記表面接続層３５
とオーバーラップした状態で形成される。
のＳｉＯ2 膜５４を除去した後に、Ｓｉ基板２１上にゲ
ート犠牲酸化膜（gate sacrificial oxide）を形成し、
このゲート犠牲酸化膜を介してＭＯＳトランジスタのＶ
th（しきい値電圧）合わせ用のチャネルインプラを行い
（図示せず）、続いてゲート犠牲酸化膜を除去した後、
図９に示すように、新たに約８ｎｍの膜厚のゲート絶縁
膜３２、ゲート電極導体３３及び約 150ｎｍの膜厚のＳ
ｉ3 Ｎ4 からなるキャップ絶縁膜３６を堆積し、所定の
マスク層を用いてこれらキャップ絶縁膜３６、ゲート電
極導体３３をパターニングしてゲート電極構造を形成
し、続いてこのゲート電極構造をマスクにエピタキシャ
ルＳｉ層２８を含む領域にＮ型不純物をイオン注入して
ソース／ドレイン拡散層３４を形成する。このとき、ソ
ース／ドレイン拡散層３４の１つは前記表面接続層３５
とオーバーラップした状態で形成される。
【００４３】その後、例えば30ｎｍ程度の膜厚のＳｉ3
Ｎ4 からなるバリア絶縁膜３７、例えば 500ｎｍ程度の
膜厚のＢＰＳＧ膜３８を堆積し、ＣＭＰ法で平坦化した
後、ＴＥＯＳ−ＳｉＯ2 膜３９を例えば 300ｎｍ程度の
膜厚で形成する。この後は、図１に示すように、コンタ
クトホール４０の開口、多結晶シリコン膜で埋め込まれ
たビットラインコンタクト４１の形成及びＷ膜からなる
ビットライン４２を形成する。この後、層間絶縁膜を堆
積し、コンタクト、配線層を形成（図示せず）して、完
成する。
Ｎ4 からなるバリア絶縁膜３７、例えば 500ｎｍ程度の
膜厚のＢＰＳＧ膜３８を堆積し、ＣＭＰ法で平坦化した
後、ＴＥＯＳ−ＳｉＯ2 膜３９を例えば 300ｎｍ程度の
膜厚で形成する。この後は、図１に示すように、コンタ
クトホール４０の開口、多結晶シリコン膜で埋め込まれ
たビットラインコンタクト４１の形成及びＷ膜からなる
ビットライン４２を形成する。この後、層間絶縁膜を堆
積し、コンタクト、配線層を形成（図示せず）して、完
成する。
【００４４】このような製造方法によれば、ＭＯＳトラ
ンジスタのソース／ドレイン拡散層３４が形成されるエ
ピタキシャルＳｉ層２８に、ＭＯＳトランジスタのソー
ス／ドレイン拡散層３４とトレンチキャパシタの蓄積電
極となる多結晶シリコン膜２５とを電気的に接続するた
めの表面接続層３５も形成するようにしたので、深いト
レンチ（ＤＴ）１２を従来のようにＣＭＰ法とＲＩＥ法
とを組み合わせた方法で形成する場合に比較して、工程
数を削減することができる。例えば従来のＣＭＰとＲＩ
Ｅとを組み合わせたトレンチ形成方法では３回のリセス
（recess）工程が必要であるのに対して、上記の方法で
は２回のリセス工程で済む。
ンジスタのソース／ドレイン拡散層３４が形成されるエ
ピタキシャルＳｉ層２８に、ＭＯＳトランジスタのソー
ス／ドレイン拡散層３４とトレンチキャパシタの蓄積電
極となる多結晶シリコン膜２５とを電気的に接続するた
めの表面接続層３５も形成するようにしたので、深いト
レンチ（ＤＴ）１２を従来のようにＣＭＰ法とＲＩＥ法
とを組み合わせた方法で形成する場合に比較して、工程
数を削減することができる。例えば従来のＣＭＰとＲＩ
Ｅとを組み合わせたトレンチ形成方法では３回のリセス
（recess）工程が必要であるのに対して、上記の方法で
は２回のリセス工程で済む。
【００４５】また、従来のようなトレンチ１２の上部サ
イドウォールでのサイドウォールコンタクトにおける拡
散が伸びることを考慮する必要がないので、深いトレン
チ（ＤＴ）１２を形成した後に長時間及び高温（例え
ば、1000℃、60分）のトレンチストレス緩和アニールを
行うことができる。この結果、メモリセルにおけるデー
タ保持特性（データリテンション特性）を向上させるこ
とができる。
イドウォールでのサイドウォールコンタクトにおける拡
散が伸びることを考慮する必要がないので、深いトレン
チ（ＤＴ）１２を形成した後に長時間及び高温（例え
ば、1000℃、60分）のトレンチストレス緩和アニールを
行うことができる。この結果、メモリセルにおけるデー
タ保持特性（データリテンション特性）を向上させるこ
とができる。
【００４６】さらに、従来のサイドウォールプロセス
（Buried strap method ）に代えて平坦表面プロセス
（planar surface process）を用いているために、リセ
スの深さのばらつき等による接続抵抗の変化等のプロセ
ス変動を減らすことができるという効果も得ることがで
きる。
（Buried strap method ）に代えて平坦表面プロセス
（planar surface process）を用いているために、リセ
スの深さのばらつき等による接続抵抗の変化等のプロセ
ス変動を減らすことができるという効果も得ることがで
きる。
【００４７】次にこの発明の第２の実施の形態に係る製
造方法を図１０ないし図１２の断面図を参照して説明す
る。なお、これら図１０ないし図１２はそれぞれ、前記
図１（ａ）のパターン平面図中のＩｂ−Ｉｂ線に沿った
断面構造を示している。
造方法を図１０ないし図１２の断面図を参照して説明す
る。なお、これら図１０ないし図１２はそれぞれ、前記
図１（ａ）のパターン平面図中のＩｂ−Ｉｂ線に沿った
断面構造を示している。
【００４８】この第２の実施の形態による方法におい
て、Ｓｉ基板２１の全面にエピタキシャルＳｉ層２８を
形成するまでの工程（図１〜図５）は第１の実施の形態
と同様であるので、その説明は省略する。
て、Ｓｉ基板２１の全面にエピタキシャルＳｉ層２８を
形成するまでの工程（図１〜図５）は第１の実施の形態
と同様であるので、その説明は省略する。
【００４９】次に、図１０に示すように、全面にＳｉＯ
2 膜５８を形成した後、メモリセル領域を通過するゲー
ト電極導体３３（図１に図示）に対応した位置に開口を
有するレジスト層５９を形成し、このレジスト層５９を
用いてＮ型の不純物イオンをエピタキシャルＳｉ層２８
内にイオン注入して拡散層５６を形成する。すなわち、
この工程では、前記トレンチ３０（図６に図示）を形成
することなく、この拡散層５６をそのまま残す。
2 膜５８を形成した後、メモリセル領域を通過するゲー
ト電極導体３３（図１に図示）に対応した位置に開口を
有するレジスト層５９を形成し、このレジスト層５９を
用いてＮ型の不純物イオンをエピタキシャルＳｉ層２８
内にイオン注入して拡散層５６を形成する。すなわち、
この工程では、前記トレンチ３０（図６に図示）を形成
することなく、この拡散層５６をそのまま残す。
【００５０】次に、図１１に示すように、全面にＳｉＯ
2 膜５４及びＳｉ3 Ｎ4 膜５５を堆積した後、ＳＴＩ形
成用のレジスト層５７を形成し、このレジスト層５７を
用いた非選択性ＲＩＥ法により上記拡散層５６及びその
下部のＳｉ基板２１を 200ｎｍ程度エッチングして、Ｓ
ＴＩ用のトレンチ２９を形成する。このとき、トレンチ
底部のエッジが丸くなるようにエッチングする方が好ま
しい。このエッチングにより、拡散層５６からなる表面
接続層（surface strap ）３５が形成される。
2 膜５４及びＳｉ3 Ｎ4 膜５５を堆積した後、ＳＴＩ形
成用のレジスト層５７を形成し、このレジスト層５７を
用いた非選択性ＲＩＥ法により上記拡散層５６及びその
下部のＳｉ基板２１を 200ｎｍ程度エッチングして、Ｓ
ＴＩ用のトレンチ２９を形成する。このとき、トレンチ
底部のエッジが丸くなるようにエッチングする方が好ま
しい。このエッチングにより、拡散層５６からなる表面
接続層（surface strap ）３５が形成される。
【００５１】次に、上記レジスト層５７を除去した後、
全面にＳｉＯ2 膜３１を堆積し、ＣＭＰ法により研磨し
て平坦化することにより、図１２に示すように、ＳｉＯ
2 膜３１をＳＴＩ用のトレンチ２９内にのみ残す。この
ＣＭＰ法による平坦化の際も、Ｓｉ3 Ｎ4 膜５５はＣＭ
Ｐを行う時の研磨のストッパ材として使用される。
全面にＳｉＯ2 膜３１を堆積し、ＣＭＰ法により研磨し
て平坦化することにより、図１２に示すように、ＳｉＯ
2 膜３１をＳＴＩ用のトレンチ２９内にのみ残す。この
ＣＭＰ法による平坦化の際も、Ｓｉ3 Ｎ4 膜５５はＣＭ
Ｐを行う時の研磨のストッパ材として使用される。
【００５２】この後は、Ｓｉ3 Ｎ4 膜５５及びその下部
のＳｉＯ2 膜５４を除去し、エピタキシャルＳｉ層２８
上にゲート犠牲酸化膜を形成し、このゲート犠牲酸化膜
を介してＭＯＳトランジスタのＶth（しきい値電圧）合
わせ用のチャネルインプラを行い、続いてゲート犠牲酸
化膜を除去した後に、新たに約８ｎｍの膜厚のゲート絶
縁膜３２、ゲート電極導体３３形成用の多結晶シリコン
層及び約 150ｎｍの膜厚のＳｉ3 Ｎ4 からなるキャップ
絶縁膜３６を堆積し、所定のマスク層を用いてこれらキ
ャップ絶縁膜３６、ゲート電極導体３３をパターニング
してゲート電極構造を形成する。この後の工程は、第１
の実施の形態による方法と同様なので、その説明は省略
する。また、第１の実施の形態による方法と同様に、ゲ
ート犠牲酸化膜としてＳｉＯ2 膜を用いることもでき
る。
のＳｉＯ2 膜５４を除去し、エピタキシャルＳｉ層２８
上にゲート犠牲酸化膜を形成し、このゲート犠牲酸化膜
を介してＭＯＳトランジスタのＶth（しきい値電圧）合
わせ用のチャネルインプラを行い、続いてゲート犠牲酸
化膜を除去した後に、新たに約８ｎｍの膜厚のゲート絶
縁膜３２、ゲート電極導体３３形成用の多結晶シリコン
層及び約 150ｎｍの膜厚のＳｉ3 Ｎ4 からなるキャップ
絶縁膜３６を堆積し、所定のマスク層を用いてこれらキ
ャップ絶縁膜３６、ゲート電極導体３３をパターニング
してゲート電極構造を形成する。この後の工程は、第１
の実施の形態による方法と同様なので、その説明は省略
する。また、第１の実施の形態による方法と同様に、ゲ
ート犠牲酸化膜としてＳｉＯ2 膜を用いることもでき
る。
【００５３】この方法によって製造された半導体記憶装
置では、メモリセル領域を通過する隣接メモリセルのゲ
ート電極導体３３の下部には、ＳＴＩのトレンチ２９内
を埋めるようにＳｉＯ2 膜３１が形成され、前記図１に
示すような浅いトレンチ３０は存在していない。
置では、メモリセル領域を通過する隣接メモリセルのゲ
ート電極導体３３の下部には、ＳＴＩのトレンチ２９内
を埋めるようにＳｉＯ2 膜３１が形成され、前記図１に
示すような浅いトレンチ３０は存在していない。
【００５４】すなわち、この実施の形態による方法によ
って製造された半導体記憶装置では、メモリセル領域を
通過する隣接メモリセルのゲート電極導体３３と、表面
接続層３５との間に前記のような厚いＳｉＯ2 膜３１が
存在しない。従って、このような構造の半導体記憶装置
は、通過するゲート電極導体３３の寄生キャパシタンス
は大きくなるが、浅いトレンチ３０（図１に図示）を形
成するための工程が省略できるという効果が得られる。
って製造された半導体記憶装置では、メモリセル領域を
通過する隣接メモリセルのゲート電極導体３３と、表面
接続層３５との間に前記のような厚いＳｉＯ2 膜３１が
存在しない。従って、このような構造の半導体記憶装置
は、通過するゲート電極導体３３の寄生キャパシタンス
は大きくなるが、浅いトレンチ３０（図１に図示）を形
成するための工程が省略できるという効果が得られる。
【００５５】さらに、表面接続層３５形成のためのイン
プラは、エピタキシャルＳｉ層２８に対するウエル領域
形成及びＭＯＳトランジスタのＶth合わせ用のチャネル
インプラ形成の際に、ゲート犠牲酸化膜を介して行うこ
とができる。従って、この第２の実施の形態による方法
では、先の第１の実施の形態による方法と比べて、大幅
に製造工程の簡略化を図ることができる。
プラは、エピタキシャルＳｉ層２８に対するウエル領域
形成及びＭＯＳトランジスタのＶth合わせ用のチャネル
インプラ形成の際に、ゲート犠牲酸化膜を介して行うこ
とができる。従って、この第２の実施の形態による方法
では、先の第１の実施の形態による方法と比べて、大幅
に製造工程の簡略化を図ることができる。
【００５６】また、熱工程を調整することにより、不純
物がドープされた多結晶シリコン層２７からエピタキシ
ャルＳｉ層２８への不純物の拡散が大きく存在する場合
には、それにより表面接続層３５に代わる層を自己整合
的に形成することが可能になる。
物がドープされた多結晶シリコン層２７からエピタキシ
ャルＳｉ層２８への不純物の拡散が大きく存在する場合
には、それにより表面接続層３５に代わる層を自己整合
的に形成することが可能になる。
【００５７】次にこの発明の第３の実施の形態に係る製
造方法を図１３の断面図を参照して説明する。なお、こ
の図１３は前記図１（ａ）のパターン平面図中のＩｂ−
Ｉｂ線に沿った断面構造を示している。
造方法を図１３の断面図を参照して説明する。なお、こ
の図１３は前記図１（ａ）のパターン平面図中のＩｂ−
Ｉｂ線に沿った断面構造を示している。
【００５８】この第３の実施の形態による方法では、第
２の実施の形態に係る方法において、ＳＴＩのトレンチ
２９内を埋めるようにＳｉＯ2 膜３１を形成した後に、
ゲート絶縁膜３２を形成する際に酸化雰囲気中で表面を
熱酸化することにより行う。予めＮ型の不純物が導入さ
れている表面接続層３５と、不純物が導入されていない
残りのエピタキシャルＳｉ層２８とは酸化速度（oxidat
ion rate）が異なる。従って、表面を熱酸化することに
より、エピタキシャルＳｉ層２８上には約８ｎｍの膜厚
のゲート絶縁膜３２が形成され、かつ表面接続層３５上
にはこれよりも膜厚が厚い、例えば15ｎｍ程度のＳｉＯ
2 膜５８が形成される。この後の工程は、第１の実施の
形態による方法と同様なので、その説明は省略する。
２の実施の形態に係る方法において、ＳＴＩのトレンチ
２９内を埋めるようにＳｉＯ2 膜３１を形成した後に、
ゲート絶縁膜３２を形成する際に酸化雰囲気中で表面を
熱酸化することにより行う。予めＮ型の不純物が導入さ
れている表面接続層３５と、不純物が導入されていない
残りのエピタキシャルＳｉ層２８とは酸化速度（oxidat
ion rate）が異なる。従って、表面を熱酸化することに
より、エピタキシャルＳｉ層２８上には約８ｎｍの膜厚
のゲート絶縁膜３２が形成され、かつ表面接続層３５上
にはこれよりも膜厚が厚い、例えば15ｎｍ程度のＳｉＯ
2 膜５８が形成される。この後の工程は、第１の実施の
形態による方法と同様なので、その説明は省略する。
【００５９】この第３の実施の形態による方法で製造さ
れた半導体記憶装置では、ＳｉＯ2膜５８の存在によ
り、隣接メモリセルのゲート電極導体３３における寄生
キャパシタンスの値を、第２の実施の形態による方法で
製造されたものと比べて減少させることができる。
れた半導体記憶装置では、ＳｉＯ2膜５８の存在によ
り、隣接メモリセルのゲート電極導体３３における寄生
キャパシタンスの値を、第２の実施の形態による方法で
製造されたものと比べて減少させることができる。
【００６０】次にこの発明の第４の実施の形態に係る製
造方法を図１４及び図１５の断面図を参照して説明す
る。なお、これら図１４及び図１５は前記図１（ａ）の
パターン平面図中のＩｂ−Ｉｂ線に沿った断面構造を示
している。
造方法を図１４及び図１５の断面図を参照して説明す
る。なお、これら図１４及び図１５は前記図１（ａ）の
パターン平面図中のＩｂ−Ｉｂ線に沿った断面構造を示
している。
【００６１】この第４の実施の形態による方法におい
て、Ｓｉ基板２１の全面にエピタキシャルＳｉ層２８を
形成するまでの工程（図１〜図５）は第１の実施の形態
と同様なので、その説明は省略する。
て、Ｓｉ基板２１の全面にエピタキシャルＳｉ層２８を
形成するまでの工程（図１〜図５）は第１の実施の形態
と同様なので、その説明は省略する。
【００６２】次に、第１の実施の形態における図６に示
す工程と同様に、ＳｉＯ2 膜５４及びＳｉ3 Ｎ4 膜５５
からなるマスク層を形成し、このマスク層を用いてＮ型
の不純物イオンをエピタキシャルＳｉ層２８内にイオン
注入して拡散層５６を形成した後、図１４に示すよう
に、同じマスク層を用いて選択酸化（mini-LOCOS(Local
Oxidation of Silicon)）を行うことにより、拡散層５
６上にＳｉＯ2 膜５４よりも膜厚が厚いＳｉＯ2 膜６０
を自己整合的に形成する。このＳｉＯ2 膜６０の膜厚は
例えば26ｎｍ程度とする。
す工程と同様に、ＳｉＯ2 膜５４及びＳｉ3 Ｎ4 膜５５
からなるマスク層を形成し、このマスク層を用いてＮ型
の不純物イオンをエピタキシャルＳｉ層２８内にイオン
注入して拡散層５６を形成した後、図１４に示すよう
に、同じマスク層を用いて選択酸化（mini-LOCOS(Local
Oxidation of Silicon)）を行うことにより、拡散層５
６上にＳｉＯ2 膜５４よりも膜厚が厚いＳｉＯ2 膜６０
を自己整合的に形成する。このＳｉＯ2 膜６０の膜厚は
例えば26ｎｍ程度とする。
【００６３】この後、図１５に示すように、Ｓｉ3 Ｎ4
膜５５を除去し、新たに全面にＳｉ3 Ｎ4 膜６１を堆積
し、さらにその上にＳＴＩ形成用のレジスト層５７を形
成し、このレジスト層５７を用いた非選択性ＲＩＥ法に
より、まず直下のＳｉ3 Ｎ4膜６１を除去し、続いて拡
散層５６及びその下部のＳｉ基板２１を 200ｎｍ程度エ
ッチングしてＳＴＩ用のトレンチ２９を形成する。この
とき、トレンチ底部のエッジが丸くなるようにエッチン
グする方が好ましい。このエッチングにより、拡散層５
６からなる表面接続層３５が形成される。
膜５５を除去し、新たに全面にＳｉ3 Ｎ4 膜６１を堆積
し、さらにその上にＳＴＩ形成用のレジスト層５７を形
成し、このレジスト層５７を用いた非選択性ＲＩＥ法に
より、まず直下のＳｉ3 Ｎ4膜６１を除去し、続いて拡
散層５６及びその下部のＳｉ基板２１を 200ｎｍ程度エ
ッチングしてＳＴＩ用のトレンチ２９を形成する。この
とき、トレンチ底部のエッジが丸くなるようにエッチン
グする方が好ましい。このエッチングにより、拡散層５
６からなる表面接続層３５が形成される。
【００６４】この後、レジスト層５７を除去し、第１の
実施の形態の場合と同様に全面にＳｉＯ2 膜を堆積し、
このＳｉＯ2 膜をＣＭＰ法によって研磨して平坦化する
ことにより、ＳｉＯ2 膜をＳＴＩ用のトレンチ２９内に
のみ残す。なお、このＣＭＰ法による平坦化の際も、Ｓ
ｉ3 Ｎ4 膜６１はストッパ材として使用される。この後
の工程は第１の実施の形態の場合と同様である。
実施の形態の場合と同様に全面にＳｉＯ2 膜を堆積し、
このＳｉＯ2 膜をＣＭＰ法によって研磨して平坦化する
ことにより、ＳｉＯ2 膜をＳＴＩ用のトレンチ２９内に
のみ残す。なお、このＣＭＰ法による平坦化の際も、Ｓ
ｉ3 Ｎ4 膜６１はストッパ材として使用される。この後
の工程は第１の実施の形態の場合と同様である。
【００６５】この第４の実施の形態による方法で製造さ
れる半導体記憶装置では、隣接メモリセルのゲート電極
導体の下部には比較的膜厚が厚いＳｉＯ2 膜６０が形成
されているので、この通過するゲート電極導体における
寄生キャパシタンスの値を減少させることができる。
れる半導体記憶装置では、隣接メモリセルのゲート電極
導体の下部には比較的膜厚が厚いＳｉＯ2 膜６０が形成
されているので、この通過するゲート電極導体における
寄生キャパシタンスの値を減少させることができる。
【００６６】次にこの発明の第５の実施の形態に係る製
造方法を図１６及び図１７の断面図を参照して説明す
る。なお、これら図１６及び図１７は前記図１（ａ）の
パターン平面図中のＩｂ−Ｉｂ線に沿った断面構造を示
している。
造方法を図１６及び図１７の断面図を参照して説明す
る。なお、これら図１６及び図１７は前記図１（ａ）の
パターン平面図中のＩｂ−Ｉｂ線に沿った断面構造を示
している。
【００６７】この第５の実施の形態による方法では、図
１１の工程までは第２の実施の形態による方法と同様な
ので、その説明は省略する。そして、ＳＴＩ用のトレン
チ２９内にＳｉＯ2 膜３１を埋め込み、その後、図１６
に示すように、ゲート犠牲酸化膜５４上（またはＳｉＯ
2 膜５８をそのまま用いる場合はＳｉＯ2 膜５８上）に
レジスト層６２を形成した後、このレジスト層６２をマ
スクにゲート犠牲酸化膜５４をエッチングして拡散層５
６（表面接続層３５）またはＳｉＯ2 膜５８上にのみこ
のゲート犠牲酸化膜５４（またはＳｉＯ2 膜５８）を残
す。
１１の工程までは第２の実施の形態による方法と同様な
ので、その説明は省略する。そして、ＳＴＩ用のトレン
チ２９内にＳｉＯ2 膜３１を埋め込み、その後、図１６
に示すように、ゲート犠牲酸化膜５４上（またはＳｉＯ
2 膜５８をそのまま用いる場合はＳｉＯ2 膜５８上）に
レジスト層６２を形成した後、このレジスト層６２をマ
スクにゲート犠牲酸化膜５４をエッチングして拡散層５
６（表面接続層３５）またはＳｉＯ2 膜５８上にのみこ
のゲート犠牲酸化膜５４（またはＳｉＯ2 膜５８）を残
す。
【００６８】次に、上記レジスト層６２を除去した後、
ゲート酸化を行うことにより、拡散層５６（表面接続層
３５）上にゲート絶縁膜より膜厚の厚いＳｉＯ2 膜６３
を形成し、その他のエピタキシャルＳｉ層２８上には約
８ｎｍの膜厚のゲート絶縁膜３２を形成する。この後の
工程は、第１の実施の形態による方法と同様なので、そ
の説明は省略する。
ゲート酸化を行うことにより、拡散層５６（表面接続層
３５）上にゲート絶縁膜より膜厚の厚いＳｉＯ2 膜６３
を形成し、その他のエピタキシャルＳｉ層２８上には約
８ｎｍの膜厚のゲート絶縁膜３２を形成する。この後の
工程は、第１の実施の形態による方法と同様なので、そ
の説明は省略する。
【００６９】この第５の実施の形態による方法で製造さ
れる半導体記憶装置でも、隣接メモリセルのゲート電極
導体の下部には比較的膜厚が厚いＳｉＯ2 膜６３が形成
されているので、通過するゲート電極導体における寄生
キャパシタンスの値を減少させることができる。
れる半導体記憶装置でも、隣接メモリセルのゲート電極
導体の下部には比較的膜厚が厚いＳｉＯ2 膜６３が形成
されているので、通過するゲート電極導体における寄生
キャパシタンスの値を減少させることができる。
【００７０】なお、この発明は上記した各実施の形態に
限定されるものではなく種々の変形が可能であることは
いうまでもない。例えばＭＯＳトランジスタのゲート絶
縁膜を熱酸化による方法で形成する場合について説明し
たが、これは他に例えばＣＶＤ−ＳｉＯ2 膜を例えば８
ｎｍ程度に堆積した後に 900℃の酸素雰囲気中でアニー
ルすることで形成する、いわゆるＨＴＯ（high tempara
ture oxide）膜を用いても良い。このＨＴＯ膜によるゲ
ート絶縁膜は欠陥が少なく良質のものが得られるばかり
ではなく、エピタキシャルＳｉ層２８とトレンチ１２上
のアモルファス層になっているＳｉ層の両方の上で同じ
膜質のゲート絶縁膜を形成することができる。すなわ
ち、下地の結晶性によらない酸化膜が形成できるので有
効である。
限定されるものではなく種々の変形が可能であることは
いうまでもない。例えばＭＯＳトランジスタのゲート絶
縁膜を熱酸化による方法で形成する場合について説明し
たが、これは他に例えばＣＶＤ−ＳｉＯ2 膜を例えば８
ｎｍ程度に堆積した後に 900℃の酸素雰囲気中でアニー
ルすることで形成する、いわゆるＨＴＯ（high tempara
ture oxide）膜を用いても良い。このＨＴＯ膜によるゲ
ート絶縁膜は欠陥が少なく良質のものが得られるばかり
ではなく、エピタキシャルＳｉ層２８とトレンチ１２上
のアモルファス層になっているＳｉ層の両方の上で同じ
膜質のゲート絶縁膜を形成することができる。すなわ
ち、下地の結晶性によらない酸化膜が形成できるので有
効である。
【００７１】
【発明の効果】以上説明したように、この発明によれ
ば、製造が容易であり、メモリセル面積の縮小化を図る
ことができる半導体記憶装置及びその製造方法を提供す
ることができる。
ば、製造が容易であり、メモリセル面積の縮小化を図る
ことができる半導体記憶装置及びその製造方法を提供す
ることができる。
【図１】この発明の第１の実施の形態による半導体記憶
装置の構造を示し、（ａ）は２ビット分のメモリセルの
レイアウトを示すパターン平面図、（ｂ）は断面図、
（ｃ）は断面図。
装置の構造を示し、（ａ）は２ビット分のメモリセルの
レイアウトを示すパターン平面図、（ｂ）は断面図、
（ｃ）は断面図。
【図２】図１の半導体記憶装置を製造する際の最初の工
程を示す断面図。
程を示す断面図。
【図３】図２の次の工程を示す断面図。
【図４】図３の次の工程を示す断面図。
【図５】図４の次の工程を示す断面図。
【図６】図５の次の工程を示す断面図。
【図７】図６の次の工程を示す断面図。
【図８】図７の次の工程を示すものであり、（ａ）はパ
ターン平面図、（ｂ）は断面図、（ｃ）は断面図。
ターン平面図、（ｂ）は断面図、（ｃ）は断面図。
【図９】図８に続く工程を示すものであり、（ａ）はパ
ターン平面図、（ｂ）は断面図、（ｃ）は断面図。
ターン平面図、（ｂ）は断面図、（ｃ）は断面図。
【図１０】この発明の第２の実施の形態による半導体記
憶装置の製造方法による工程の断面図。
憶装置の製造方法による工程の断面図。
【図１１】図１０の次の工程を示す断面図。
【図１２】図１１の次の工程を示す断面図。
【図１３】この発明の第３の実施の形態による半導体記
憶装置の製造方法による工程の断面図。
憶装置の製造方法による工程の断面図。
【図１４】この発明の第４の実施の形態による半導体記
憶装置の製造方法による工程の断面図。
憶装置の製造方法による工程の断面図。
【図１５】図１４の次の工程を示す断面図。
【図１６】この発明の第５の実施の形態による半導体記
憶装置の製造方法による工程の断面図。
憶装置の製造方法による工程の断面図。
【図１７】図１６の次の工程を示す断面図。
１１…アクティブ領域、 １２…深いトレンチ（deep trench ）、 １３…メモリセル領域、 ２１…Ｐ型のＳｉ基板（Ｐ−ｓｕｂ）、 ２２…Ｎ型の埋め込み層（Ｎ−ｗｅｌｌ）、 ２３…Ｎ型の拡散層、 ２４…キャパシタ絶縁膜となる絶縁膜、 ２５…多結晶シリコン膜、 ２６…ＳｉＯ2 膜、 ２７…多結晶シリコン膜、 ２８…エピタキシャルＳｉ層、 ２９…ＳＴＩ用のトレンチ、 ３０…浅いトレンチ、 ３１…ＳｉＯ2 膜、 ３２…ゲート絶縁膜、 ３３…ゲート電極導体、 ３４…ソース／ドレイン拡散層、 ３５…表面接続層（surface strap ）、 ３６…キャップ絶縁膜、 ３７…バリア絶縁膜、 ３８…ＢＰＳＧ膜、 ３９…ＴＥＯＳ膜、 ４０…コンタクトホール、 ４１…ビットラインコンタクト、 ４２…ビットライン、 ５１…ＳｉＯ2 膜、 ５２…Ｓｉ3 Ｎ4 膜、 ５３…カラー絶縁膜（collar oxide）、 ５４…ＳｉＯ2 膜、 ５５…Ｓｉ3 Ｎ4 膜、 ５６…拡散層、 ５７…レジスト層、 ５８…ＳｉＯ2 膜、 ５９…レジスト層、 ６０…ＳｉＯ2 膜、 ６１…Ｓｉ3 Ｎ4 膜、 ６２…レジスト層、 ６３…ＳｉＯ2 膜。
Claims (8)
- 【請求項１】 半導体基板上にＭＯＳトランジスタとキ
ャパシタからなるメモリセルを複数個集積してなる半導
体記憶装置において、 上記基板に形成された溝と、 上記溝の下部の内周面を覆うように形成された第１の絶
縁膜と、 上記溝の上部の内周面を覆うように形成された第２の絶
縁膜と、 上記溝内において上記第１の絶縁膜を埋めるように設け
られ、上記キャパシタの蓄積電極として用いられる第１
の導電体層と、 上記溝内の上記第１の導電体層上で上記第２の絶縁膜を
埋めるように設けられた第２の導電体層と、 上記溝の下部を囲むように上記基板に形成された拡散領
域と、 上記第２の導電体層を含む上記基板上に形成された半導
体層と、 上記半導体層及びその下部に選択的に形成され、かつそ
の上部には上記半導体層が存在しないように形成され、
上記半導体層を複数の領域に分離する素子分離層と、 上記半導体層を含む層内に形成された上記ＭＯＳトラン
ジスタのソース／ドレイン拡散層と、 上記ソース／ドレイン拡散層の１つと接するように上記
半導体層内に形成され、上記ソース／ドレイン拡散層の
１つと上記蓄積電極用導電体層とを電気的に接続する表
面接続層とを具備したことを特徴とする半導体記憶装
置。 - 【請求項２】 前記半導体層の、前記第１の導電体層の
上部に位置する部分の膜厚が実質的に均一にされている
ことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記半導体層は、前記半導体基板上に位
置する部分と、前記第１の導電体層の上部に位置する部
分の膜厚が実質的に等しくされていることを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項４】 前記半導体層は、前記半導体基板上に位
置する部分がエピタキシャルＳｉ層であり、前記第１の
導電体層の上部に位置する部分がアモルファスＳｉ層ま
たは多結晶Ｓｉ層であることをことを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項５】 半導体基板上にＭＯＳトランジスタとキ
ャパシタからなるメモリセルを複数個集積してなる半導
体記憶装置の製造方法において、 第１導電型の半導体基板を用意する工程と、 選択エッチングにより上記基板にキャパシタ用の第１の
溝を形成する工程と、 上記第１の溝の上部を除いた内周面から上記基板内に第
１導電型とは反対導電型の第２導電型の不純物を拡散さ
せてキャパシタの対向電極となる拡散層を形成する工程
と、 上記第１の溝の下部の内周面を覆うように第１の絶縁膜
を形成する工程と、 上記第１の絶縁膜で覆われた上記溝内下部を埋めるよう
に、上記キャパシタの蓄積電極として用いられる第１の
導電体層を形成する工程と、 上記溝の上部の内周面を覆うように第２の絶縁膜を形成
する工程と、 上記第２の絶縁膜で覆われた上記溝内上部を埋めるよう
に第２の導電体層を形成する工程と、 上記第２の導電体層を含む上記基板上に半導体層を形成
する工程と、 上記第２の導電体層上に位置する上記半導体層に第２導
電型の不純物を選択的に導入して表面接続層を形成する
工程と、 底部が上記半導体基板に達するように上記半導体層に素
子分離用の第２の溝を形成して、上記半導体層を複数の
部分に分割する工程と、 上記第２の溝内を絶縁膜で埋めて、上記複数の部分に分
割された半導体層を電気的に分離する工程と、 上記半導体層上にゲート絶縁膜を介してＭＯＳトランジ
スタのゲート電極を形成する工程と、 上記ゲート電極をマスクに用いて上記半導体層に選択的
に第１導電型の不純物を導入してＭＯＳトランジスタの
ソース／ドレイン拡散層を形成すると同時にこのソース
／ドレイン拡散層のいずれか一方を上記表面接続層と重
なり合うように形成する工程とを具備したことを特徴と
する半導体記憶装置の製造方法。 - 【請求項６】 前記半導体層を形成する工程がエピタキ
シャル成長法により行われることを特徴とする請求項５
に記載の半導体記憶装置の製造方法。 - 【請求項７】 前記半導体層を形成する工程が、 アモルファスＳｉ層を堆積する工程と、 熱処理により前記半導体基板上のアモルファスＳｉ層を
エピタキシャル層に変化させる工程とを含んで行われる
ことを特徴とする請求項５に記載の半導体記憶装置の製
造方法。 - 【請求項８】 前記半導体基板に、前記拡散層と電気的
に接続する第２導電型の埋め込み半導体層を形成する工
程をさらに具備したことを特徴とする請求項５に記載の
半導体記憶装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/859,851 US5998821A (en) | 1997-05-21 | 1997-05-21 | Dynamic ram structure having a trench capacitor |
| US859851 | 1997-05-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321813A true JPH10321813A (ja) | 1998-12-04 |
| JP3923653B2 JP3923653B2 (ja) | 2007-06-06 |
Family
ID=25331876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13515498A Expired - Fee Related JP3923653B2 (ja) | 1997-05-21 | 1998-05-18 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5998821A (ja) |
| JP (1) | JP3923653B2 (ja) |
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