JP5137310B2 - トレンチ・キャパシタ・アレイを含む構造およびその形成方法（ｓｏｉチップ用の簡略化した埋込プレート構造およびプロセス） - Google Patents

トレンチ・キャパシタ・アレイを含む構造およびその形成方法（ｓｏｉチップ用の簡略化した埋込プレート構造およびプロセス） Download PDF

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Description

本発明は、半導体デバイスおよびその処理に関し、より詳細には、ＳＯＩ（semiconductor-on-insulator）チップ内のトレンチ・キャパシタ・アレイ用の埋込プレートを提供する構造および方法に関する。
ある種のタイプの半導体チップは、「トレンチ・キャパシタ」と称するキャパシタを含む。これは、このキャパシタの少なくとも一部が、半導体基板の内部を延びるトレンチ内に形成されるからである。このようなキャパシタは、それが提供する容量に対して基板の占有表面積が比較的小さいので、有利に使用される。トレンチ・キャパシタは、しばしば「ノード誘電体」と呼ばれる、トレンチの側壁に沿って延びるキャパシタ誘電体も含む。このキャパシタの導電プレートの一方は、トレンチ内部に設けられた内部プレートであることが多い。もう一方の導電プレートは、キャパシタ誘電体を挟んでこのトレンチ内部の導電プレートの向かい側にトレンチの側壁に沿って延びる外部プレートである。最も典型的には、「ノード電極」とも称する内部プレートは、ある時点から別の時点まで可変電圧が維持されるプレートである。内部プレートは動作中に充電または放電され、一方外部プレートは一般に、一定電圧で保持される。
外部プレートは、トレンチを取り囲む基板の外部領域内のドープした半導体材料の領域として設けられることが多い。この場合、この第２の導電プレートは、「埋込キャパシタ・プレート」又は「埋込プレート」と称する。動作中にこの埋込プレートを一定電圧で維持するために、導電コンタクト構造を介してこの埋込プレートを外部電圧源に接続しなければならない。トレンチ・キャパシタを製作する従来のいくつかの技術では、埋込プレートの機能は、均一なｐ型ドーパント濃度を有する基板のバルク半導体領域によって実現される。この場合、このような導電コンタクトは、直接コンタクトを介してバルク半導体領域の露出した表面に設けることができる。
しかし、より最新の技術では、埋込プレートは、トレンチの側壁近傍にｎ型にドープした領域として設けられ、このような埋込プレートは、「ｎバンド」と称する、横方向に延び垂直方向に閉じ込められた（confined）ｎ型にドープした半導体基板領域によって、他のトレンチ・キャパシタの埋込プレートに導電接続される。このようなトレンチ・キャパシタの埋込プレートを一定電位で維持するために、基板の表面から、この表面の下にある垂直方向に閉じ込められたｎバンドに延びる導電コンタクト構造を設けなければならない。
従来、埋込プレート、ｎバンド、およびこのｎバンドに接触する導電コンタクト構造の形成には、複雑で比較的コストのかかる製作プロセスを必要とした。このことは、シリコン・オン・インシュレータ（ＳＯＩ）基板などのＳＯＩ（semiconductor-on-insulator）基板内にトレンチ・キャパシタを設ける場合に特に当てはまる。このような複雑な処理は、図１および図２に示す従来技術の方法における処理の各段階を参照して最もよく理解されよう。図１に示すように、ＳＯＩ基板１０は、この基板の主要表面１４から、シリコン・オン・インシュレータ（ＳＯＩ）層１６および埋込酸化物層１８を貫通して下向きに延び、この基板のｐ型にドープしたバルク領域２０に少なくともある程度入る複数のトレンチ１２を有する。絶縁誘電体２２は、基板１０の主要表面１４を覆う。
各トレンチ１２の側壁に沿って延びるトレンチ・キャパシタは、以下のように形成される。トレンチ１２が基板内にエッチングされ、その後、ｎ型ドーパントを各トレンチ内部から外方拡散（outdiffusion）させることによって、各トレンチ１２を取り囲むがＳＯＩ層１６内部にないバルク半導体領域内に、各トレンチ・キャパシタの埋込プレート２４が形成される。この処理中、ＳＯＩ層１６は、望ましくないｎ型ドーパントの外方拡散から保護される。その後、各トレンチ・キャパシタ３０のノード誘電体２６およびノード電極２８が形成され、それによって個々のトレンチ・キャパシタが完成する。
しかし、ｎバンド３２および導電コンタクト構造を形成するために、依然として別の処理が必要とされる。典型的には、ｎバンド３２は、トレンチ・キャパシタが完成した後で、半導体基板の垂直方向に閉じ込められ横方向に延びる領域内にｎ型ドーパントを注入することによって形成される。このような処理では、基板上の絶縁層２２の上にパターン化されたマスク層を形成することが必要とされ、このパターン化されたマスク層により、ｎバンド３２の領域内に高エネルギー・イオンが注入され、同時に、半導体基板の他の部分が損傷から保護される。
さらに、その後で、又はその前に、図２に示すように、基板１０の主要表面１４の位置、又はその上の位置から、ＳＯＩ層１６および埋込酸化物層１８を貫通して延び、バルク領域２０と、各トレンチ・キャパシタの埋込プレート２４を接続するｎバンド３２とに入る導電コンタクト・ビア３４を形成しなければならない。この導電コンタクト・ビアの形成には、基板の主要表面１４の上に、追加のパターン化されたマスク層、典型的にはハード・マスク層を形成し、このマスク層をフォトリソグラフィによりパターン化することを必要とする。その後、基板の絶縁層２２、ＳＯＩ層１６、およびＢＯＸ層１８を貫通し、バルク領域２０のｎバンド領域３２に入るコンタクト・ホールをエッチングする。次いで、このコンタクト・ホールに、ｎ＋にドープしたポリシリコンなどの導電材料を充填して、導電コンタクト構造３４を形成する。上記から明らかように、この導電コンタクト構造を形成する別のマスク処理が必要とされるだけでなく、トレンチ・キャパシタ３０のノード電極２８（図１）を形成するのに用いるものとは別の、このコンタクト構造を導電的に充填するステップ、ならびに、この導電充填物を基板の上部表面までエッチ・バックまたは平坦化する別のステップも必要とされる。埋込プレート、ｎバンド、および導電コンタクト構造を形成するこのような方法は、複雑かつ多くの専用の処理ステップを必要とするだけでなく、コストもかかる。これらの２つのマスク・レベルにより、プロセス制御に関係する困難点、マスクの潜在的な位置合わせ不良、およびこれらに起因する不可避な欠陥が生じる。
米国特許第６４２６２５２ Ｂ１号 米国特許第６５６６１７７ Ｂ１号 米国特許第６８３３３０５ Ｂ２号
したがって、基板の表面のところで使用可能な共通電位にトレンチ・キャパシタ・アレイの埋込プレートを結合する構造を形成するための、あまり複雑でなく、よりコストのかからない方法を提供することが望ましい。
本発明の第１の態様によれば、トレンチ・キャパシタ・アレイを含む構造が提供される。このような構造内で、ＳＯＩ（semiconductor-on-insulator）基板は、ＳＯＩ層と、このＳＯＩ層の下にある埋込酸化物（「ＢＯＸ」）層と、このＢＯＸ層の下にある埋込半導体領域とを含む。この埋込半導体領域は、横方向に延びる第１のユニタリ（unitary）半導体領域を含む。トレンチ・キャパシタ・アレイ（array）は、その少なくとも一部がＢＯＸ層の下に配設される。各トレンチ・キャパシタは、第１のユニタリ半導体領域内に配設されたトレンチの内壁に沿って延びるノード誘電体層を含む。各トレンチ・キャパシタは、第１のユニタリ半導体領域の少なくとも一部を含む共通のユニタリ埋込キャパシタ・プレートを共有する。このユニタリ埋込キャパシタ・プレートは、ｎ型およびｐ型から選択された第１の単一導電型を有し、少なくともこの埋込キャパシタ・プレートの上部境界は、基板の主要表面に平行に、このアレイ全体にわたって横方向に延びる面（plane）を画定する。
本発明の別の態様によれば、トレンチ・キャパシタ・アレイを含む構造が提供される。この構造は、半導体領域を含む基板およびトレンチ・キャパシタ・アレイを備える。各トレンチ・キャパシタは、この半導体領域内に配設されたトレンチの内壁に沿って延びるノード誘電体層を含む。各トレンチ・キャパシタは、ｎ型またはｐ型の導電性の第１の単一導電型だけを有する共通のユニタリ埋込キャパシタ・プレートを共有する。この構造はさらに、半導体領域内に延びる導電コンタクト・ビアを備え、この導電コンタクト・ビアの深さは、トレンチ・キャパシタの深さにほぼ等しい。
本発明の別の態様によれば、トレンチ・キャパシタ・アレイを含む構造を形成する方法が提供される。この方法は、ａ）半導体領域を含む基板を準備するステップと、ｂ）この半導体領域内にトレンチ・アレイをエッチングするステップと、ｃ）この半導体領域内に、これらのトレンチの深さにほぼ等しい深さのコンタクト・ホールをエッチングするステップと、ｄ）これらのトレンチの内壁に沿って延びるトレンチ・キャパシタを形成するステップであって、各トレンチ・キャパシタは、半導体領域の少なくとも一部を含む共通のユニタリ埋込キャパシタ・プレートを共有し、この共通のユニタリ埋込キャパシタ・プレートは、ｎ型およびｐ型から選択された第１の単一導電型だけを有するステップと、ｅ）このコンタクト・ホール内に、ユニタリ埋込キャパシタ・プレートに導電的に接触するコンタクト・ビアを形成するステップとを含む。
次に、図３を参照して、埋込プレートを形成し、同時に、この埋込プレートに接触する導電ビアを形成する第１の方法を説明する。図３に、処理の初期段階を示す。図に示すように、（例として、比較的薄いパッド酸化物の上に重なるパッド窒化物を含む）犠牲パッド構造９２、ＳＯＩ層１０１、埋込絶縁体または埋込酸化物（「ＢＯＸ」）層１０３、およびバルク半導体層１０５を有するＳＯＩ基板９０内にトレンチ・アレイ（トレンチ配列）１００がエッチングされている。基板９０内にはコンタクト・ホール１０２もエッチングされている。トレンチ１００およびコンタクト・ホール１０２は、同じ処理によって同時にエッチングされる。この処理は、例として、先行するフォトリソグラフィによるパターン化およびエッチングによってあらかじめパターン化されている１つまたは複数のハード・マスク層を介して実施される反応性イオン・エッチング（ＲＩＥ）を含む。例として、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）または埋込ＤＲＡＭアレイのトレンチ・キャパシタを形成するために後で処理するこれらのトレンチの最大径１０４は、このメモリ・アレイの密度目標を満足するために極めて小さい。例えば、ある特定の実施形態では、各トレンチの最大径１０４は約１００ｎｍ以下である。比較すると、コンタクト・ホール１０２の最小径１０６は、トレンチ１００の最大径１０４よりも実質的に大きい。この理由は、以下の説明で明らかになるであろう。例えば、コンタクト・ホール１０２の最小径１０６の値は、トレンチの最大径１０４よりも約２０％以上大きい。
トレンチ１００およびコンタクト・ホール１０２をエッチングした後で、トレンチ１００およびコンタクト・ホール１０２の内部から、各トレンチ１００およびコンタクト・ホール１０２を取り囲むバルク半導体領域の一部に、ｎ型ドーパントを局所的に外方拡散することによって、基板のバルク半導体領域内に、統合されたユニタリ（一体型）埋込プレート１０８が形成される。このような結果を得るには、一連のファクタが協働しなければならない。まず、隣接するトレンチ１００の間隔１１０、およびコンタクト・ホール１０２とそれに隣接するトレンチ１００との間隔１１１を、比較的狭く、例えば好ましくは約２００ｎｍ未満、より好ましくは１５０ｎｍ未満、最も好ましくはトレンチ１００の最大径１０４以下、例えば約１００ｎｍ以下に維持しなければならない。さらに、この外方拡散プロセスは、必要とされるドーパント分布が得られるように実施しなければならない。例えば、高濃度のドーパントを提供する、ヒ素をドープしたガラスなどのドーパント源または気相ヒ素によるドープ処理を各トレンチ１００の内側の側壁に実施し、次いで、このドーパント源から周囲のバルク領域にドーパントが送り込まれ、それによって、統合されたユニタリ埋込プレート１０８が形成されるのに十分な程度に基板を加熱する。このような加熱ステップは、高温だが融点未満の温度に比較的短い時間にわたって基板９０を加熱するか、あるいは、ドーパントの拡散を助ける温度に基板を加熱し、次いで、所望のドーパントの浸透が実現されるまでこの基板をこのような温度で維持することによって実施し得る。
その後、図３にさらに示すように、選択した材料の誘電体層をブランケット堆積（blanketdeposit）させることによって、各トレンチ１００の側壁１１４上に「ノード誘電体」１１２としても知られるキャパシタ誘電体を形成する。好ましくは、このノード誘電体は、二酸化シリコン、窒化シリコン、または二酸化シリコンと窒化シリコンのある種の組合せ層を堆積させることによって形成する。あるいは、このノード誘電体は、「高ｋ（高誘電率）」誘電体材料、例えば、ハフニウム系の高ｋ誘電体（ＨｆＯ２、ＨｆＯＮ、またはＨｆＳｉＯＮ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、強誘電体材料、ゼオライト、ペロブスカイト材料、ジルコニウムチタン酸塩鉛（「ＰＺＴ」）、あるいはその他の任意の高誘電率材料などを堆積させることによって形成し得る。この堆積ステップ中、ノード誘電体１１２は、トレンチ１００およびコンタクト・ホール１０２の中にも堆積される。
トレンチ１００およびコンタクト・ホール１０２内にノード誘電体１１２が形成された後で、各トレンチ内のノード誘電体１１２の上に重なるように、導電材料の層１１８、好ましくは、高濃度ｎ型ドーパントを含むポリシリコンが堆積される。堆積させたポリシリコン層１１８の厚さｔＰが、各トレンチ１００の直径の少なくとも半分に達し、そのため、各トレンチ１００内のポリシリコン層が、トレンチ内である程度連続な１つのノード電極層１２０に統合されるように堆積条件が選択される。ただし、コンタクト・ホール１０２の直径１０６がより大きいために、ホール１０２内に堆積させたポリシリコン層１１８は、コンタクト・ホール１０２を充填する１つの連続構造に統合されない。
図４に示す後続の処理段階では、この堆積したポリシリコンを、基板９０の表面上のパッド構造９２の上に重なる領域からエッチ・バックする。その結果、堆積したポリシリコンは、コンタクト・ホール１０２内から除去され、その一方で、ノード電極としてトレンチ１００内に留まる。その後で、ノード誘電体も除去する。一実施形態では、このノード誘電体は、側壁のところに存在するバルク半導体領域１０５の材料に対して選択的に、かつ、トレンチ１００内に配設されたポリシリコンまたはその他の導電充填材料１２０に対して選択的に、このノード誘電体の材料をエッチングすることなどによってコンタクト・ホール１０２から完全に除去する。例えば、このノード誘電体が窒化シリコンまたは酸窒化シリコンからなるときには、フッ化水素およびエチレン・グリコール（ＨＦ／ＥＧ）を含むウェット・エッチング・プロセスを利用することができる。このエッチング・プロセス中、このエッチング・プロセスの選択的な性質のために、導電充填物（conductive fill）１２０がトレンチ内に残る。さらに、ノード誘電体１１２も、導電充填物１２０によってエッチングから保護される。
あるいは、コンタクト・ホール１０２の底部からのみノード誘電体材料を除去して、コンタクト・ホールの側壁上にノード誘電体層を残す。この場合、反応性イオン・エッチング（ＲＩＥ）などのドライ・エッチング・プロセスを利用して、このノード誘電体材料を除去することができる。
あるいは、コンタクト・ホール１０２からノード誘電体材料を完全に除去し、次いで、側壁の少なくとも上部に、またはコンタクト・ホール１０２の側壁全体に（図示しない）スペーサを形成する。
あるいは、コンタクト・ホール１０２の側壁は、浅いトレンチ分離（shallowtrench isolation）などによって形成される１つまたは複数の絶縁材料によってＳＯＩ層から分離する。
その後、図５に示すように、導電充填物１２２を堆積させてコンタクト・ホール１０２を充填し、次いで、この導電充填物を、化学機械的研磨（「ＣＭＰ」）その他の適切な平坦化技術によって、パッド構造９２の上面９４まで平坦化する。好ましくは、この導電充填物は本質的に、ｎ＋にドープしたポリシリコンからなるポリシリコン充填物１２２である。このような場合、好ましくは、ポリシリコン充填物１２２を堆積させる前に、極薄（≦１０オングストローム）の窒化シリコン層または炭化シリコン層などの（図示しない）導電バリア層を堆積させて、コンタクト・ホール１０２の側壁と底部の内側を覆う。この導電バリア層は、コンタクト・ホール１０２内でポリシリコン充填物１２２を結晶化させないように機能する。結晶化した場合には、コンタクト・ホール１０２の底部または側壁、あるいはその両方に結晶欠陥が生じることがある。
図６〜図１３に、本発明の代替実施形態を示す。図６に示すように、この実施形態では、トレンチがエッチングされる前に、ＳＯＩ基板２９０のｎ型にドープした層２７２が形成される。このような層２７２は、トレンチ・キャパシタ・アレイ用のユニタリ埋込プレート層２７２として機能し、これらのトレンチ・キャパシタ３００は、このユニタリ埋込プレート層２７２内に延びる。ユニタリ埋込プレート層２７２は、初期ＳＯＩ基板を形成するために実施されるステップ中に形成される。このような代替実施形態では、有利には、図３〜図５を参照して上記で説明した埋込プレートを形成するのに行われるステップが削除される。その結果、この実施形態では、トレンチ間のスペースに課される制約がなくなり、基板を加熱してトレンチ内部の供給源から埋込プレート内にドーパントを送り込むことが削除される。
図７に、ボンド・ウエハ（bond wafer）２８０にベース・ウエハ２７０を結合するプロセスによって初期ＳＯＩ基板２９０を形成する一方法を示す。図に示すように、ベース・ウエハ２７０は、後で埋込キャパシタ・プレートを形成することになるｎ＋型にドープしたユニタリ層２７２を含む。任意選択で、図７に示すように、ｎ型にドープした層２７２は、真性の、またはｐ型にドープしたベース領域２７４の上に配設され、それによって、ｎ型にドープした層２７２とｐ型にドープしたベース領域２７４が一緒になって、ベース・ウエハ２７０のバルク領域２７６を構成する。あるいは、この真性の、またはｐ型にドープしたベース領域は割愛することができ、ｎ＋型にドープした層により、ベース・ウエハのバルク領域２７６全体を構成し得る。
前者の任意選択肢では、ｎ型にドープした層２７２は、ｐ型にドープしたベース領域２７４の上で、単結晶半導体をエピタキシャル成長させることによって形成し得る。例えば、シリコンの上で、シリコンまたはシリコン・ゲルマニウムをエピタキシャル成長させることができる。あるいは、このｎ型にドープした層は本質的に、低圧化学的気相堆積法（ＬＰＣＶＤ）、急速加熱化学的気相堆積法（ＲＴＣＶＤ）、またはプラズマ増強化学的気相堆積法（ＰＥＣＶＤ）などの従来方式の堆積技術によって形成されたｎ型に高濃度ドープした多結晶シリコンまたはシリコン・ゲルマニウムからなる。ベース・ウエハ２７０はさらに、ｎ型にドープした層２７２の上に重なる絶縁層２７８を含む。好ましくは、絶縁層２７８（以下、「酸化物層２７８」と称する）は、本質的には、このｎ型にドープした層内に形成される半導体の酸化物、好ましくは二酸化シリコンからなる。好ましくは、ｎ型にドープした層２７２は、バルク領域２７６内のトレンチの最大エッチング深さよりも、プロセス公差を含めて少なくともいくらか（例えば、数百ナノメートル以上）厚くし、それによって、ｎ型にドープした層２７２が、この層内を延びるトレンチの長さ全体にわたって埋込プレートとして確実に機能するようにする。
ボンド・ウエハ２８０は、好ましくは、適度なｐ型またはｎ型のドーパント濃度の第１半導体領域２８２を含む。例えば、完成した半導体チップが主にｎ型の電界効果トランジスタ（「ＮＦＥＴ」）を含むとき、第１半導体領域２８２は、後でその中に形成されるＮＦＥＴデバイスのチャネル領域のドーパント濃度と一致するように、適度なｐ型ドーパント濃度であることが好ましい。好ましくは二酸化シリコンである絶縁層２８４も、ボンド・ウエハ２８０の結合表面のところで半導体領域２８２を覆う。その後、このように構成されたベース・ウエハ２７０とボンド・ウエハ２８０を接合し、次いで、周知の技術によって、例えば研磨または劈開（cleave）あるいはその両方によってボンド・ウエハ２８０の一部を薄くしてＳＯＩウエハ２９０を形成する。得られたＳＯＩウエハ２９０は、埋込酸化物層すなわち「ＢＯＸ」層３０３の上に重なる薄いＳＯＩ層３０１を有し、層３０３は、ｎ型にドープした層２７２を含む基板のバルク領域３０５の上に重なる。
最初にｎ型にドープした層２７２を有するＳＯＩウエハ２９０を形成する代替方法は、基板２９０の上部表面層３０１の下の半導体領域内に酸素含有種を注入し、次いでアニールすることによってＢＯＸ層３０３を形成する「ＳＩＭＯＸ（Separation by Implanted Oxygen）」プロセスによるものである。このような代替方法では、好ましくはｎ＋型導電性の単一バルク領域を有する基板またはウエハから始める。このｎ＋バルク領域上にｎ型に低濃度ドープした層をエピタキシャル成長させる。この基板またはウエハをＳＩＭＯＸ処理にかけて埋込酸化物層を形成し、それによってこのＢＯＸ層の上面が、ｎ＋にドープしたバルク領域と低濃度ドープしたエピタキシャル層の界面のところ、またはその上に配設される。次いで、ＢＯＸ層３０３の上の低濃度ドープしたエピタキシャル層内にＳＯＩ層３０１を配設する。
図８に、ＳＯＩ層３０１に重なるようにパッド構造２９２を形成する後続の処理段階を示す。好ましくは、このパッド構造は、ＳＯＩ層３０１に接触する酸化物の薄い（例として、約１０ｎｍ未満の）層である「パッド酸化物」２９４と、好ましくはこのパッド酸化物の上に配設された窒化シリコンのより厚い（例として、１２０ｎｍ以上）層である「パッド窒化物」２９６とを含む。図示および説明の便宜上、以下、特に断らない限り、パッド構造２９２をユニットと称する。その後、（図示しない）ハード・マスク層およびフォトレジスト層を堆積させてパッド構造２９２の上に重ね、次いで、フォトリソグラフィによってパターン化する。その後で、このフォトレジスト・パターンをハード・マスク層に転写する。次いで、パッド構造２９２を含むＳＯＩ基板２９０をＲＩＥによってエッチングして、この基板のパッド構造２９２、ＳＯＩ層３０１、ＢＯＸ層３０３を貫通して延び、ｎ型にドープした層２７２に入るトレンチ３００を形成する。次いで、ハード・マスク層を取り除くと、図に示す構造が現れる。トレンチ３００は、基板２９０内に同時にエッチングされたトレンチ・アレイの多くのトレンチ３００（図６）の１つにすぎない。
図９に、ドープした半導体層２７２内に配設されたトレンチ３００の下側部分３１０が広げられて、ボトル形のトレンチ３００が生成された後の処理段階を示す。このような処理は、例えば、パッド構造２９２、ＳＯＩ層３０１、およびＢＯＸ層３０３よりも速く、ドープした半導体層２７２をエッチングするプロセスによって実施し得る。
図１０に、ノード誘電体３１４が、トレンチ３００の側壁３１６に沿って延びるように配設され、その後、ノード電極／ノード導体３２０として使用する導電材料が堆積されてトレンチ３００が充填された後の後続の処理段階を示す。トレンチ内部のノード電極と、（埋込プレートとして機能する）ドープした層２７２の半導体材料との間で適合する仕事関数が得られるように、この導電材料は本質的に、ｎ型にドープしたポリシリコンからなることが好ましい。その後、図１１に示すように、このドープしたポリシリコン充填物を、ノード誘電体３１４の材料に対して選択的にエッチングし、次いで、それによって露出したノード誘電体を、ＳＯＩ層３０１およびパッド構造２９２の側壁からエッチングによって除去することによって、ＢＯＸ層３０３の上縁部のところ、またはその下のレベル３１８まで陥凹させる（くぼませる）。この処理段階において、ドープした層２７２内に存在する埋込プレート、ノード誘電体３１４、およびトレンチ３００内のノード電極３２０の組合せにより、トレンチ・キャパシタ３２１が構成される。
その後、図１２に示すように、トレンチ３００内に、ノード導体３２０の延長部（エクステンション）として、かつドーパント・イオン源として、ｎ＋にドープしたポリシリコンの別の層３２２を配設する。次いで、層３２２から隣接するＳＯＩ層３０１内にドーパント・イオンを送り込むのに十分な時間と温度で基板２９０を加熱して、埋込ストラップ外方拡散部（buried strap outdiffusion）３２４を形成する。このような埋込ストラップ外方拡散部を使用して、トレンチ・キャパシタ３２１とＳＯＩ層３０１を導電的に接続することになる。
図１３を参照すると、その後、ＳＯＩ層３０１内に導電チャネルを有するｎ型プレーナ電界効果トランジスタ（「ＮＦＥＴ」）３２５を形成する追加の処理が実施される。ＮＦＥＴ ３２５は、埋込ストラップ外方拡散部３２４を介してトレンチ・キャパシタ３２１に導電的に接続される。このような処理中に、ＳＯＩ層３０１を覆っていたパッド構造を除去する。ＮＦＥＴ ３２５を形成するには多くの異なる技術が利用可能である。これらの技術はよく知られており、ここで繰り返す必要はない。ＮＦＥＴ ３２５に対向させてトレンチ・キャパシタ３２１側にＳＯＩ層３０１の代わりに、トレンチ・キャパシタ３２１に部分的に重なる浅いトレンチ分離（「ＳＴＩ（shallow trench isolation）」）領域３３０も形成される。ＳＯＩ層３０１内の「Ｎ＋」および「Ｐウェル」の印は、このＳＯＩ層のドープした領域を示し、これらによって、このＮＦＥＴのソース／ドレイン領域、およびチャネル領域または「ボディ」がそれぞれ構成される。このＮＦＥＴは、チャネル領域の上に重なるゲート誘電体３２６、およびゲート誘電体３２６の上に重なるゲート導体３２８も含む。最後に、導電コンタクト３３２が、ＳＴＩ領域３３０の上の場所から、ＳＴＩ領域３３０を貫通して、埋込プレート半導体層２７２内に延び、それによってこの埋込プレート半導体層が、接地などの共通の電位源に導電的に接続される。あるいは、コンタクト３３２は、半導体層２７２を、接地以外の共通の基板バイアス電位に接続する。このようなコンタクトは、例として、まず、（図示しない）フォトレジスト層内で開口をパターン化し、このパターン化された開口をＲＩＥによって転写して、ＳＴＩ領域３３０、ＢＯＸ層３０３を貫通し、次いで、ＳＴＩ領域３３０の下の埋込プレート層２７２内に入るコンタクト・ホールを形成することによって形成される。その後、このコンタクト・ホールに、金属、金属の導電性化合物、ドープしたポリシリコンなどの導電材料、またはこれらの何らかの組合せを充填して導電コンタクト・ビアを形成する。
あるいは、ＳＴＩ領域３３０が存在しないときに、ＳＯＩ層３０１内にコンタクト・ホールをパターン化し、その後、このコンタクト・ホールの側壁の内側を絶縁体で覆う。次いで、この内側が覆われたコンタクト・ホールに導電材料を充填して導電コンタクト・ビアを形成する。
次に、図１４を参照して、トレンチ・キャパシタが、プレーナ（平面型）ＮＦＥＴの代わりにＳＯＩ層４０１内に形成された縦型ＮＦＥＴに接続される本発明の別の実施形態を説明する。図１４に、トレンチ・キャパシタ４３０の上に重なるトレンチ４００の側壁に沿って配設された縦型ＮＦＥＴ ４４０を含む完成したメモリ・セル４５０の構造を示す。図１４に示す例では、縦型トランジスタ４４０は、ゲート導体４３４、ゲート誘電体４３６、およびチャネル領域４３５を含む。チャネル領域４３５により、ゲート導体４３４が適切な電圧でバイアスをかけられたときのみ電流が流れる。ゲート導体４３４は、トレンチ上部酸化物４３２によって、トレンチ・キャパシタ４３０のノード電極４２０から分離される。縦型トランジスタ４４０は、ＢＯＸ層４０３内にエッチングされたホール内に配設されたｎ型埋込ストラップ導体４２２によってノード電極４２０に導電的に接続される。埋込ストラップ外方拡散部４２４は、ＢＯＸ層４０３内にエッチングされた環状（annular）ホール内に配設された埋込ストラップ導体４２２に自己整合するトランジスタ４４０のソース／ドレイン領域としてＳＯＩ層４０１内を延びる。この場合、好ましくは、埋込ストラップ外方拡散部４２４および埋込ストラップ導体は、トレンチ４００の側壁を取り囲む連続環状領域として延びる。図１４にさらに示すように、トランジスタ４４０の別のソース／ドレイン領域４４４が、ＳＯＩ層４０１のドープした領域として配設される。アレイ上部酸化物（「ＡＴＯ（arraytop oxide）」）領域４４５により、ＳＯＩ層４０１の上に重なる絶縁層が設けられる。好ましくはパターン化されたポリシリコン配線４５４を含むワード線４５５は、ゲート導体充填物４３４と接触する構造全体にわたって延び、ワード線４５５は、いずれも好ましくは窒化シリコンで形成された絶縁側壁スペーサ４５６および絶縁キャップ４５８を有する。好ましくは窒化シリコンで形成された追加の絶縁スペーサ４５９により、トランジスタのＡＴＯ ４４５およびソース／ドレイン領域４４４を貫通して延びるトレンチ４００の部分の側壁の内側が覆われることが好ましい。図１４にさらに示すように、ソース／ドレイン領域４４４は、ＡＴＯ ４４５を貫通して延びるビット線用導電コンタクト・ビア４４６によって、上から導電的に接続される。
次に、図１５〜図１７を参照してメモリ・セルを製作する好ましい方法を説明する。パッド構造３９２、ＳＯＩ層４０１、ＢＯＸ層４０３、およびドープした半導体層３７２を有するＳＯＩウエハの形成ならびにトレンチ４００のエッチングは、図７および図８を参照して上記で説明したものと同様であり、トレンチ・キャパシタ４３０を製作する処理は、図９および図１０を参照して上記で説明したものと同様である。その後、図１５に示すように、ノード導体４２０を、ＢＯＸ層４０３の上縁部４０４の下のレベル４０２まで陥凹させ、次いで、露出したノード誘電体４１４をＳＯＩ層４０１およびＢＯＸ層４０３の露出した部分から除去する。その後、ＢＯＸ層４０３の露出した部分を「アンダーカット（undercut）」し、すなわち、等方性エッチングによってＳＯＩ層４０１の下から外向きにエッチングして、ＢＯＸ層４０３内に開口４４８を形成する。得られた開口（opening）４４８は、トレンチ４００の元の側壁の場所を取り囲む環状の形状になる。その後、図１７に示すように、ｎ＋にドープしたポリシリコンの層を堆積させて、この環状開口およびトレンチ４００を充填し、次いで、埋込ストラップ導体４２２がこの開口内に残るように再度陥凹させる。その直後、または後続の処理段階で、アニール処理を実施して、例えばヒ素などのドーパントを埋込ストラップ導体４２２からＳＯＩ層４０１内に送り込み、それによって、この埋込ストラップ導体に自己整合した埋込ストラップ外方拡散部４２４が形成される。その後、本願と同じ権利者が所有する米国特許第６４２６２５２ Ｂ１号、第６５６６１７７ Ｂ１号、または第６８３３３０５ Ｂ２号のいずれか１つに記載されている方法など、周知の技術によるさらなる処理を実施して、トレンチの側壁に沿ってトレンチ・キャパシタの上を延びる縦型ＮＦＥＴを形成する。
図１８に、ボディ用導電コンタクト４０８が、ＢＯＸ層４０３の下にあるｐ型にドープした埋込層４７０と、縦型ＮＦＥＴ ４４０のボディを形成するＳＯＩ層のｐ型にドープしたウェル領域４０５との間を延びる、本発明の別の実施形態によるメモリ・セル５００を示す。好ましくは、メモリ・セル５００は、図１４に関して上記で示し説明したように、ビット線用導電コンタクト・ビアおよびワード線を含むが、図示の便宜上、図１８からこれらの要素を割愛する。酸化物層（図７の２７８）を形成し、ボンド・ウエハにベース・ウエハを結合し、このボンド・ウエハ面を薄くしてＳＯＩウエハを形成する前に、ベース・ウエハ（図７の２７０）のｎ型にドープした層４７２の上に重なる追加のシリコンのエピタキシャル層または多結晶層として、ｐ型にドープした層４７０を形成する。好ましくは、ｐ型にドープした層４７０は、トレンチ４００のアレイが配設された区域全体にわたって延び、トレンチ・アレイの（図示しない）縁部のところ、またはこのアレイ内のいくつかの離散的な場所に設けることができ、ＡＴＯを貫通して延びる（図示しない）追加の導電コンタクトによって所望の電位に維持される。
好ましくは、ボディ用導電コンタクト・ビア４０８は、ＡＴＯ ４４５を堆積させる前の時点で形成する。このボディ用導電コンタクトの製作は、例として、レジスト層および（図示しない）下にあるハード・マスク層内で、または、既に存在するパッド構造３９２（図１５）内で、あるいはその両方で開口をリソグラフィによりパターン化することを含む。その後、このパターンを、ＳＯＩ層４０１およびＢＯＸ層４０３に転写してこの開口を延ばし、ｐ型にドープした層４７０に接触させる。次いで、開口４１０に、ｐ型にドープしたポリシリコン、金属、金属の導電性化合物などの導電材料、またはこれらの組合せを充填する。次いで、開口４１０内の導電材料を陥凹させ、その後、好ましくは、二酸化シリコン、窒化シリコン、またはこれらの組合せなどを含む絶縁層４１５を、導電コンタクト・ビア４０８を形成する導電材料の上に重なるように形成する。次いで、任意選択で、ソース／ドレイン領域４４４の下縁部４１６の上のレベルまで絶縁層４１５を陥凹させ、その後、この絶縁層の上の開口の部分に、例えば、ポリシリコンを堆積させ、かつ／または、この層をこの開口のところのｎ型にドープしたソース／ドレイン領域４４４の縁部からエピタキシャル成長させることによって、ｎ型にドープした半導体材料を充填する。
本発明のある種の好ましい実施形態に従って本発明を説明してきたが、本発明の真の範囲および趣旨から逸脱することなく、これらの実施形態に多くの改変および拡張を加えることができることが当業者には理解されよう。本発明は、添付の特許請求の範囲によってのみ限定される。
埋込プレート領域を含むトレンチ・キャパシタ・アレイを形成する先行技術による構造および方法を示す図である。 埋込プレート領域および埋込プレート領域への導電コンタクトを含むトレンチ・キャパシタ・アレイを形成する先行技術による構造および方法を示す図である。 本発明の第１実施形態によるトレンチ・キャパシタ・アレイを形成する構造および方法を示す図である。 本発明の第１実施形態によるトレンチ・キャパシタ・アレイを形成する構造および方法を示す図である。 本発明の第１実施形態によるトレンチ・キャパシタ・アレイを形成する構造および方法を示す図である。 本発明の第２実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第２実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第２実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第２実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第２実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第２実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第２実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第２実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第３実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第３実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第３実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第３実施形態によるメモリ・セル・アレイのメモリ・セルを形成する構造および方法を示す図である。 本発明の第４実施形態によるメモリ・セル・アレイのボディ・コンタクト型メモリ・セルを形成する構造および方法を示す図である。
符号の説明
１０ ＳＯＩ基板
１２ トレンチ
１４ 基板主要表面
１６ ＳＯＩ層
１８ 埋込酸化物層、ＢＯＸ層
２０ バルク領域
２２ 絶縁誘電体層
２４ 埋込プレート
２６ ノード誘電体
２８ ノード電極
３０ トレンチ・キャパシタ
３２ ｎバンド
３４ 導電コンタクト・ビア
９０ ＳＯＩ基板
９２ 犠牲パッド構造
９４ パッド構造の上面
１００ トレンチ
１０１ ＳＯＩ層
１０２ コンタクト・ホール
１０３ 埋込絶縁体、埋込酸化物
１０４ トレンチの最大径
１０５ バルク半導体層
１０６ コンタクト・ホールの最小径
１０８ 埋込プレート
１１０ トレンチ間隔
１１２ キャパシタ誘電体、ノード誘電体
１１４ トレンチの側壁
１１８ 導電材料層、ポリシリコン層
１２０ ノード電極層、導電充填材料
１２２ 導電充填物、ポリシリコン充填物
２７０ ベース・ウエハ
２７２ ユニタリｎ型ドープ層、ユニタリ埋込プレート層、埋込プレート半導体層
２７４ ベース領域
２７６ バルク領域
２７８ 絶縁層、酸化物層
２８０ ボンド・ウエハ
２８２ 第１半導体領域
２８４ 絶縁層
２９０ ＳＯＩ基板、ＳＯＩウエハ
２９２ パッド構造、ユニット
２９４ パッド酸化物
２９６ パッド窒化物
３００ トレンチ・キャパシタ
３０１ ＳＯＩ層、上部表面層
３０３ 埋込酸化物層、ＢＯＸ層
３０５ バルク領域
３１０ トレンチの下側部分
３１４ ノード誘電体
３１６ トレンチの側壁
３１８ 充填物のレベル
３２０ ノード電極／ノード導体
３２１ トレンチ・キャパシタ
３２２ 別の層
３２４ 埋込ストラップ外方拡散部
３２５ ｎ型プレーナ電界効果トランジスタ
３２６ ゲート誘電体
３２８ ゲート導体
３３０ 浅いトレンチ分離領域
３３２ 導電コンタクト
３７２ ドープした半導体層
３９２ パッド構造
４００ トレンチ
４０１ ＳＯＩ層
４０２ ノード導体のレベル
４０３ ＢＯＸ層
４０４ ＢＯＸ層の上縁部
４０５ ウェル領域
４０８ ボディ用導電コンタクト
４１０ 開口
４１４ ノード誘電体
４１５ 絶縁層
４１６ 下縁部
４２０ ノード電極
４２２ ｎ型埋込ストラップ導体
４２４ 埋込ストラップ外方拡散部
４３０ トレンチ・キャパシタ
４３２ トレンチ上部酸化物
４３４ ゲート導体
４３５ チャネル領域
４３６ ゲート誘電体
４４０ 縦型ＮＦＥＴ
４４４ ソース／ドレイン領域
４４５ アレイ上部酸化物領域
４４６ ビット線用導電コンタクト・ビア
４４８ 開口
４５０ メモリ・セル
４５４ ポリシリコン配線
４５５ ワード線
４５６ 絶縁側壁スペーサ
４５８ 絶縁キャップ
４５９ 絶縁スペーサ
４７０ ｐ型ドープ埋込層
４７２ ｎ型ドープ層
５００ メモリ・セル

Claims (21)

  1. トレンチ・キャパシタ・アレイを含む構造であって、
    ＳＯＩ（semiconductor-on-insulator）層と、前記ＳＯＩ層の下にある埋込酸化物（「ＢＯＸ」）層と、前記ＢＯＸ層の下にある埋込半導体領域とを含むＳＯＩ基板であって、前記埋込半導体領域は、横方向に延びる第１のユニタリ半導体領域を含む、ＳＯＩ基板と、
    少なくとも一部が前記ＢＯＸ層の下に配設されたトレンチ・キャパシタ・アレイであって、各トレンチ・キャパシタは、前記第１のユニタリ半導体領域内に配設されたトレンチの内壁に沿って延びるノード誘電体層を含み、各トレンチ・キャパシタは、前記第１のユニタリ半導体領域の少なくとも一部を含む共通のユニタリ埋込キャパシタ・プレートを共有し、前記ユニタリ埋込キャパシタ・プレートは、ｎ型およびｐ型から選択された第１の単一導電型を有し、少なくとも前記埋込キャパシタ・プレートの上部境界は、前記基板の主要表面に平行に、前記アレイ全体にわたって横方向に延びる面を画定する、トレンチ・キャパシタ・アレイと、
    を含む構造。
  2. 前記第１のユニタリ半導体領域は、前記基板のある区域の全体にわたって延びる、請求項１に記載の構造。
  3. 前記埋込半導体領域はさらに、前記第１のユニタリ半導体領域の下にある第２のユニタリ半導体領域を含み、前記第２のユニタリ半導体領域は、ｎ型およびｐ型から選択された導電型であり、前記第１の単一導電型の反対の第２の単一導電型を有する、請求項１に記載の構造。
  4. 前記埋込半導体領域は、単結晶半導体からなり、前記第１のユニタリ半導体領域は高濃度ドープされ、前記第２のユニタリ半導体領域は低濃度ドープされる、請求項３に記載の構造。
  5. 前記第１のユニタリ半導体領域は、多結晶半導体およびアモルファス半導体の少なくとも１つからなる、請求項３に記載の構造。
  6. 前記第１のユニタリ半導体領域は、第１の半導体材料組成を有し、前記第２のユニタリ半導体領域は、前記第１の半導体材料組成と異なる第２の半導体材料組成を有する、請求項３に記載の構造。
  7. 前記第１の半導体材料組成はシリコン・ゲルマニウムを含み、前記第２の半導体材料組成はシリコン・ゲルマニウムを含まない、請求項６に記載の構造。
  8. 前記ＢＯＸ層を貫通して前記埋込半導体領域を延びる導電コンタクト・ビアをさらに備え、前記導電コンタクト・ビアは、前記アレイの前記トレンチの深さに等しい深さを有し、前記アレイの前記トレンチの直径よりも大きい直径を有する、請求項１に記載の構造。
  9. 前記基板はさらに、上縁部が前記埋込酸化物層の下縁部に沿って延び、下縁部が前記第１のユニタリ半導体領域の上側境界に沿って延びる第２のユニタリ半導体領域を備え、前記第２のユニタリ半導体層は、ｎ型およびｐ型から選択された導電型であり、前記第１の単一導電型の反対の第２の単一導電型を有する、請求項１に記載の構造。
  10. 前記第２のユニタリ半導体領域に導電的に接触し、前記第１のユニタリ半導体領域には
    導電的に接触しないボディ・コンタクト・ビアをさらに備える、請求項９に記載の構造。
  11. 請求項１に記載の構造を含むメモリ・セル・アレイ構造であって、前記基板の単結晶領域内に配設されたトランジスタ・アレイをさらに備え、前記トランジスタ・アレイは、前記トレンチ・キャパシタ・アレイの前記トレンチ・キャパシタのそれぞれに導電的に接続されたトランジスタを含む、メモリ・セル・アレイ構造。
  12. トレンチ・キャパシタ・アレイを含む構造であって、
    半導体領域を含む基板と、
    トレンチ・キャパシタ・アレイであって、各トレンチ・キャパシタは、前記半導体領域内に配設されたトレンチの内壁に沿って延びるノード誘電体層を含み、各トレンチ・キャパシタは、ｎ型またはｐ型から選択された第１の単一導電型だけを有する共通のユニタリ埋込キャパシタ・プレートを共有する、トレンチ・キャパシタ・アレイと、
    前記半導体領域を延びる導電コンタクト・ビアであって、前記導電コンタクト・ビアの深さは、前記トレンチ・キャパシタの深さに等しい、導電コンタクト・ビアと、
    を含む構造。
  13. 前記導電コンタクト・ビアの幅は、前記トレンチ・キャパシタの幅よりも広い、請求項１２に記載の構造。
  14. 前記基板はさらに、埋込酸化物（「ＢＯＸ」）層と、前記ＢＯＸ層の上に重なる単結晶半導体からなる表面層とを含み、前記半導体領域は、前記ＢＯＸ層の下にある埋込半導体領域である、請求項１２に記載の構造。
  15. トレンチ・キャパシタ・アレイを含む構造を形成する方法であって、
    半導体領域を含む基板を準備するステップと、
    前記半導体領域内にトレンチ・アレイをエッチングするステップと、
    前記半導体領域内に、前記トレンチの深さに等しい深さのコンタクト・ホールをエッチングするステップと、
    前記トレンチの内壁に沿って延びるトレンチ・キャパシタを形成するステップであって、各トレンチ・キャパシタは、前記半導体領域の少なくとも一部を含む共通のユニタリ埋込キャパシタ・プレートを共有し、前記共通のユニタリ埋込キャパシタ・プレートは、ｎ型およびｐ型から選択された第１の単一導電型だけを有する、ステップと、
    前記コンタクト・ホール内に、前記ユニタリ埋込キャパシタ・プレートに導電的に接触するコンタクト・ビアを形成するステップと
    を含む、方法。
  16. 前記トレンチ・アレイおよび前記コンタクト・ホールは、同じマスク・レベルを使用して同時にエッチングされる、請求項１５に記載の方法。
  17. 前記トレンチ・キャパシタおよび前記コンタクト・ビアは、
    前記トレンチ・アレイの前記内壁に沿って、かつ、前記コンタクト・ホールの内壁に沿ってノード誘電体層を堆積させるステップと、
    導電材料の第１回目の堆積を行い、前記トレンチを完全に充填し、少なくとも前記コンタクト・ホールの前記内壁の内側を覆うステップと、
    前記トレンチからは前記導電材料を除去せずに、前記コンタクト・ホールから前記導電材料を除去するステップと、
    少なくとも前記コンタクト・ホールの底部から前記ノード誘電体層を除去するステップと、
    導電材料の第２回目の堆積を行い、前記コンタクト・ホールを充填し、前記コンタクト・ビアを形成するステップと、
    を含む、請求項１５に記載の方法。
  18. 前記コンタクト・ホールから前記第１回目に堆積させた導電材料を除去するステップは、前記トレンチを完全に充填するための前記導電材料の前記第１回目の堆積ステップ後に、追加のマスク層を設けずに実施する、請求項１７に記載の方法。
  19. 前記共通のユニタリ埋込キャパシタ・プレートは、前記基板のある区域の全体にわたって延びる、請求項１５に記載の方法。
  20. 前記コンタクト・ホールは、前記基板の主要表面に平行な横方向の第１の最大幅を有し、前記第１の最大幅は、前記トレンチの前記横方向の第２の最大幅よりも広い、請求項１５に記載の方法。
  21. 請求項１５に記載のトレンチ・キャパシタ・アレイを含む構造を形成する方法を含む、メモリ・セル・アレイを形成する方法であって、前記基板の単結晶領域内にトランジスタ・アレイを形成するステップをさらに含み、前記トランジスタ・アレイは、前記トレンチ・キャパシタ・アレイの前記トレンチ・キャパシタのそれぞれに導電的に接続されたトランジスタを含む、方法。
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