CN103456620B

CN103456620B - 半导体结构的形成方法

Info

Publication number: CN103456620B
Application number: CN201310413418.0A
Authority: CN
Inventors: 黄秋平; 许颂临
Original assignee: Advanced Micro Fabrication Equipment Inc Shanghai
Current assignee: Medium and Micro Semiconductor Equipment (Shanghai) Co., Ltd.
Priority date: 2013-09-11
Filing date: 2013-09-11
Publication date: 2016-03-02
Anticipated expiration: 2033-09-11
Also published as: CN103456620A

Abstract

一种半导体结构的形成方法，包括：提供半导体衬底，半导体衬底表面形成有具有开口的掩膜层，所述开口宽度为第一尺寸；以掩膜层为掩膜，对所述半导体衬底进行第一刻蚀，在半导体衬底内形成第一凹槽，第一刻蚀形成的第一凹槽具有倾斜侧壁，并且第一凹槽的顶部宽度为第二尺寸，所述第二尺寸大于第一凹槽的底部宽度以及第一尺寸；沿第一凹槽对所述半导体衬底进行第二刻蚀，形成具有第二深度的第二凹槽，使所述第二凹槽的侧壁倾斜度低于所述第一凹槽的倾斜度；在进行第二刻蚀之后，对半导体衬底进行第三刻蚀，直到形成预设深度的通孔，所述第三刻蚀工艺包括循环交替的刻蚀步骤和沉积步骤。上述方法可以形成宽度大于掩膜层内开口宽度的通孔。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。

背景技术

随着半导体技术不断发展，目前半导体器件的特征尺寸已经变得非常小，希望在二维的封装结构中增加半导体器件的数量变得越来越困难，因此三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠（DieStacking）、封装堆叠（PackageStacking）和基于硅通孔（ThroughSiliconVia，TSV）的三维（3D）堆叠。其中，利用硅通孔的三维堆叠技术具有以下三个优点：（1）高密度集成；（2）大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片（SOC）技术中的信号延迟等问题；（3）利用硅通孔技术，可以把具有不同功能的芯片（如射频、内存、逻辑、MEMS等）集成在一起来实现封装芯片的多功能。因此，所述利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。

在硅通孔技术应用中，通常要对硅等材料进行深通孔刻蚀，通过刻蚀形成的深通孔在芯片和芯片之间、硅片与硅片之间制作垂直导通，从而实现芯片和芯片之间的互连。现有刻蚀硅通孔时通常采用Bosch（博世）刻蚀工艺，形成硅通孔，Bosch（博世）刻蚀工艺包括等离子体刻蚀步骤和侧壁聚合物沉积步骤，通过循环进行上述步骤可以形成深度较大，侧壁较垂直的硅通孔。

现有技术形成的硅通孔的尺寸与掩膜层的开口尺寸一致，硅通孔的侧壁较垂直，顶部开口的尺寸与掩膜层的开口尺寸一致。但是，在一些特殊的应用场合往往需要形成尺寸大于掩膜层开口尺寸的通孔。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，形成尺寸大于掩膜层开口尺寸的硅通孔。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有具有开口的掩膜层，所述开口的宽度为第一尺寸；以所述掩膜层为掩膜，对所述半导体衬底进行第一刻蚀，在所述半导体衬底内形成第一凹槽，所述第一刻蚀形成的第一凹槽具有倾斜侧壁，并且所述第一凹槽的顶部宽度为第二尺寸，所述第二尺寸大于第一凹槽的底部宽度以及所述第一尺寸；沿所述第一凹槽对所述半导体衬底进行第二刻蚀，形成具有第二深度的第二凹槽，使所述第二凹槽的侧壁倾斜度低于所述第一凹槽的倾斜度；在进行第二刻蚀之后，对半导体衬底进行第三刻蚀，直到形成预设深度的通孔，所述第三刻蚀工艺包括循环交替的刻蚀步骤和沉积步骤。

可选的，所述第一刻蚀采用干法刻蚀工艺。

可选的，所述第一刻蚀中，采用的刻蚀气体为SF₆、C₄F₈和O₂的混合气体。

可选的，所述第一刻蚀的刻蚀温度为-10℃～50℃，反应腔压强为20mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为0W～300W，SF₆与总刻蚀气体的流量比为0.5～2，C₄F₈与O₂的流量比为0.5～2，刻蚀时间为5s～20s。

可选的，第一刻蚀中，SF₆的流量为200sccm～3000sccm，C₄F₈的流量为50sccm～1600sccm，O₂的流量为50sccm～2000sccm。

可选的，所述第二刻蚀采用干法刻蚀工艺。

可选的，所述第二刻蚀的横向刻蚀速率小于第一刻蚀的横向刻蚀速率。

可选的，所述第二刻蚀工艺采用的刻蚀气体为SF₆和O₂的混合气体。

可选的，所述第二刻蚀的刻蚀温度为-10℃～50℃，反应腔压强为20mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为0W～300W，SF₆与O₂的体积比为0.5～8，刻蚀时间为40s～200s。

可选的，第二刻蚀中，所述SF₆的流量为200sccm～3000sccm，O₂的流量为50sccm～1000sccm。

可选的，所述第三刻蚀的横向刻蚀速率小于第二刻蚀的横向刻蚀速率。

可选的，所述第三刻蚀中的刻蚀步骤采用的刻蚀气体为SF₆，刻蚀温度为-10℃～50℃，反应腔压强为60mTorr～180mTorr，源射频功率为1000W～3000W，偏置射频功率为40W～200W，SF₆的流量为600sccm～2000sccm，单次刻蚀步骤的时间为1～10s。

可选的，所述第三刻蚀中的沉积步骤采用的沉积气体为C₄F₈、C₄F₆、CHF₃、CH₂F₂、C₅F₈或COS中的一种或几种，沉积温度为-10℃～50℃，反应腔压强为30mTorr～100mTorr，源射频功率为1000W～3000W，偏置射频功率为5W～200W，沉积气体的流量为300sccm～1000sccm，单次沉积步骤的时间为1s～10s。

可选的，所述掩膜层的材料为光刻胶、无定形碳、SiO₂、SiN、SiON、TiN、TaN、SiN、SiCN、SiC或BN。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案，以具有开口的掩膜层为掩膜，对半导体衬底进行第一刻蚀，在半导体衬底内形成第一凹槽，所述第一凹槽具有倾斜侧壁，并且所述第一凹槽的顶部宽度大于掩膜层的开口宽度和第一凹槽的底部宽度；然后对半导体衬底进行第二刻蚀，所述第二刻蚀具有小于第一刻蚀的横向刻蚀速率，增大所述第一凹槽的深度，降低所述第一凹槽的侧壁倾斜度形成第二凹槽。通过第一刻蚀和第二刻蚀，可以形成一定深度的第二凹槽，并且所述第二凹槽的宽度大于掩膜层开口的宽度，而且所述第二凹槽的侧壁平滑，利于后续在所述凹槽内填充材料。

进一步的，在形成第二凹槽之后，沿第二凹槽对半导体衬底进行第三刻蚀，形成侧壁垂直的通孔，并且所述通孔的宽度大于掩膜层开口的宽度。从用上述方法可以形成较大深度并且宽度大于掩膜开口宽度，具有较大底切度的通孔，满足特殊应用的需求。

附图说明

图1至图5是本发明的实施例的半导体结构的形成过程的示意图。

具体实施方式

如背景技术中所述，现有技术形成的硅通孔的尺寸与掩膜层的开口尺寸一致，硅通孔的侧壁较垂直。但是现有技术形成的上述硅通孔，不能满足一些特殊应用的需求。现有技术较难形成同时具有较大底切度和宽度且通孔侧壁光滑的硅通孔，所述底切度是指所述硅通孔顶部开口位于掩膜层下方的尺寸。

本发明的技术方案采用三步刻蚀工艺，在形成较大底切度的第一凹槽基础上，形成较大开口的通孔。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图1，提供半导体衬底100，所述半导体衬底100表面形成有具有开口102的掩膜层101。

所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是晶体硅材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为单晶硅。后续在所述半导体衬底100内形成通孔。

所述掩膜层101作为后续刻蚀半导体衬底100时的掩膜。所述掩膜层101为单层结构或多层堆叠结构。掩膜层101的材料可以是光刻胶、无定形碳、SiO₂、SiN、SiON、TiN、TaN、SiN、SiCN、SiC或BN。本实施例中，所述掩膜层101的材料为氮化硅。形成所述掩膜层101的方法包括：在所述半导体衬底100上形成掩膜材料层，然后在所述掩膜材料层表面形成图形化光刻胶层，以所述图形化光刻胶层为掩膜刻蚀所述掩膜材料层形成开口102。所述开口102暴露出部分半导体衬底100的表面。所述开口102的宽度为3微米～20微米。

请参考图2，以所述掩膜层101为掩膜，对所述半导体衬底100进行第一刻蚀，在所述半导体衬底100内形成第一凹槽201，所述第一刻蚀形成的第一凹槽201具有倾斜侧壁，并且所述第一凹槽201的顶部宽度大于第一凹槽201的底部宽度以及掩膜层101内开口201的宽度，部分所述第一凹槽201位于掩膜层101下方。

所述第一刻蚀为干法刻蚀工艺，以所述掩膜层101为掩膜，沿开口102对所述半导体衬底进行第一刻蚀，形成所述第一凹槽210。所述第一凹槽201可以是通孔或者沟槽。

所述第一刻蚀中，采用的刻蚀气体为SF₆、C₄F₈和O₂的混合气体，刻蚀温度为-10℃～50℃，反应腔压强为20mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为0W～300W，SF₆与总刻蚀气体的流量比为0.5～2，C₄F₈与O₂的流量比为0.5～2，刻蚀时间为5s～20s。本实施例中，所述第一刻蚀中，SF₆的流量为200sccm～3000sccm，C₄F₈的流量为50sccm～1600sccm，O₂的流量为50sccm～2000sccm。本发明的一个实施例中，所述SF₆的流量为1500sccm，C₄F₈的流量为800sccm，O₂的流量为900sccm。C₄F₈与O₂的流量较为接近。

其中，SF₆主要对半导体衬底100起刻蚀作用，而C₄F₈在第一刻蚀过程中，在对半导体衬底进行刻蚀的同时，会在半导体衬底的刻蚀表面反应形成聚合物，所述聚合物可以钝化半导体衬底的表面，降低第一刻蚀过程中的横向刻蚀速率，使得所述SF₆刻蚀具有较高的方向性。如果所述刻蚀气体中仅包含SF₆和C₄F₈，则会形成侧壁垂直的第一凹槽，且所述第一凹槽的顶部宽度与掩膜层的开口102的宽度一致。所以本发明的实施例中，在所述第一刻蚀的刻蚀气体中还包括了O₂，所述O₂在刻蚀半导体衬底的过程中，还可以与半导体衬底的刻蚀表面形成氧化物，降低C₄F₈与半导体衬底的刻蚀表面反应形成聚合物的速率，并且O₂还可以与已形成的聚合物产生反应，形成挥发性气体，例如CO、CO₂等，去除所述聚合物，从而削弱了C₄F₈产生的聚合物对侧壁的保护作用。同时C₄F₈也同样会阻碍O₂与刻蚀表面反应形成氧化物，降低O₂产生的氧化物对侧壁的保护作用。所以，所述第一刻蚀采用的刻蚀工艺，在保持一定方向性的同时，又具有一定的横向刻蚀速率。

由于所述第一刻蚀的横向刻蚀速率较大，并且第一凹槽201顶部位置处最先接触刻蚀气体，所以最终形成的第一凹槽201的顶部宽度大于第一凹槽的底部宽度，使得所述第一凹槽201具有倾斜侧壁，并且由于所诉第一刻蚀的横向刻蚀速率较大，使得所述第一凹槽201的顶部宽度大于掩膜层101内的开口102的宽度，部分第一凹槽201位于掩膜层101的下方，形成一定的底切度。本实施例中，采用上述工艺参数，形成的第一凹槽201的底切度的大小d为1微米～6微米。在本发明的其他实施例中，可以根据实际工艺的需求，调整相应的工艺参数，形成其他尺寸的底切度。

由于所述第一刻蚀具有一定的横向刻蚀速率，在获得一定尺寸的底切度的情况下，无法刻蚀形成较深的第一凹槽。本实施例中，形成的第一凹槽201的深度为1微米～6微米。本发明的一个实施例中，所述第一凹槽201的深度为1.6微米。

在本发明的其他实施例中，所述第一刻蚀中，对半导体衬底100主要起刻蚀作用的气体SF₆可以由SF₆、HCl、HBr或Cl₂中的一种或几种替代。所述C₄F₈可以由CF₄、CHF₃、C₂F₆、或C₄F₈中的一种或几种替代。

由于所述第一凹槽201的侧壁具有一定的倾斜度，且第一凹槽201的深度较小，一般不能满足凹槽深度的要求，需要进一步刻蚀形成较深的第二凹槽。请参考图3，如果在第一凹槽201的基础上，直接采用Bosch（博世）刻蚀工艺（第三刻蚀），沿第一凹槽201对半导体衬底100进行刻蚀使所述第一凹槽201的深度增加，会由于Bosch（博世）刻蚀工艺的方向性较大，横向刻蚀速率很低，所述第二凹槽的下部分宽度等于第一凹槽底部的宽度，第二凹槽的宽度变化不均匀会造成形成的第二凹槽的侧壁会不光滑，而影响后续在所述第二凹槽内填充材料的填充质量。

所以，本发明的实施例中，在进行第一刻蚀之后，还进行第二刻蚀。

请参考图4，沿所述第一凹槽201（请参考图2）对所述半导体衬底100进行第二刻蚀，增加第一凹槽201（请参考图2）的深度，并且使所述第一凹槽201（请参考图2）的侧壁倾斜度降低，形成第二凹槽202。

所述第二刻蚀采用干法刻蚀工艺。所述第二刻蚀工艺采用的刻蚀气体为SF₆和O₂的混合气体，刻蚀温度为-10℃～50℃，反应腔压强为20mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为0W～300W，SF₆与O₂的体积比为0.5～8，刻蚀时间为40s～200s。本实施例中，第二刻蚀中，所述SF₆的流量为200sccm～3000sccm，O₂的流量为50sccm～1000sccm。在本发明的一个实施例中，所述SF₆的流量为1000sccm，所述O₂的流量为500sccm。

其中，SF₆主要对半导体衬底100起刻蚀作用，沿第一凹槽201（请参考图2）刻蚀所述半导体衬底100使所述第一凹槽201的深度增加。所述O₂在对半导体衬底100进行刻蚀的同时会在刻蚀表面形成氧化物，对刻蚀表面具有一定的钝化作用，可以减小第二刻蚀的横向刻蚀速率，使第二刻蚀的横向刻蚀速率小于第一刻蚀的横向刻蚀速率。

所以，沿第一凹槽201对半导体衬底100进行第二刻蚀，由于第二刻蚀具有一定的横向刻蚀速率，在刻蚀过程中同样会使得第一凹槽201（请参考图2）的底部宽度进一步增加，随着刻蚀深度的增大，形成第二凹槽202，由于第二刻蚀的横向刻蚀速率小于第一刻蚀的横向刻蚀速率，从而使得形成的第二凹槽202的侧壁倾斜度小于第一凹槽201的侧壁倾斜度，所述第一刻蚀形成的底切度大小基本保持不变。

所述第二刻蚀在保持侧壁表面平滑的基础上形成第二凹槽202，所述第二凹槽202的深度大于第一凹槽201的深度，并且，所述第二凹槽202的侧壁倾斜度小于第一凹槽201的侧壁倾斜度，使得形成的第二凹槽202的宽度大于直接采用现有技术形成的第二凹槽的宽度。

由于所述第二刻蚀具有一定的横向刻蚀速率，所以不能形成较大深度的通孔结构，本实施例中，所述第二凹槽202的深度为5微米～30微米。本发明的一个实施例中，所诉第二凹槽202的深度为23微米。

在本发明的其他实施例中，所述第二刻蚀中，对半导体衬底100主要起刻蚀作用的气体SF₆可以由SF₆、HCl、HBr或Cl₂中的一种或几种替代。

请参考图5，对半导体衬底100进行第三刻蚀，形成通孔203，所述通孔的宽度大于掩膜层101的开口102宽度。

所述第三刻蚀的横向刻蚀速率小于第二刻蚀的横向刻蚀速率，以便形成深度较大的通孔。

本实施例中，所述第三刻蚀采用Bosch（刻蚀）工艺，所述Bosch刻蚀包括循环交替的刻蚀步骤和沉积步骤。

首先进行刻蚀步骤，所述刻蚀步骤采用的刻蚀气体为SF₆，刻蚀温度为-10℃～50℃，反应腔压强为60mTorr～180mTorr，源射频功率为1000W～3000W，偏置射频功率为40W～200W，SF₆的流量为600sccm～2000sccm，单次刻蚀步骤的时间为1s～10s。

然后进行沉积步骤，所述沉积步骤采用的沉积气体为C₄F₈，沉积温度为-10℃～50℃，反应腔压强为30mTorr～100mTorr，源射频功率为1000W～3000W，偏置射频功率为5W～200W，C₄F₈的流量为300sccm～1000sccm，单次沉积步骤的时间为1s～10s。

在进行完沉积步骤之后，再进行沉积步骤。多次循环所述刻蚀步骤和沉积步骤之后，形成较大深度的通孔203。

所述沉积步骤在刻蚀表面形成聚合物，在后续的刻蚀步骤中，刻蚀离子轰击底部的聚合物层，而保留侧壁的聚合物，从而所述聚合物可以保护侧壁，降低刻蚀的横向速率。多次循环上述刻蚀步骤和沉积步骤之后，形成侧壁垂直的通孔203。所述循环根据需要形成的通孔203的深度进行调整，循环次数越多，形成的通孔203的深度越大。

形成所述通孔203之后，所述通孔203侧壁表面还具有聚合物层204残留，后续可以通过清洗步骤去除所述聚合物层。

所述通孔203的深度为50微米～300微米。所述通孔203还可以贯穿所述半导体衬底100。本发明的一个实施例中，所述通孔203的深度为161微米。

在本发明的其他实施例中，所述沉积步骤采用的沉积气体还可以是C₄F₈、C₄F₆、CHF₃、CH₂F₂、C₅F₈或COS中的一种或几种。

在本发明的其他实施例中，所述第三刻蚀还可以是其他横向刻蚀速率较低的干法刻蚀工艺。

在本发明的实施例中，对半导体衬底进行第一刻蚀，所述第一刻蚀具有较低的横线刻蚀速率，在半导体衬底内形成第一凹槽，所述第一凹槽具有倾斜侧壁，并且所述第一凹槽的顶部宽度大于掩膜层的开口宽度以及第一凹槽的底部宽度；然后对半导体衬底进行第二刻蚀，所述第二刻蚀具有小于第一刻蚀的横向刻蚀速率，增大所述第一凹槽的深度，降低所述第一凹槽的侧壁倾斜度形成第二凹槽；再对半导体衬底进行第三刻蚀，沿第二凹槽刻蚀形成侧壁垂直的通孔，并且所述通孔的宽度大于掩膜层开口的宽度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面形成有具有开口的掩膜层，所述开口的宽度为第一尺寸；

以所述掩膜层为掩膜，对所述半导体衬底进行第一刻蚀，在所述半导体衬底内形成第一凹槽，所述第一刻蚀形成的第一凹槽具有倾斜侧壁，并且所述第一凹槽的顶部宽度为第二尺寸，所述第二尺寸大于第一凹槽的底部宽度以及所述第一尺寸；

沿所述第一凹槽对所述半导体衬底进行第二刻蚀，形成具有第二深度的第二凹槽，使所述第二凹槽的侧壁倾斜度低于所述第一凹槽的倾斜度；

在进行第二刻蚀之后，对半导体衬底进行第三刻蚀，直到形成预设深度的通孔，所述第三刻蚀工艺包括循环交替的刻蚀步骤和沉积步骤；

其中，在形成第二凹槽之后，沿第二凹槽对半导体衬底进行第三刻蚀，形成侧壁垂直的通孔，并且所述通孔的宽度大于掩膜层开口的宽度。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀采用干法刻蚀工艺。

3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一刻蚀中，采用的刻蚀气体为SF₆、C₄F₈和O₂的混合气体。

4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述第一刻蚀的刻蚀温度为-10℃～50℃，反应腔压强为20mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为0W～300W，SF₆与总刻蚀气体的流量比为0.5～2，C₄F₈与O₂的流量比为0.5～2，刻蚀时间为5s～20s。

5.根据权利要求4所述的半导体结构的形成方法，其特征在于，第一刻蚀中，SF₆的流量为200sccm～3000sccm，C₄F₈的流量为50sccm～1600sccm，O₂的流量为50sccm～2000sccm。

6.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述第二刻蚀采用干法刻蚀工艺。

7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第二刻蚀的横向刻蚀速率小于第一刻蚀的横向刻蚀速率。

8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺采用的刻蚀气体为SF₆和O₂的混合气体。

9.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺的刻蚀温度为-10℃～50℃，反应腔压强为20mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为0W～300W，SF₆与O₂的体积比为0.5～8，刻蚀时间为40s～200s。

10.根据权利要求9所述的半导体结构的形成方法，其特征在于，第二刻蚀中，所述SF₆的流量为200sccm～3000sccm，O₂的流量为50sccm～1000sccm。

11.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第三刻蚀的横向刻蚀速率小于第二刻蚀的横向刻蚀速率。

12.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第三刻蚀中的的刻蚀步骤采用的刻蚀气体为SF₆，刻蚀温度为-10℃～50℃，反应腔压强为60mTorr～180mTorr，源射频功率为1000W～3000W，偏置射频功率为40W～200W，SF₆的流量为600sccm～2000sccm，单次刻蚀步骤的时间为1～10s。

13.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第三刻蚀中的沉积步骤采用的沉积气体为C₄F_8、C₄F₆、CHF₃、CH₂F₂、C₅F₈或COS中的一种或几种，沉积温度为-10℃～50℃，反应腔压强为30mTorr～100mTorr，源射频功率为1000W～3000W，偏置射频功率为5W～200W，沉积气体的流量为300sccm～1000sccm，单次沉积步骤的时间为1s～10s。

14.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为光刻胶、无定形碳、SiO₂、SiN、SiON、TiN、TaN、SiN、SiCN、SiC或BN。