CN103646918B - 硅通孔的形成方法 - Google Patents
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Abstract
一种硅通孔的形成方法，所述方法包括：提供半导体衬底，所述半导体衬底表面形成有具有开口的掩膜层；采用博世刻蚀工艺，沿所述开口刻蚀半导体衬底，所述博世刻蚀工艺包括循环交替的刻蚀和沉积步骤，连续的一次刻蚀和一次沉积步骤的总时间为刻蚀的循环时间，调整所述博世刻蚀的循环时间值从第一循环时间逐渐变为第二循环时间，形成硅通孔。所述硅通孔的形成方法可以提高形成的硅通孔的形貌。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种硅通孔的形成方法。
背景技术
随着半导体技术不断发展，目前半导体器件的特征尺寸已经变得非常小，希望在二维的封装结构中增加半导体器件的数量变得越来越困难，因此三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠（Die Stacking）、封装堆叠（Package Stacking）和基于硅通孔（Through Silicon Via，TSV）的三维（3D）堆叠。其中，利用硅通孔的三维堆叠技术具有以下三个优点：（1）高密度集成；（2）大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片（SOC）技术中的信号延迟等问题；（3）利用硅通孔技术，可以把具有不同功能的芯片（如射频、内存、逻辑、MEMS等）集成在一起来实现封装芯片的多功能。因此，所述利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。
在硅通孔技术应用中，通常要对硅等半导体材料进行深通孔刻蚀，通过刻蚀形成的深通孔在芯片和芯片之间、硅片与硅片之间制作垂直导通，从而实现芯片和芯片之间的互连。现有刻蚀硅通孔时通常采用Bosch（博世）刻蚀工艺，形成硅通孔。Bosch（博世）刻蚀工艺包括等离子体刻蚀步骤和侧壁聚合物沉积步骤，通过循环进行上述步骤可以形成深度较大的硅通孔。
现有技术形成的硅通孔通常在顶部或者底部的形貌较差，影响后续芯片之间的导通性能。
发明内容
本发明解决的问题是提供一种硅通孔的形成方法，提高硅通孔的形貌，形成侧壁垂直的硅通孔。
为解决上述问题，本发明提供一种硅通孔的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有具有开口的掩膜层；采用博世刻蚀工艺，沿所述开口刻蚀半导体衬底，所述博世刻蚀工艺包括循环交替的刻蚀和沉积步骤，连续的一次刻蚀和一次沉积步骤为一个循环，一个循环的总时间为刻蚀的循环时间，调整所述博世刻蚀的循环时间值从第一循环时间逐渐变为第二循环时间，形成侧壁垂直的硅通孔。
可选的，所述循环时间包括刻蚀时间和沉积时间，调整所述博世刻蚀的循环时间过程中，仅改变循环时间中的刻蚀时间。
可选的，所述循环时间包括刻蚀时间和沉积时间，调整所述博世刻蚀的循环时间过程中，同时改变循环时间中的刻蚀时间和沉积时间。
可选的，所述第一循环时间大于第二循环时间。
可选的，调整所述博世刻蚀的循环时间从第一循环时间逐渐变为第二循环时间的方法为：按照线性规律从第一循环时间逐渐减小至第二循环时间。
可选的，调整所述博世刻蚀的循环时间从第一循环时间逐渐变为第二循环时间的方法为：按照抛物线规律从第一循环时间逐渐减小至第二循环时间。
可选的，所述第一循环时间为第二循环时间的1～5倍。
可选的，所述第一循环时间中，刻蚀步骤的时间为2.5s～3.5s，沉积步骤的时间为1.3s～2.3s；所述第二循环时间中，刻蚀步骤的时间为0.9s～1.9s，沉积步骤的时间为0.7s～1.7s；从第一循环时间变为第二循环时间经过的循环次数为3～7次，所述博世刻蚀的循环时间值由第一循环时间按照线性规律逐渐降低至第二循环时间，形成的硅通孔的宽度为7微米～8微米。
可选的，所述第一循环时间小于第二循环时间。
可选的，调整所述博世刻蚀的循环时间从第一循环时间逐渐变为第二循环时间的方法为：按照线性规律从第一循环时间逐渐增大至第二循环时间。
可选的，调整所述博世刻蚀的循环时间从第一循环时间逐渐变为第二循环时间的方法为：按照抛物线规律从第一循环时间逐渐增大至第二循环时间。
可选的，所述第二循环时间为第一循环时间的1～2倍。
可选的，还包括：所述博世刻蚀的循环时间变为第二循环时间之后，保持所述循环时间为第二循环时间，继续刻蚀所述半导体衬底至预设深度，形成侧壁垂直的硅通孔。
可选的，所述博世刻蚀工艺中采用的刻蚀步骤采用的刻蚀气体为SF6，刻蚀温度为0℃～50℃，反应腔压强为60mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为40W～200W，SF6的流量为300sccm～2000sccm，单次刻蚀步骤的时间为1s～60s。
可选的，所述博世刻蚀工艺中的沉积步骤采用的沉积气体为C4F8、C4F6、CHF3、CH2F2、C5F8或COS中的一种或几种，沉积温度为0℃～50℃，反应腔压强为60mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为0W～300W，沉积气体的流量为300sccm～1000sccm，单次沉积步骤的时间为1s～60s。
可选的，所述掩膜层的材料为光刻胶、无定形碳、SiO2、SiN、SiON、TiN、TaN、SiN、SiCN、SiC或BN。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，采用博世刻蚀工艺形成硅通孔，并且，所述博世刻蚀工艺的循环时间从第一循环时间逐渐变为第二循环时间，使得刻蚀过程中通过循环时间的变化，调整刻蚀过程中形成的硅通孔的宽度，保持刻蚀过程中的刻蚀速率，避免现有技术中出现的硅通孔顶部侧壁弯曲造成两头小中间大（Bowing）或底部宽度大幅减小等形貌较差的问题。
进一步，本发明的技术方案中，可以使第一循环时间大于第二循环时间，在进行刻蚀的过程中，博世刻蚀工艺的起始循环时间采用较大的第一循环时间，使得在刻蚀开始阶段形成较大宽度的凹槽，从而可以避免硅通孔形成两头小中间大（Bowing）的形貌，使所述硅通孔具有较佳的形貌，可以降低在所述硅通孔中填充导体材料的难度，提高半导体器件电连接性能的稳定性。
进一步的，本发明的技术方案中，可以使第一循环时间小于第二循环时间，在进行刻蚀的过程中，逐渐提高博世刻蚀工艺的循环时间。随着硅通孔深度的不断增加，硅通孔底部的刻蚀气体浓度会下降，导致相同刻蚀条件下的刻蚀速率的下降。本发明的技术方案中，逐渐提高刻蚀的循环时间，可以在随着硅通孔深度的不断增加的过程中，避免刻蚀速率的下降，从而避免在未达到预设深度时，硅通孔底部出现宽度减小或刻蚀停止的情况，从而使形成的硅通孔具有较好的形貌。
附图说明
图1和图2是本发明的现有技术形成的硅通孔的剖面示意图；
图3至图5是本发明的第一实施例的硅通孔的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术采用博世刻蚀工艺形成的硅通孔，经常会在硅通孔的顶部或者底部形成较差的形貌。在硅通孔的顶部会出现侧壁通孔向内侧弯曲的现象，形成两头小中间大的(bowing)形貌，导致通孔开口变小；而在硅通孔的底部则会出现侧壁倾斜，硅通孔底部的宽度减小，形成类似倒锥形的形貌。
研究发现，由于博世（Bosch）刻蚀工艺采用工艺包括等离子体刻蚀步骤和侧壁聚合物沉积步骤，在刻蚀形成所述硅通孔的过程中，通孔顶部最先被刻蚀，由于侧壁表面不断的会形成聚合物沉积，从而对通孔顶部的侧壁形成一定的保护作用，而所述硅通孔顶部最先接触沉积气体，从而沉积的聚合物最厚，从而使得后续对顶部的硅刻蚀的速率下降。随着刻蚀过程的不断进行，通孔深度逐渐加深，使得硅通孔顶部会出现侧壁通孔向内侧弯曲的现象，形成两头小中间大的(bowing)形貌，如图1中硅通孔10所示，造成后续在通孔中填充导体材料的困难，导体材料会被较小的开口挡住而无法填充满整个硅通孔，最后导致半导体器件的电连接性能不稳定。
而在另外的情况下，随着刻蚀工艺的不断进行，硅通孔的深度不断增加，进入硅通孔底部的反应气体逐渐减小，导致通孔底部的宽度逐渐减小，甚至在还未到达预定深度使，刻蚀就停止了，如图2中硅通孔20所示。
本发明的实施例，通过调整博世刻蚀工艺中的刻蚀与沉积工艺的循环时间来提高硅通孔的形貌质量，形成侧壁更加垂直，宽度更加均匀的硅通孔。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图3，提供半导体衬底100，所述半导体衬底100表面形成有具有开口201的掩膜层200。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是晶体硅材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为单晶硅。后续在所述半导体衬底100内形成硅通孔。
所述掩膜层200作为后续刻蚀半导体衬底100时的掩膜。所述掩膜层200为单层结构或多层堆叠结构。掩膜层200的材料可以是光刻胶、无定形碳、SiO2、SiN、SiON、TiN、TaN、SiN、SiCN、SiC或BN。本实施例中，所述掩膜层200的材料为氮化硅。形成所述掩膜层200的方法包括：在所述半导体衬底100上形成掩膜材料层，然后在所述掩膜材料层表面形成图形化光刻胶层，以所述图形化光刻胶层为掩膜刻蚀所述掩膜材料层形成开口201。所述开口201暴露出部分半导体衬底100的表面。所述开口201的宽度为3微米～20微米。
请参考图4，采用博世刻蚀工艺，以第一循环时间作为博世刻蚀的起始循环时间，沿开口201刻蚀所述半导体衬底100，形成第一凹槽101。
所述博世刻蚀工艺包括循环交替进行的刻蚀和沉积步骤，连续的一次刻蚀和一次沉积步骤作为一个循环步骤，所述一个循环步骤的时间为博世刻蚀的一个循环时间。
所述博世刻蚀工艺中刻蚀步骤采用的刻蚀气体为SF6，刻蚀温度为0℃～50℃，反应腔压强为60mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为40W～200W，SF6的流量为300sccm～2000sccm，单次刻蚀步骤的时间为1s～60s。
所述博世刻蚀工艺中的沉积步骤采用的沉积气体为C4F8、C4F6、CHF3、CH2F2、C5F8或COS中的一种或几种，沉积温度为0℃～50℃，反应腔压强为60mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为0W～300W，沉积气体的流量为300sccm～1000sccm，单次沉积步骤的时间为1s～60s。
所述第一循环时间大于采用现有单一循环时间的博世刻蚀工艺刻蚀预设宽度的硅通孔所需要的循环时间值，从而可以在刻蚀开始阶段形成宽度较大的第一凹槽101，避免在后续刻蚀过程中，由于顶部刻蚀速率下降而导致硅通孔顶部的开口变小，使形成的硅通孔顶部的侧壁向通孔内弯曲，造成两头小中间大（bowing）的形貌。
所述第一循环时间中，刻蚀步骤的时间为2.5s～3.5s，沉积步骤的时间为1.3s～2.3s。作为本发明的一个实施例，本实施中，所述第一循环时间中，刻蚀步骤的时间为3s，沉积步骤的时间为1.8s，形成第一凹槽101。
请参考图5，继续采用博世刻蚀工艺，逐渐降低所述博世刻蚀的循环时间至第二循环时间，对所述半导体衬底100进行刻蚀，形成硅通孔102。
不改变所述博世刻蚀工艺中其他的参数设置，仅改变所述博世刻蚀的循环时间，从第一循环时间降低至第二循环时间的过程中，可以是同步改变刻蚀步骤和沉积步骤的时间，分别按照线性规律或者抛物线规律逐渐改变至第二循环时间中对应的刻蚀步骤的时间和沉积步骤的时间。由于所述，博世刻蚀过程中，刻蚀速率主要由刻蚀步骤的时间决定，在本发明的其他实施例中，也可以保持所述沉积步骤的时间不变，仅改变刻蚀步骤的时间。
作为本发明的一个实施例，本实施中，所述第二循环时间中，刻蚀步骤的时间为1.4s，沉积步骤的时间为1.2s。此过程中，包括起始循环步骤在内，一共经历了5次循环的刻蚀和沉积步骤，将刻蚀步骤的时间和沉积步骤的时间按照线性规律，降至第二循环时间。本实施例中，形成的硅通孔102的宽度为7微米～8微米。
在本发明的其他实施例中，所述第一循环时间可以是第二循环时间的1～5倍。
在本发明的其他实施例中，经过的循环操作的次数可以是3～7次，可以根据第一循环时间和第二循环时间之间的差距选择合适的循环次数。例如，当所述第一循环时间和第二循环时间之间的差别较大时，为了避免相邻的循环步骤之间的工艺时间相差较大，导致侧壁形貌不光滑，可以适当提高从第一循环时间变为第二循环时间之间的循环步骤的次数；反之，如果所述第一循环时间和第二循环时间之间的差别较小，可以适当降低从第一循环时间变为第二循环时间之间的循环步骤的次数。
在本发明的其他实施例中，所述刻蚀步骤的时间和沉积步骤的时间可以分别按照相同或者不同的线性规律，降至第二循环时间。
在本发明的其他实施例中，所述第一循环时间还可以按照抛物线规律下降至第二循环时间，其中，所述刻蚀步骤的时间和沉积步骤的时间同步变化。或者仅改变刻蚀步骤的时间。
在本发明的其他实施例中，所述第一循环时间还可以按其他规律，例如二次或三次曲线等合适的曲线规律下降至第二循环时间。
在所述博世刻蚀的循环时间变为第二循环时间之后，若所述硅通孔的深未达到需要的硅通孔深度，后续继续以所述第二循环时间为博世刻蚀的循环时间，继续刻蚀所述半导体衬底，达到预设深度，形成的硅通孔顶部开口宽度较大，侧壁不向内弯曲，有利于后续对所述硅通孔进行填充。
最终形成的硅通孔102的宽度主要由第二循环时间决定，由于第一循环时间大于第二循环时间，所以，在刻蚀形成硅通孔的开始阶段形成的硅通孔的顶部开口宽度大于之间采用第二循环时间刻蚀半导体衬底形成的开口宽度；后续刻蚀过程中，由于聚合物的沉积会降低对通孔侧壁的横向刻蚀速率，但是由于刻蚀开始阶段形成的开口宽度大于现有技术中直接采用第二循环时间刻蚀硅通孔的所形成的开口宽度，所以，最后形成的硅通孔的顶部开口宽度不会小于通孔下部分的宽度，从而可以避免开口侧壁向硅通孔内侧弯曲的问题，进而可以形成形貌较佳的硅通孔。最终形成的硅通孔的顶部开口宽度与硅通孔下部分的宽度一致，或者所述硅通孔的顶部开口宽度大于硅通孔下部分的宽度，形成上大下小（taper）状的形貌。
本发明还提供一种硅通孔的形成方法，通过改变博世刻蚀循环时间的方法，解决硅通孔底部宽度大幅减小造成硅通孔形貌较差的问题。
本实施例中，提供半导体衬底和所述半导体衬底表面的掩膜层，如第一实施例中所述，在此不再赘述。
采用博世刻蚀工艺，以第一循环时间作为博世刻蚀的起始循环时间，以所述掩膜层为掩膜刻蚀半导体衬底；并且逐渐增大所述博世刻蚀的循环时间至第二循环时间，所述第二循环时间大于第一循环时间。具体的博世刻蚀中的刻蚀步骤和沉积步骤中的其他工艺参数请参考第一实施例，在此不作赘述。
本实施例中，所述第二循环时间为第一循环时间的两倍。在本发明的其他实施例中，所述第二循环时间可以是第一循环时间的1～5倍。
本实施例中，通过恰当次数的循环操作，逐渐调整所述博世刻蚀的循环时间从第一循环时间逐渐变为第二循环时间，具体的，可以按照线性规律，将所述循环时间从第一循环时间逐渐增大至第二循环时间。由于所述循环时间包括刻蚀步骤的时间和沉积步骤的时间，可以单独增大所述刻蚀步骤的时间使得整个循环时间逐渐增大，还可以同步增大所述刻蚀步骤的时间和沉积步骤的时间使循环时间增大。
在本发明的其他实施例中，所述博世刻蚀工艺的循环时间还可以按照抛物线规律或者其他二次或者三次曲线的规律从第一循环时间逐渐增大至第二循环时间。
所述博世刻蚀的循环时间变为第二循环时间之后，还可以保持所述循环时间为第二循环时间，继续刻蚀所述半导体衬底至预设深度，形成侧壁垂直的硅通孔。
随着硅通孔刻蚀深度的增加，硅通孔底部的刻蚀气体浓度逐渐下降，在不改变工艺参数的情况下，会造成刻蚀速率的下降，从而随着硅通孔深度的不断增加，硅通孔底部的宽度逐渐减小，并且可能会导致刻蚀停止的现象。本实施例中，由于在采用博世刻蚀工艺刻蚀硅通孔的过程中，所述博世刻蚀工艺的循环时间逐渐增大，从而可以避免在硅通孔底部由于刻蚀气体浓度下降而导致的刻蚀速率下降的问题，使得随着硅通孔深度的增大，刻蚀硅通孔的速率保持较稳定的刻蚀速率，从而避免硅通孔底部宽度大幅减小或者刻蚀停止等问题。
综上所述，本发明的实施例中，采用博世刻蚀工艺形成硅通孔，并且，所述博世刻蚀工艺的循环时间从第一循环时间逐渐变为第二循环时间，使得刻蚀过程中通过循环时间的变化，保持刻蚀过程中的刻蚀速率的稳定性，调整刻蚀过程中形成的硅通孔的宽度，避免现有技术中出现的硅通孔顶部侧壁弯曲或底部宽度大幅减小造成形貌较差的问题。
具体的，可以通过逐渐减小博世刻蚀的循环时间，避免在刻蚀过程中由于顶部的侧壁刻蚀速率下降而造成最终形成的硅通孔顶部侧壁向通孔内侧弯曲的现象；也可以通过逐渐提高刻蚀的循环时间，随着硅通孔深度的不断增加，保持刻蚀速率不变，从而避免在未达到预设深度时，由于刻蚀速率下降而导致硅通孔底部出现宽度大幅减小或刻蚀停止的情况，使形成的硅通孔具有较好的形貌。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种硅通孔的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有具有开口的掩膜层；
采用博世刻蚀工艺，沿所述开口刻蚀半导体衬底，所述博世刻蚀工艺包括循环交替的刻蚀和沉积步骤，连续的一次刻蚀和一次沉积步骤为一个循环，一个循环的总时间为刻蚀的循环时间，调整所述博世刻蚀的循环时间值从第一循环时间逐渐变为第二循环时间，形成硅通孔，所述第一循环时间大于第二循环时间或者所述第一循环时间小于第二循环时间。
2.根据权利要求1所述的硅通孔的形成方法，其特征在于，所述循环时间包括刻蚀时间和沉积时间，调整所述博世刻蚀的循环时间过程中，仅改变循环时间中的刻蚀时间。
3.根据权利要求1所述的硅通孔的形成方法，其特征在于，所述循环时间包括刻蚀时间和沉积时间，调整所述博世刻蚀的循环时间过程中，同时改变循环时间中的刻蚀时间和沉积时间。
4.根据权利要求2或3所述的硅通孔的形成方法，其特征在于，当所述第一循环时间大于第二循环时间时，调整所述博世刻蚀的循环时间从第一循环时间逐渐变为第二循环时间的方法为：按照线性规律从第一循环时间逐渐减小至第二循环时间。
5.根据权利要求2或3所述的硅通孔的形成方法，其特征在于，当所述第一循环时间大于第二循环时间时，调整所述博世刻蚀的循环时间从第一循环时间逐渐变为第二循环时间的方法为：按照抛物线规律从第一循环时间逐渐减小至第二循环时间。
6.根据权利要求2或3所述的硅通孔的形成方法，其特征在于，当所述第一循环时间大于第二循环时间时，所述第一循环时间为第二循环时间的1～5倍。
7.根据权利要求6所述的硅通孔的形成方法，其特征在于，所述第一循环时间中，刻蚀步骤的时间为2.5s～3.5s，沉积步骤的时间为1.3s～2.3s；所述第二循环时间中，刻蚀步骤的时间为0.9s～1.9s，沉积步骤的时间为0.7s～1.7s；从第一循环时间变为第二循环时间经过的循环次数为3～7次，所述博世刻蚀的循环时间值由第一循环时间按照线性规律逐渐降低至第二循环时间，形成的硅通孔的宽度为7微米～8微米。
8.根据权利要求2或3所述的硅通孔的形成方法，其特征在于，当所述第一循环时间小于第二循环时间时，调整所述博世刻蚀的循环时间从第一循环时间逐渐变为第二循环时间的方法为：按照线性规律从第一循环时间逐渐增大至第二循环时间。
9.根据权利要求2或3所述的硅通孔的形成方法，其特征在于，当所述第一循环时间小于第二循环时间时，调整所述博世刻蚀的循环时间从第一循环时间逐渐变为第二循环时间的方法为：按照抛物线规律从第一循环时间逐渐增大至第二循环时间。
10.根据权利要求2或3所述的硅通孔的形成方法，其特征在于，所述第二循环时间为第一循环时间的1～5倍。
11.根据权利要求1所述的硅通孔的形成方法，其特征在于，还包括：所述博世刻蚀的循环时间变为第二循环时间之后，保持所述循环时间为第二循环时间，继续刻蚀所述半导体衬底至预设深度，形成侧壁垂直的硅通孔。
12.根据权利要求1所述的硅通孔的形成方法，其特征在于，所述博世刻蚀工艺中采用的刻蚀步骤采用的刻蚀气体为SF6，刻蚀温度为0℃～50℃，反应腔压强为60mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为40W～200W，SF6的流量为300sccm～2000sccm，单次刻蚀步骤的时间为1s～60s。
13.根据权利要求1所述的硅通孔的形成方法，其特征在于，所述博世刻蚀工艺中的沉积步骤采用的沉积气体为C4F8、C4F6、CHF3、CH2F2、C5F8或COS中的一种或几种，沉积温度为0℃～50℃，反应腔压强为60mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为0W～300W，沉积气体的流量为300sccm～1000sccm，单次沉积步骤的时间为1s～60s。
14.根据权利要求1所述的硅通孔的形成方法，其特征在于，所述掩膜层的材料为光刻胶、无定形碳、SiO2、SiN、SiON、TiN、TaN、SiCN、SiC或BN。
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Citations (3)
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|---|---|---|---|---|
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|---|---|---|---|---|
| CN101771020A (zh) * | 2009-01-05 | 2010-07-07 | 台湾积体电路制造股份有限公司 | 具有圆齿状侧壁的穿透硅通孔 |
| CN101988196A (zh) * | 2009-08-07 | 2011-03-23 | 中微半导体设备(上海)有限公司 | 深反应离子刻蚀方法及其气体流量控制装置 |
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