CN104752321B - 半导体器件的制造方法 - Google Patents
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Abstract
一种半导体器件的制造方法，包括：提供基底；在所述基底表面形成图形化的掩膜层，所述图形化的掩膜层具有开口；以所述图形化的掩膜层为掩膜，沿所述开口刻蚀基底，在所述基底内形成沟槽；采用选择性外延工艺在所述沟槽侧壁形成牺牲层，且刻蚀工艺对所述牺牲层的刻蚀速率大于对基底的刻蚀速率；去除所述图形化的掩膜层；形成填充满所述沟槽的金属层；去除所述牺牲层形成空气间隙。本发明改善了形成的空气间隙和金属层的形貌，降低了半导体器件的RC延迟效应，提高半导体器件的运行速度和可靠性。
Description
技术领域
本发明涉及半导体制造领域技术，特别涉及半导体器件的制造方法。
背景技术
随着半导体制作技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸（CD：Critical Dimension）越小。
三维集成电路(IC：Integrated Circuit)是利用先进的芯片堆叠技术制备而成，其是将具不同功能的芯片堆叠成具有三维结构的集成电路。相较于二维结构的集成电路，三维集成电路的堆叠技术不仅可使三维集成电路信号传递路径缩短，还可以使三维集成电路的运行速度加快；简言之，三维集成电路的堆叠技术具有以下优点：满足半导体器件更高性能、更小尺寸、更低功耗以及更多功能的需求。
要实现三维集成电路的堆叠技术，硅通孔技术（TSV：Trough Silicon Via）是新一代使堆叠的芯片能够互连的技术，是目前热门的关键技术之一。TSV技术使得集成电路中芯片间的信号传递路径更短，因此三维集成电路的运行速度更快，寄生效应和功耗更低，尺寸更小且重量更轻，且不存在堆叠芯片数目的限制。
然而，现有技术形成的半导体器件中存在RC延迟差、可靠性差等问题。
发明内容
本发明解决的问题是提供一种半导体器件的制造方法，在半导体器件中形成空气间隙，提高半导体器件的可靠性，改善半导体器件的RC延迟效应，提高半导体器件的运行速度。
为解决上述问题，本发明提供一种半导体器件的制造方法，包括：提供基底；在所述基底表面形成图形化的掩膜层，所述图形化的掩膜层具有开口；以所述图形化的掩膜层为掩膜，沿所述开口刻蚀基底，在所述基底内形成沟槽；采用选择性外延工艺形成覆盖所述沟槽侧壁的牺牲层，且刻蚀工艺对所述牺牲层的刻蚀速率大于对基底的刻蚀速率；去除所述图形化的掩膜层；填充所述沟槽形成与牺牲层表面齐平的金属层；在形成所述金属层后，去除所述牺牲层形成空气间隙。
可选的，所述牺牲层的材料为锗、锗化硅或碳化硅。
可选的，，所述牺牲层的材料为锗化硅时，牺牲层的材料中硅和锗的原子比例为1:9至9:1。
可选的，所述牺牲层的材料为锗化硅时，所述选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、H2和HCl，其中，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，硅源气体流量为1sccm至1000sccm，锗源气体流量为1sccm至1000sccm，HCl流量为1sccm至1000sccm，H2流量为100sccm至10000sccm，反应腔室压强为0.01托至50托，腔室温度为500度至850度。
可选的，采用湿法刻蚀工艺去除所述牺牲层。
可选的，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液为氢溴酸溶液。
可选的，所述图形化的掩膜层的材料为氮化硅。
可选的，在形成所述牺牲层之后，去除所述图形化的掩膜层。
可选的，采用湿法刻蚀工艺去除所述图形化的掩膜层。
可选的，所述湿法刻蚀工艺的刻蚀液体为磷酸溶液。
可选的，采用干法刻蚀工艺形成所述沟槽。
可选的，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：刻蚀气体包括SF6、CF4和CHF3，其中，SF6流量为10sccm至50sccm，CF4流量为50sccm至200sccm，CHF3流量为10sccm至100sccm，刻蚀腔室偏压为0V至300V，刻蚀腔室压强为10毫托至150毫托。
可选的，所述金属层的材料为钨、铜、铝、银、铂或它们的合金。
可选的，所述基底的材料为硅、锗、锗化硅、碳化硅和砷化镓。
可选的，所述基底内形成有半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明采用了特殊的工艺形成牺牲层，具体的，采用选择性外延工艺在沟槽侧壁形成牺牲层，利用选择性外延工艺的特点，沿着沟槽暴露出的基底材料晶格方向进行的有序生长而形成牺牲层，因此形成的牺牲层与沟槽侧壁和底部紧密接触，在生长的过程中排出沟槽侧壁和底部区域的空气气泡，从而避免后续在形成金属层时所述金属层填充空气气泡所在区域，因此，本发明形成的金属层具有良好的形貌，提高了半导体器件的可靠性。
同时，本发明形成的牺牲层与沟槽底部和侧壁紧密接触，防止由于形成空气气泡后金属层填充空气气泡，因此本发明形成了具有良好形貌的空气间隙，有利于减小半导体器件的有效k值，从而改善半导体器件的RC延迟效应，提高半导体器件的运行速度。
并且，采用选择性外延工艺形成牺牲层是沿着沟槽暴露出的材料的晶格方向生长的，因此形成的牺牲层的宽度均一性好，且宽度可以根据实际工艺需要来进行确定，本发明制造半导体器件的工艺可操作性强。
进一步，本发明中牺牲层的材料为锗化硅，且牺牲层的材料中硅和锗的原子比例为1:9至9:1，牺牲层中具有一定含量的硅原子，减少了牺牲层与沟槽侧壁交界处的晶格失配，减少了位错的出现，使得形成的牺牲层具有较好的形貌，且宽度均一性好，相应的后续形成的空气间隙宽度均一性好，进一步提高形成的半导体器件的电学性能和可靠性；并且由于牺牲层中具有一定含量的锗原子，提高了刻蚀工艺对牺牲层和基底的刻蚀选择比，防止刻蚀去除牺牲层的工艺对基底造成损伤，从而进一步提高半导体器件的可靠性。
附图说明
图1为本发明一实施例提供的半导体器件制造方法的流程示意图；
图2至图9为本发明另一实施例提供的半导体器件制造过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术制造的半导体器件存在RC延迟及可靠性问题。
为解决上述问题，针对半导体器件的形成方法进行研究：随着半导体器件特征尺寸越来越小，相邻的金属层之间的距离变得越来越小，导致相邻金属层间产生的电容越来越大，该电容也成为寄生电容，该电容不仅影响半导体器件的运行速度，也对半导体器件的可靠性有严重影响。为了减轻这种问题，在形成层间介质层和金属间介质层时，以低k介电材料取代如氧化硅或其他高k介电材料，以降低相邻的金属层之间的电容。然而，当半导体器件的特征尺寸变得更小后，寄生电容的问题更加严重，业内希望可以进一步降低层间介质层和金属间介质层的介电常数。理想情况下，层间介质层和金属间介质层的介电常数可以降低至1.0，此为真空的介电常数，而空气的介电常数为1.001，几乎接近真空的介电常数，因此，在半导体器件的金属层之间形成空气间隙（air gap），能够有效的降低半导体器件内的寄生电容，降低RC延迟效应，提高半导体器件运行速度，提高半导体器件的可靠性。
具有空气间隙的半导体器件的形成方法包括以下步骤，请参考图1：步骤S1、提供基底，所述基底内形成有半导体器件；步骤S2、刻蚀所述基底，在所述基底内形成环形沟槽（annular trench）；步骤S3、形成填充满所述环形沟槽的环形聚合物（Polymer）层；步骤S4、刻蚀所述环形聚合物层包围的基底形成通孔；步骤S5、形成填充满所述通孔的金属层；步骤S6、去除所述聚合物层，形成空气间隙（air gap）。
由于旋涂法（spin-coating）具有易于操作、多个可控变量、良好的可重复性等优点，因此通常采用旋涂法形成所述聚合物层。然而，上述方法形成的半导体器件的RC延迟效应仍然较为严重，半导体器件的运行速度较慢，且半导体器件的可靠性降低。
针对半导体器件的形成方法进行进一步研究发现，导致半导体器件RC延迟效应的原因在于：
采用旋涂法在环形沟槽内形成聚合物层时，在环形沟槽底部的空气未能全部排出，导致形成聚合物层后，聚合物层未能完全填充满所述环形沟槽，在环形沟槽底部具有空气气泡（air bubble）；特别的，当形成的通孔较深时，环形沟槽的深度随之加深，环形沟槽底部具有更多的空气气泡；后续在去除聚合物层包围的基底形成通孔时，通孔与空气气泡所在的区域相连接，导致形成填充满通孔的金属层时，所述金属层还填充了空气气泡所在的位置，导致形成的空气间隙性能变差，增加了半导体器件的有效k值（金属的k值大于空气的k值），且金属层内出现空洞（void），金属层的形貌变差，半导体器件在不期望区域导通，严重影响了半导体器件的可靠性和RC延迟效应。
为此，本发明提供一种半导体器件的制造方法，采用选择性外延工艺在沟槽侧壁形成牺牲层，且刻蚀工艺对牺牲层的刻蚀速率大于对基底的刻蚀速率；形成填充满沟槽的金属层；去除所述牺牲层形成空气间隙。本发明形成具有良好形貌的空气间隙，避免空气气泡的出现，从而防止在不期望区域形成金属层，改善形成的金属层的形貌，降低半导体器件的RC延迟效应，提高半导体器件的可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
请参考图2，提供载体100和基底102，所述载体100和基底102通过隔离层101相隔。
所述基底102为后续工艺提供工作平台，所述基底102内可以形成有器件。
所述基底102的材料为硅、锗、锗化硅、碳化硅或砷化镓；所述基底102也可以为绝缘体上的硅或绝缘体上的锗；所述基底102内还可以形成有半导体器件，例如，PMOS晶体管、NMOS晶体管、FinFET、二极管、电容和电感等；所述基底102上还可以形成有一层或多层层间介质层。
本实施例中，所述基底102的材料为锗化硅。
所述载体100为基底102提供机械强度和支持，以便进行后续的工艺。
所述载体100可以为玻璃、蓝宝石或半导体材料，所述半导体材料为硅、锗、锗化硅或砷化镓本。本实施例中，所述载体100为玻璃。
所述隔离层101隔离基底102与载体100，且所述隔离层101还作为后续刻蚀工艺的刻蚀停止层。
所述隔离层101的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层101的材料为氧化硅。
请参考图3，在所述基底102表面形成图形化的掩膜层103，所述图形化的掩膜层103内具有开口104。
本实施例中，所述图形化的掩膜层103的材料为氮化硅。
作为一个实施例，所述掩膜层103的形成步骤包括：在所述基底100表面形成初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层，所述光刻胶层具有对应后续形成开口104的图形；以所述光刻胶层为掩膜，刻蚀所述初始掩膜层，形成具有开口104的掩膜层103。
本发明其他实施例中，掩膜层可以为光刻胶层或光刻胶层和抗反射涂层的叠层结构。
需要说明的是，在本发明实施例中，所述图形化的掩膜层103还可以起到保护基底102表面的作用，避免在后续进行选择性外延工艺时，基底102表面暴露在选择性外延腔室中，从而防止在基底102表面进行选择性外延。
请参考图4，以所述图形化的掩膜层103为掩膜，沿所述开口104（请参考图3）刻蚀基底102，在所述基底102内形成沟槽105。
本实施例中，沿所述开口104刻蚀基底102，直至暴露出隔离层101表面，在基底102内形成沟槽105。
所述沟槽105用于后续形成空气间隙和金属层，沟槽105的宽度可以根据实际工艺需要而确定，也就是说，图形化的掩膜层103内的开口104的宽度可以根据实际工艺需要而确定。
采用干法刻蚀工艺形成所述沟槽105。作为一个实施例，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：刻蚀气体包括SF6、CF4和CHF3，其中，SF6流量为10sccm至50sccm，CF4流量为50sccm至200sccm，CHF3流量为10sccm至100sccm，刻蚀腔室偏压为0V至300V，刻蚀腔室压强为10毫托至150毫托。
还需要说明的是，本实施例是以刻蚀基底102至暴露出隔离层101，形成沟槽105来做示范性说明的，在本发明其他实施例中，形成的沟槽底部的位置可以根据实际工艺需要来确定，不应过分限制形成的沟槽的位置，例如，在其他实施例中，可以刻蚀去除部分厚度的基底形成沟槽，沟槽底部仍为与基底内；在另一实施例中，也可以刻蚀基底和隔离层形成沟槽，沟槽底部暴露出载体表面。
请参考图5，采用选择性外延工艺形成覆盖所述沟槽105侧壁的牺牲层106，且刻蚀工艺对所述牺牲层106的刻蚀速率大于对基底102的刻蚀速率。
所述牺牲层106的作用为：后续在去除形成的牺牲层106后形成的空隙为空气间隙。
采用选择性外延工艺形成所述牺牲层106的好处在于：
采用选择性外延工艺形成所述牺牲层106，牺牲层106与沟槽105侧壁紧密接触，且由于选择性外延工艺的特性，牺牲层106沿着硅晶格的方向生长，形成的牺牲层106均匀性和方向性好，牺牲层106的宽度均一性强，并且易于控制牺牲层106的宽度；在进行选择性外延工艺时，由于牺牲层106沿着沟槽105侧壁暴露出的硅晶格的方向生长，因此在牺牲层106与沟槽105侧壁紧密接触，避免在牺牲层106所在区域出现空气气泡，利于后续形成具有良好形貌的空气间隙，防止后续形成金属层时金属层填充空气气泡所在的区域，进而提高半导体器件的可靠性；且避免金属层进入空气气泡区域而造成的半导体器件有效k值增加的问题，降低半导体器件的有效k值，降低半导体器件的RC延迟效应，提高半导体器件的运行速度。
所述沟槽105侧壁暴露出的材料为硅，采用选择性外延工艺在沿硅晶格延伸方向生长的牺牲层106的材料为锗、碳化硅或锗化硅。
本实施例中，所述牺牲层106的材料为锗化硅。采用锗化硅作为牺牲层106的材料的好处在于：首先，采用选择性外延工艺，沿着硅晶格生长锗化硅的工艺较简单；其次，锗原子的晶格常数大于硅原子的晶格常数，采用锗化硅作为牺牲层106的材料，牺牲层106中的硅原子可以适当减小牺牲层106材料的晶格常数，防止牺牲层106和沟槽105侧壁交界处产生晶格失配，减少位错的出现；再次，牺牲层106的材料为锗化硅时，后续刻蚀去除牺牲层106时的刻蚀工艺，对牺牲层106的刻蚀速率大，而对基底102的刻蚀速率小。
考虑到锗原子的晶格常数大于硅原子的晶格常数，若牺牲层106中锗原子含量过高，则牺牲层106和沟槽105侧壁交界处会发生严重的晶格失配，导致牺牲层106和沟槽105侧壁交界处发生严重位错，影响形成的牺牲层106的形状，从而影响后续形成的空气间隙的形状；若牺牲层106中锗原子含量过低，则后续的刻蚀工艺对牺牲层106和基底102的刻蚀选择比低，后续难以做到只去除牺牲层106而不破坏基底102。因此，本实施例中，牺牲层106的材料为锗化硅时，所述牺牲层106的材料中硅和锗的原子比例为1:9至9:1。
本实施例中，所述牺牲层106的材料为锗化硅，所述选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、H2和HCl，其中，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，硅源气体流量为1sccm至1000sccm，锗源气体流量为1sccm至1000sccm，HCl流量为1sccm至1000sccm，H2流量为100sccm至10000sccm，反应腔室压强为0.01托至50托，腔室温度为500度至850度。
所述牺牲层106的宽度决定了后续形成的空气间隙的宽度，牺牲层106的宽度可以根据实际工艺需求来确定。
需要说明的是，在进行选择性外延形成牺牲层106的过程中，保留掩膜层103。所述掩膜层103的作用为：由于掩膜层103材料为氮化硅，选择性外延工艺对掩膜层103具有较强选择性，在基底102表面保留掩膜层103，从而防止在基底102表面形成了牺牲层106的材料，从而防止半导体器件形成工艺失效。
请参考图6，去除所述图形化的掩膜层103（请参考图5）。
本实施例中，所述图形化的掩膜层103的材料为氮化硅，采用湿法刻蚀工艺去除所述图形化的掩膜层。
作为一个实施例，所述湿法刻蚀工艺的刻蚀液体为磷酸溶液，其中，溶液温度为120度至200度，磷酸质量百分比为65%至85%。
请参考图7，形成填充满所述沟槽105（请参考图6）的金属层107。
所述金属层107的材料为钨、铜、铝、银、铂或它们的合金。采用电化学镀膜或原子层沉积工艺形成所述金属层107。
本实施例中，所述金属层107的材料为铜，采用电化学镀膜工艺形成所述金属层107，形成填充满通孔109的金属层107，且所述金属层107还位于基底102的表面。
需要说明的是，本实施例中，采用选择性外延工艺在沟槽105侧壁形成牺牲层106的均匀性和致密性好，且选择性外延工艺是沿硅晶格延伸方向进行生长而形成牺牲层106的，牺牲层106与沟槽105侧壁和隔离层101表面接触紧密，也就是说，牺牲层106与沟槽105侧壁交界处、牺牲层106与隔离层101表面交界处不存在空气气泡；在形成金属层107时，金属层107仅在期望区域形成，使得形成的金属层107具有良好的形貌，提高半导体器件的导通性能，避免在不期望区域发生电连接，提高半导体器件的可靠性，降低RC延迟效应，提高半导体器件的运行速度。
而现有技术中，采用旋涂法形成牺牲层，牺牲层未能完全到达沟槽底部，使得牺牲层与沟槽底部界面处具有空气气泡；而在形成金属层时，所述金属层会填充上述空气气泡，导致在不期望区域形成金属层，影响形成的金属层的形貌，从而影响半导体器件的导电性能，并且在不期望区域形成了金属层，可能导致半导体器件在不期望区域发生电连接，严重影响半导体器件的电学性能；并且金属层填充空气气泡后，原本应该为空气间隙的区域形成了金属层，而金属的k值大于空气的k值，从而增加半导体器件的有效k值，加剧半导体器件的RC延迟问题。
请参考图8，去除高于基底102表面的金属层107，使得金属层107表面、牺牲层106表面以及基底102表面齐平。
作为一个实施例，采用CMP（化学机械抛光）工艺去除高于基底102表面的金属层107，使得剩余的金属层107顶部与基底102顶部齐平。
请参考图9，在形成所述金属层107后，去除所述牺牲层106（请参考图8），形成空气间隙108。
采用湿法刻蚀工艺去除所述牺牲层106。本实施例中，要求湿法刻蚀工艺对牺牲层106的刻蚀速率大，而对基底102的刻蚀速率小，从而避免去除牺牲层106的工艺对基底102造成不必要的损伤。
作为一个实施例，所述牺牲层106的材料为锗化硅，湿法刻蚀工艺的刻蚀液体为氢氟酸（HF）溶液或氢溴酸（HBr）溶液；当刻蚀液体为氢氟酸溶液时，氢氟酸和去离子水的体积比为1:300至1:700。
去除牺牲层106后，牺牲层106所在的区域为空气间隙108。由于空气的相对介电常数为1.001，接近于真空，因此形成空气间隙108有利于降低半导体器件的有效k值，减小半导体器件的RC延迟效应，提高半导体器件的运行速度。
所述空气间隙108的宽度等于所述牺牲层106的宽度，并且本实施例中，牺牲层106与沟槽105侧壁和底部接触紧密、致密性好，且采用选择性外延工艺形成的牺牲层106的宽度均匀，因此，去除牺牲层106后形成的空气间隙108具有良好的形貌，空气间隙108具有均匀的宽度，使得与空气间隙108相邻的金属层107具有良好的形貌，进而提高半导体器件的电学性能和可靠性。
综上，本发明提供的技术方案具有以下优点：
首先，采用选择性外延工艺在沟槽侧壁形成牺牲层，利用选择性外延工艺的特点，沿着沟槽暴露出的基底材料晶格方向进行的有序生长而形成牺牲层，因此形成的牺牲层与沟槽侧壁和底部紧密接触，在生长的过程中排出沟槽侧壁和底部区域的空气气泡，从而避免后续在形成金属层时所述金属层填充空气气泡所在区域，因此，本发明形成的金属层具有良好的形貌，防止了在不期望区域形成金属层，提高了半导体器件的可靠性。
其次，本发明形成的牺牲层与沟槽底部和侧壁紧密接触，防止由于形成空气气泡后金属层填充空气气泡，因此本发明形成了具有良好形貌的空气间隙，有利于减小半导体器件的有效k值，从而改善半导体器件的RC延迟效应，提高半导体器件的运行速度。
再次，采用选择性外延工艺形成牺牲层是沿着沟槽暴露出的材料的晶格方向生长的，因此形成的牺牲层的宽度均一性好，且宽度可以根据实际工艺需要来进行确定，本发明制造半导体器件的工艺可操作性强。
最后，本发明中牺牲层的材料为锗化硅，且牺牲层的材料中硅和锗的原子比例为1:9至9:1，牺牲层中具有一定含量的硅原子，减少了牺牲层与沟槽侧壁交界处的晶格失配，减少了位错的出现，使得形成的牺牲层具有较好的形貌，且宽度均一性好，相应的后续形成的空气间隙宽度均一性好，进一步提高形成的半导体器件的电学性能和可靠性；并且由于牺牲层中具有一定含量的锗原子，提高了刻蚀工艺对牺牲层和基底的刻蚀选择比，防止刻蚀去除牺牲层的工艺对基底造成损伤，从而进一步提高半导体器件的可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体器件的制造方法，其特征在于，包括：
提供基底；
在所述基底表面形成图形化的掩膜层，所述图形化的掩膜层具有开口；
以所述图形化的掩膜层为掩膜，沿所述开口刻蚀基底，在所述基底内形成沟槽；
采用选择性外延工艺形成覆盖所述沟槽侧壁的牺牲层，且后续去除所述牺牲层的刻蚀工艺对所述牺牲层的刻蚀速率大于对基底的刻蚀速率；
去除所述图形化的掩膜层；
填充所述沟槽形成与牺牲层表面齐平的金属层；
在形成所述金属层后，去除所述牺牲层形成空气间隙。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述牺牲层的材料为锗、锗化硅或碳化硅。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述牺牲层的材料为锗化硅时，牺牲层的材料中硅和锗的原子比例为1:9至9:1。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述牺牲层的材料为锗化硅时，所述选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、H2和HCl，其中，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，硅源气体流量为1sccm至1000sccm，锗源气体流量为1sccm至1000sccm，HCl流量为1sccm至1000sccm，H2流量为100sccm至10000sccm，反应腔室压强为0.01托至50托，腔室温度为500度至850度。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，采用湿法刻蚀工艺去除所述牺牲层。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液或氢溴酸溶液。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述图形化的掩膜层的材料为氮化硅。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述牺牲层之后，去除所述图形化的掩膜层。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，采用湿法刻蚀工艺去除所述图形化的掩膜层。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述湿法刻蚀工艺的刻蚀液体为磷酸溶液。
11.根据权利要求1所述的半导体器件的制造方法，其特征在于，采用干法刻蚀工艺形成所述沟槽。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：刻蚀气体包括SF6、CF4和CHF3，其中，SF6流量为10sccm至50sccm，CF4流量为50sccm至200sccm，CHF3流量为10sccm至100sccm，刻蚀腔室偏压为0V至300V，刻蚀腔室压强为10毫托至150毫托。
13.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述金属层的材料为钨、铜、铝、银、铂或它们的合金。
14.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述基底的材料为硅、锗、锗化硅、碳化硅或砷化镓。
15.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述基底内形成有半导体器件。
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