CN102054746B - 硅通孔互连结构形成方法 - Google Patents

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Abstract

一种硅通孔互连结构形成方法，包括：提供衬底；在所述衬底表面形成硬掩膜层；在所述硬掩膜层表面形成光刻胶图形；以所述光刻胶图形为掩膜，刻蚀所述硬掩膜层直至暴露出衬底；以刻蚀后的硬掩膜层为掩膜，采用第一刻蚀设备刻蚀第一厚度的所述衬底；以刻蚀后的硬掩膜层为掩膜，采用第二刻蚀设备刻蚀第二厚度的所述衬底，形成通孔；所述第一刻蚀设备与第二刻蚀设备在衬底边缘区域与衬底中心区域的均一性为互补关系。

Description

硅通孔互连结构形成方法
技术领域
本发明涉及半导体制造领域，特别涉及硅通孔互连结构形成方法。
背景技术
在过去的四十年中，微电子芯片的研究、开发和生产一直沿着摩尔定律所预测来进行；直至2008年，英特尔等公司在内存芯片的大规模生产中已经开始使用45纳米至50纳米线宽的加工技术。
按照摩尔定律的预测，最晚到2012年，为了进一步提高芯片的集成度，就需要用到32纳米甚至22纳米线宽的加工技术。但是，32纳米或者22纳米的加工技术不仅遇到光刻设备和工艺技术的局限性，而且单元稳定性、信号延迟、CMOS电路可行性等都是悬而未决的难题。
为此，超越摩尔定律的概念于近年为提了出来。目前，超越摩尔定律的各种技术可以分为两大类：一是基于基板的集成技术，一是基于芯片/晶圆的三维集成技术。而基于芯片/晶圆的三维集成技术又可以分为基于金线键合的芯片堆叠(Die Stacking)、封装堆叠(Package Stacking)和基于硅通孔(TSV，Through-Silicon-Via)的三维堆叠。而基于硅通孔(TSV，Through-Silicon-Via)的三维堆叠正成为超越摩尔定律的最主要方法。
现有的硅通孔互连结构的形成方法可以参考公开号为CN101483150A的中国专利，具体参考图1所示，包括如下步骤：
步骤S101，参考图2，在晶圆100的表面刻蚀通孔101；
步骤S102，参考图3，在通孔101表面和底部形成绝缘层102；
步骤S103，参考图4，采用导电物质103填充所述通孔101；
步骤S104，参考图5，从晶圆100的背面减薄晶圆100，直至暴露出导电物质103。
采用上述的硅通孔互连结构的形成工艺刻蚀所述通孔的工艺通常采用等离子体刻蚀工艺，由于现有刻蚀工艺的均一性的局限性，参考图6，在晶圆100的中心位置I、晶圆100的边缘位置II刻蚀的速度是不一致的，使得同一刻蚀工艺形成的通孔101在晶圆100的中心位置I和晶圆100的边缘位置II深度不同，使得步骤S104中减薄晶圆时，参考图7，深度比较浅的通孔无法暴露出导电物质，导致硅通孔互连结构失效。
发明内容
本发明解决的技术问题是形成的硅通孔深度不同导致硅通孔互连结构失效问题。
为解决上述问题，本发明提供了一种硅通孔互连结构形成方法，包括：提供衬底；在所述衬底表面形成硬掩膜层；在所述硬掩膜层表面形成光刻胶图形；以所述光刻胶图形为掩膜，刻蚀所述硬掩膜层直至暴露出衬底；以刻蚀后的硬掩膜层为掩膜，采用第一刻蚀设备刻蚀第一厚度的所述衬底；以刻蚀后的硬掩膜层为掩膜，采用第二刻蚀设备刻蚀第二厚度的所述衬底，形成通孔；所述第一刻蚀设备与第二刻蚀设备在衬底边缘区域与衬底中心区域的均一性为互补关系。
可选的，所述衬底材料为单晶、多晶或非晶结构的硅或硅锗衬底。
可选的，所述第一刻蚀设备为等离子体刻蚀设备。
可选的，所述第二刻蚀设备为等离子体刻蚀设备。
可选的，所述第一厚度为需要形成的通孔的深度的1/4至3/4。
可选的，所述第一刻蚀设备刻蚀部分厚度的所述衬底的具体参数为：第一刻蚀设备刻蚀腔室压力为100毫托至150毫托，刻蚀功率为1200瓦，刻蚀频率为15G赫兹，CHF5流量为每分钟40标准立方厘米至每分钟60标准立方厘米，CF4流量为每分钟50标准立方厘米至每分钟80标准立方厘米，氩气流量为每分钟140标准立方厘米至每分钟180标准立方厘米。
可选的，所述第二刻蚀设备刻蚀第二厚度的所述衬底的具体参数为：第二刻蚀设备刻蚀腔室压力为180毫托至250毫托，刻蚀功率为1000瓦，刻蚀偏压为1000伏特，NF3流量为每分钟20标准立方厘米至每分钟30标准立方厘米，HBr流量为每分钟200标准立方厘米至每分钟250标准立方厘米，氧气流量为每分钟140标准立方厘米至每分钟180标准立方厘米。
与现有技术相比，本发明具有以下优点：本发明通过采用在衬底边缘区域与衬底中心区域的均一性为互补关系的所述第一刻蚀设备与第二刻蚀设备，且经过大量实验获得的适用刻蚀参数，采用第一刻蚀设备刻蚀衬底，直至去除1/4至3/4通孔深度的衬底，采用第二刻蚀设备刻蚀剩余的厚度，形成在衬底的中心位置与在衬底的边缘位置深度一致的通孔，避免后续减薄工艺无法暴露出均一性差的深度比较浅的通孔的导电物质，导致硅通孔互连结构失效。
附图说明
图1是现有的硅通孔互连结构的形成方法的流程图；
图2至图5是现有的硅通孔互连结构的形成方法的过程图；
图6是现有的硅通孔互连结构的形成方法形成均一性差的通孔的示意图；
图7是现有工艺形成的硅通孔在后续工艺中失效的示意图；
图8是本发明提供的硅通孔互连结构形成方法的一实施例的流程示意图；
图9至图14为本发明提供的硅通孔互连结构形成方法的一实施例的过程示意图。
具体实施方式
由背景技术可知，现有的硅通孔互连结构形成方法中，晶圆的通孔通常采用等离子体刻蚀工艺，由于现有刻蚀工艺的均一性的局限性，在晶圆的中心位置、晶圆的边缘位置刻蚀的速度是不一致的，使得同一刻蚀工艺形成的通孔在晶圆的中心位置和晶圆的边缘位置深度不同，使得后续步骤中减薄晶圆时，通孔深度比较浅的通孔导电物质无法暴露，导致硅通孔互连结构失效。
为此，本发明的发明人经过大量的劳动，提出一种优化的硅通孔互连结构形成方法，包括：
提供衬底；
在所述衬底表面形成硬掩膜层；
在所述硬掩膜层表面形成光刻胶图形；
以所述光刻胶图形为掩膜，刻蚀所述硬掩膜层直至暴露出衬底；
以刻蚀后的硬掩膜层为掩膜，采用第一刻蚀设备刻蚀第一厚度的所述衬底；
以刻蚀后的硬掩膜层为掩膜，采用第二刻蚀设备刻蚀第二厚度的所述衬底，形成通孔；所述第一刻蚀设备与第二刻蚀设备在衬底边缘区域与衬底中心区域的均一性为互补关系。
可选的，所述衬底材料为单晶、多晶或非晶结构的硅或硅锗衬底。
可选的，所述第一刻蚀设备为等离子体刻蚀设备。
可选的，所述第二刻蚀设备为等离子体刻蚀设备。
可选的，所述第一厚度为需要形成的通孔的深度的1/4至3/4。
可选的，所述第一刻蚀设备刻蚀部分厚度的所述衬底的具体参数为：第一刻蚀设备刻蚀腔室压力为100毫托至150毫托，刻蚀功率为1200瓦，刻蚀频率为15G赫兹，CHF5流量为每分钟40标准立方厘米至每分钟60标准立方厘米，CF4流量为每分钟50标准立方厘米至每分钟80标准立方厘米，氩气流量为每分钟140标准立方厘米至每分钟180标准立方厘米。
可选的，所述第二刻蚀设备刻蚀第二厚度的所述衬底的具体参数为：第二刻蚀设备刻蚀腔室压力为180毫托至250毫托，刻蚀功率为1000瓦，刻蚀偏压为1000伏特，NF3流量为每分钟20标准立方厘米至每分钟30标准立方厘米，HBr流量为每分钟200标准立方厘米至每分钟250标准立方厘米，氧气流量为每分钟140标准立方厘米至每分钟180标准立方厘米。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图8是本发明提供的硅通孔互连结构形成方法的一实施例的流程示意图，图9至图14为本发明提供的硅通孔互连结构形成方法的一实施例的示意图。下面结合图8至图14对本发明的硅通孔互连结构形成方法进行说明。
步骤S201，提供衬底。
参考图9，提供衬底200，具体的，衬底200可以是单晶、多晶或非晶结构的硅或硅锗(SiGe)，或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓；衬底200还可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。虽然在此描述了可以形成衬底200的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。
步骤S202，在所述衬底200表面形成硬掩膜层。
参考图10，所述硬掩膜层210材料选自氮化硅、碳化硅或者氮碳化硅。
所述硬掩膜层210作为后续刻蚀衬底200的硬掩膜，能够提高刻蚀衬底200工艺的质量，使得刻蚀形成的通孔形貌符合工艺要求。
所述硬掩膜层210的形成方法可以为任何常规真空镀膜技术，例如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等等，在这里不做赘述。
步骤S203，在所述硬掩膜层210表面形成光刻胶图形。
参考图11，在所述硬掩膜层210表面旋涂光刻胶，接着通过曝光将掩膜版上的与通孔相对应的图形转移到光刻胶上，然后利用显影液将相应部位的光刻胶去除，以形成光刻胶图形220。
步骤S204，以所述光刻胶图形220为掩膜刻蚀所述硬掩膜层210，直至暴露出衬底200。
参考图12，所述刻蚀工艺可以为公知的等离子体刻蚀，具体工艺参数为：刻蚀设备腔体压力为30毫托至60毫托，频率为13.6M的射频功率为500瓦至1000瓦，频率为2M的射频功率为200瓦至400瓦，CF4流量为每分钟80标准立方厘米至每分钟120标准立方厘米，CHF3流量为每分钟50标准立方厘米至每分钟80标准立方厘米，以上述刻蚀工艺参数，以所述光刻胶图形220为掩膜刻蚀所述硬掩膜层210，直至暴露出衬底200。
需要特别指出的是，在刻蚀工艺中，所述光刻胶图形会在刻蚀硬掩膜210的过程中被消耗完，在其他的实施例中，所述光刻胶图形会残留在硬掩膜210表面，现有的工艺会采用化学试剂去除或者灰化法去除。
现有工艺会在刻蚀所述硬掩膜层210，暴露出衬底200步骤后，采用等离子体刻蚀工艺刻蚀衬底200形成通孔，由背景技术可知，由于现有刻蚀工艺的均一性的局限性，在衬底的中心位置、衬底的边缘位置刻蚀的速度是不一致的，使得同一刻蚀工艺形成的通孔在衬底的中心位置和衬底的边缘位置深度不同，使得后续步骤中减薄衬底时，通孔深度比较浅的通孔导电物质无法暴露，导致硅通孔互连结构失效。
为此，本发明的发明人经过大量的实验，研究发现，不同的刻蚀设备在在衬底的中心位置、衬底的边缘位置刻蚀的速度是不一致的，这是由于不同刻蚀设备由不同的厂家生产，或者由同一厂家不同批次生产，存在一定的差异性，有的刻蚀设备在衬底的中心位置刻蚀速率高，在衬底的边缘位置刻蚀速率低，而有些刻蚀设备在衬底的中心位置刻蚀速率低，在衬底的边缘位置刻蚀速率高。
为此，本发明的发明人经过进一步的实验，提出一种改进的硅通孔互连结构形成方法，如步骤S205所述，参考图13，以刻蚀后的硬掩膜层210为掩膜，采用第一刻蚀设备刻蚀第一厚度的所述衬底200，形成第一沟槽201和第二沟槽202，所述第一沟槽201位于所述衬底200的中心位置I，所述第二沟槽202位于所述衬底200的边缘位置II，且所述第一刻蚀设备为等离子体刻蚀设备。
为了便于理解本发明，在本实施例中，所述第一刻蚀设备在衬底的中心位置I刻蚀速率高，在衬底的边缘位置II刻蚀速率低，所述第二沟槽202的深度小于所述第一沟槽201，且所述第一厚度为需要形成的通孔的深度的1/4至3/4。
采用第一刻蚀设备刻蚀部分厚度的所述衬底200的具体工艺参数为：第一刻蚀设备刻蚀腔室压力为100毫托至150毫托，刻蚀功率为1200瓦，刻蚀频率为15G赫兹，CHF5流量为每分钟40标准立方厘米至每分钟60标准立方厘米，CF4流量为每分钟50标准立方厘米至每分钟80标准立方厘米，氩气流量为每分钟140标准立方厘米至每分钟180标准立方厘米，以上是工艺条件，刻蚀部分厚度的所述衬底200。
然后，如步骤S206所述，参考图14，以刻蚀后的硬掩膜层210为掩膜，采用第二刻蚀设备刻蚀第二厚度的所述衬底200，形成通孔203，且所述第二刻蚀设备为等离子体刻蚀设备。
本发明的发明人在步骤S206中，选用与所述第一刻蚀设备在衬底边缘区域II与衬底中心区域I的均一性为互补关系的第二刻蚀设备，刻蚀形成通孔203。
为了方便理解本发明，在本实施例中，所述第二刻蚀设备在衬底的中心位置I刻蚀速率低，在衬底的边缘位置II刻蚀速率高。
采用第二刻蚀设备刻蚀所述衬底200形成通孔203的具体工艺参数为：第二刻蚀设备刻蚀腔室压力为180毫托至250毫托，刻蚀功率为1000瓦，刻蚀偏压为1000伏特，NF3流量为每分钟20标准立方厘米至每分钟30标准立方厘米，HBr流量为每分钟200标准立方厘米至每分钟250标准立方厘米，氧气流量为每分钟140标准立方厘米至每分钟180标准立方厘米，以上是工艺条件，所述衬底200形成通孔203。
在本发明的其他实施例中，也可以采用第二刻蚀设备刻蚀第一厚度的所述衬底200，形成第一沟槽201和第二沟槽202，然后采用第一刻蚀设备刻蚀所述衬底形成通孔203。
由于所述第一刻蚀设备与第二刻蚀设备在衬底边缘区域与衬底中心区域的均一性为互补关系，使得形成的通孔203在衬底的中心位置I与在衬底的边缘位置II深度一致。
实验数据表明采用本发明形成的通孔在衬底边缘区域与衬底中心区域偏差为10％至20％，在另一实施例中，采用本发明形成80微米深度的通孔，位于衬底边缘区域的通孔和位于衬底中心位置的通孔深度差约为5微米。
本发明通过采用在衬底边缘区域与衬底中心区域的均一性为互补关系的所述第一刻蚀设备与第二刻蚀设备，且经过大量实验获得的适用刻蚀参数，采用第一刻蚀设备刻蚀衬底，直至去除1/4至3/4通孔深度的衬底，采用第二刻蚀设备刻蚀剩余的厚度，形成在衬底的中心位置与在衬底的边缘位置深度一致的通孔，避免后续减薄工艺无法暴露出均一性差的深度比较浅的通孔的导电物质，导致硅通孔互连结构失效。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种硅通孔互连结构形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成硬掩膜层；
在所述硬掩膜层表面形成光刻胶图形；
以所述光刻胶图形为掩膜，刻蚀所述硬掩膜层直至暴露出衬底；
以刻蚀后的硬掩膜层为掩膜，采用第一刻蚀设备刻蚀第一厚度的所述衬底；
以刻蚀后的硬掩膜层为掩膜，采用第二刻蚀设备刻蚀第二厚度的所述衬底，形成通孔；所述第一刻蚀设备与第二刻蚀设备在衬底边缘区域与衬底中心区域的刻蚀速率的均一性为互补关系。
2.如权利要求1所述的硅通孔互连结构形成方法，其特征在于，所述衬底材料为单晶、多晶或非晶结构的硅或硅锗衬底。
3.如权利要求1所述的硅通孔互连结构形成方法，其特征在于，所述第一刻蚀设备为等离子体刻蚀设备。
4.如权利要求1所述的硅通孔互连结构形成方法，其特征在于，所述第二刻蚀设备为等离子体刻蚀设备。
5.如权利要求1所述的硅通孔互连结构形成方法，其特征在于，所述第一厚度为需要形成的通孔的深度的1/4至3/4。
6.如权利要求1所述的硅通孔互连结构形成方法，其特征在于，所述第一刻蚀设备刻蚀部分厚度的所述衬底的具体参数为：第一刻蚀设备刻蚀腔室压力为100毫托至150毫托，刻蚀功率为1200瓦，刻蚀频率为15G赫兹，CHF5流量为每分钟40标准立方厘米至每分钟60标准立方厘米，CF4流量为每分钟50标准立方厘米至每分钟80标准立方厘米，氩气流量为每分钟140标准立方厘米至每分钟180标准立方厘米。
7.如权利要求1所述的硅通孔互连结构形成方法，其特征在于，所述第二刻蚀设备刻蚀第二厚度的所述衬底的具体参数为：第二刻蚀设备刻蚀腔室压力为180毫托至250毫托，刻蚀功率为1000瓦，刻蚀偏压为1000伏特，NF3流量为每分钟20标准立方厘米至每分钟30标准立方厘米，HBr流量为每分钟200标准立方厘米至每分钟250标准立方厘米，氧气流量为每分钟140标准立方厘米至每分钟180标准立方厘米。
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* Cited by examiner, † Cited by third party
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CN102560565B (zh) * 2012-02-07 2014-09-10 中国科学院光电技术研究所 一种基于soi和电铸技术的金属纳米线阵及其制备方法
CN103515301B (zh) * 2012-06-29 2016-02-03 中芯国际集成电路制造(上海)有限公司 沟槽的形成方法
CN103794488B (zh) * 2012-11-02 2018-01-09 北京北方华创微电子装备有限公司 一种衬底的刻蚀方法
CN109782477A (zh) * 2019-03-15 2019-05-21 京东方科技集团股份有限公司 一种显示基板的制备方法及显示基板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483149A (zh) * 2009-02-13 2009-07-15 华中科技大学 一种硅通孔互连结构的制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483149A (zh) * 2009-02-13 2009-07-15 华中科技大学 一种硅通孔互连结构的制备方法

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