KR20030095446A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 셀 영역과 스크라이브 레인 영역으로 구분되는 반도체 기판상에 배선층과 배리어층을 순차로 형성하는 단계; 상기 스크라이브 레인 영역의 배리어층을 상대적으로 두껍게 유지하기 위하여 상기 셀 영역의 배리어층을 상기 배선층이 노출되지 않도록 선택적으로 제거하여 단차진 형태의 배리어 패턴을 형성하는 단계; 및 상기 배리어 패턴상에 절연막을 증착한 후 다마신 패턴과 스크라이브 레인을 형성하는 단계를 포함하며, 다마신 패턴 형성시 발생하는 구리 파티클과 같은 불순물 입자의 발생이 현저히 감소하게 되고, 안정적인 공정 재현성 유지를 통하여 소자의 개발 및 생산 수율이 향상되는 효과가 있는 것이다.

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 비아 에칭 공정시 발생하는 불순물을 감소시켜 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.

최근 반도체 소자가 집적화되고 공정 기술력이 향상되면서 소자의 동작속도나 저항, 금속간의 기생용량 등의 특성을 개선시키기 위한 일환으로 기존의 알루미늄(Al) 배선 대신에 구리(Cu) 배선 공정이 제안되었다.

하지만, 구리 배선 공정의 경우 구리(Cu)의 식각 특성이 매우 열악하다는 문제가 있다. 따라서, 기존의 공정 방식 대신 미합중국특허 제5,635,423호에 개시된 것과 같이 비아 에칭(Via Etching)과 트렌치 에칭(Trench Etching)으로 비아와 트렌치를 형성하고 이를 구리로써 매립하는 다마신 패턴(Damascene Pattern)이 구리 배선에 적합한 공정으로 알려져 있다.

그러나, 종래 기술에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.

종래 기술에 있어서는, 비아 에칭(Via Etching)시 구리 배리어층(Cu Barrier Layer)으로서 SiN 또는 SiC막이 사용된다. 그런데, 이러한 SiN 또는 SiC막의 낮은 선택비로 인하여 비아 에칭시 원하지 않는 구리 파티클(Cu Particle)이 발생하게 된다.

특히, 스크라이브 레인(Scribe Lane) 등이 존재하는 큰 패턴의 경우에는 식각 속도(Etching Rate)가 상대적으로 빠르기 때문에 원하는 선택비를 가질 수가 없게 된다. 따라서, 원하지 않는 구리 파티클의 존재가 지속적인 이슈(issue)가 되면서 동시에 소자의 생산 수율이 저하되는 문제점이 있다.

이에, 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 배선층상에 단차진 배리어 패턴을 형성시킴으로써 다마신 패턴 형성시 발생하는 불순물 입자를 현저히 감소시킬 수 있는 반도체 소자의 다마신 패턴 형성방법을 제공함에 있다.

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

100; 반도체 기판110; 배선층

120; 배리어층125; 배리어 패턴

130; 감광막 패턴140; 절연막

160; 다마신 패턴170; 스크라이브 레인

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 셀 영역과 스크라이브 레인 영역으로 구분되는 반도체 기판상에 배선층과 배리어층을 순차로 형성하는 단계; 상기 스크라이브 레인 영역의 배리어층을 상대적으로 두껍게 유지하기 위하여 상기 셀 영역의 배리어층을 상기 배선층이 노출되지 않도록 선택적으로 제거하여 단차진 형태의 배리어 패턴을 형성하는 단계; 및 상기 배리어 패턴상에 절연막을 증착한 후 다마신 패턴과 스크라이브 레인을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 배선층은 구리로 형성되고, 상기 배리어층은 SiN 또는 SiC와 같은 실리콘 계열 물질을 증착하여 약 5,000Å 두께로 형성되는 것을 특징으로 한다.

상기 단차진 배리어 패턴을 형성하는 단계는, 상기 스크라이브 레인 영역의 배리어층 상부에만 감광막을 형성한 후 상기 감광막을 마스크로 하는 식각 공정으로 상기 셀 영역의 배리어층 일부를 선택적으로 제거하는 것을 특징으로 한다.

상기 단차진 배리어 패턴은 상기 배선층으로부터 약 5,000Å 두께를 가진 부분과 상기 배리어층으로부터 약 500Å~1,000Å 두께를 가진 부분으로 구성되는 것을 특징으로 한다.

상기 스크라인 레인은 상기 배선층이 노출되지 않고 상기 배리어 패턴이 선택적으로 제거되어 형성되는 것을 특징으로 한다.

본 발명에 의하면, 배선층상에 단차진 배리어 패턴이 형성되기 때문에 다마신 패턴 형성시 식각 속도가 빠른 스크라이브 레인에서는 하부의 배선층이 노출되지 않게 되어 불순물 입자 발생 가능성이 줄어들게 된다.

이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

본 발명에 따른 반도체 소자의 제조방법은, 도 1에 도시된 바와 같이, 셀 영역(A; cell area)과 스크라이브 레인 영역(B; scribe lane area)으로 구분되는 반도체 기판(100)상에 구리(Cu) 등으로 배선층(110)을 형성한다. 그런다음, 상기 배선층(110) 상부에 SiN 또는 SiC와 같은 실리콘 계열 물질을 증착하여 약 5,000Å 두께의 배리어층(120)을 형성한다.

이어서, 도 2에 도시된 바와 같이, 상기 배리어층(120)상에 감광막을 도포한다. 이후, 상기 감광막에 대하여 노광 및 현상 공정 등을 진행하여 상기 스크라이브 레인 영역(B)의 배리어층(120)상에만 감광막 패턴(130)을 형성한다.

그다음, 도 3에 도시된 바와 같이, 상기 감광막 패턴(130)을 마스크로 하는 식각 공정으로 상기 배리어층(120) 일부를 선택적으로 제거한다. 이때, 상기 스크라이브 레인 영역(B)의 배리어층(120)을 상기 셀 영역(A)의 배리어층(120)보다 상대적으로 두껍게 유지하기 위하여 상기 셀 영역(A)의 배리어층(120)을 상기 배선층(110)이 노출되지 않도록 선택적으로 제거한다.

예를 들어, 상기 스크라이브 레인 영역(B)의 배리어층(120b)은 약 5,000Å 두께를 유지하게 하고, 상기 셀 영역(A)의 배리어층(120a)은 약 500Å~1,000Å정도의 두께만 남도록 식각 공정을 진행한다. 따라서, 상기 배선층(110) 상면에 상기스크라이브 레인 영역(B)의 배리어층(120b)이 상대적으로 두꺼운 단차진 형태의 배리어 패턴(125)이 형성된다.

이어서, 도 4에 도시된 바와 같이, 상기 감광막 패턴(130)을 제거한 다음, 상기 배리어 패턴(125)상에 절연막(140)을 증착한다. 이후, 상기 절연막(140)에 대한 포토 공정과 식각 공정 등을 통해 다마신 패턴(160;damascene pattern)과 스크라이브 레인(170;scribe lane)을 형성한다.

이때, 상기 스크라이브 레인(170)이 형성되는 상기 배리어 패턴(125) 두께는 작은 크기의 다마신 패턴(160)이 형성되는 곳보다는 상대적으로 두껍다. 따라서, 다마신 패턴 형성 공정시 식각 속도(etch rate)가 빠른 스크라이브 레인(170)에서는 하부의 배선층(110)이 노출되지 않게 되어 불순물 입자 발생 가능성을 줄이게 된다.

본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 의하면 다마신 패턴 형성시 발생하는 구리 파티클과 같은 불순물 입자 발생이 현저히감소하게 되고, 안정적인 공정 재현성 유지를 통하여 소자의 개발 및 생산 수율이 향상되는 효과가 있다.

Claims (7)

1. 셀 영역과 스크라이브 레인 영역으로 구분되는 반도체 기판상에 배선층과 배리어층을 순차로 형성하는 단계;

   상기 스크라이브 레인 영역의 배리어층을 상대적으로 두껍게 유지하기 위하여 상기 셀 영역의 배리어층을 상기 배선층이 노출되지 않도록 선택적으로 제거하여 단차진 형태의 배리어 패턴을 형성하는 단계; 및

   상기 배리어 패턴상에 절연막을 증착한 후 다마신 패턴과 스크라이브 레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제1항에 있어서,

   상기 배선층은 구리로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제1항에 있어서,

   상기 배리어층은 실리콘 계열 물질을 증착하여 5,000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제3항에 있어서,

   상기 실리콘 계열 물질은 SiN 과 SiC 중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제1항에 있어서,

   상기 단차진 배리어 패턴을 형성하는 단계는, 상기 스크라이브 레인 영역의 배리어층 상부에만 감광막을 형성한 후 상기 감광막을 마스크로 하는 식각 공정으로 상기 셀 영역의 배리어층 일부를 선택적으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제5항에 있어서,

   상기 단차진 배리어 패턴은 상기 배선층으로부터 5,000Å 두께를 가진 부분과 상기 배리어층으로부터 500Å~1,000Å 두께를 가진 부분으로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제1항에 있어서,

   상기 스크라인 레인은 상기 배선층이 노출되지 않고 상기 배리어 패턴이 선택적으로 제거되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.