CN105226003B - 无深度负载效应的浅沟槽隔离结构的制备方法 - Google Patents

无深度负载效应的浅沟槽隔离结构的制备方法 Download PDF

Info

Publication number
CN105226003B
CN105226003B CN201510663074.8A CN201510663074A CN105226003B CN 105226003 B CN105226003 B CN 105226003B CN 201510663074 A CN201510663074 A CN 201510663074A CN 105226003 B CN105226003 B CN 105226003B
Authority
CN
China
Prior art keywords
groove
preparation
etching
isolation structure
load effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510663074.8A
Other languages
English (en)
Other versions
CN105226003A (zh
Inventor
崇二敏
朱轶铮
黄君
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201510663074.8A priority Critical patent/CN105226003B/zh
Publication of CN105226003A publication Critical patent/CN105226003A/zh
Application granted granted Critical
Publication of CN105226003B publication Critical patent/CN105226003B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明主要涉及一种无深度负载效应的浅沟槽隔离结构的制备方法，藉由第一、第二开口刻蚀衬底，对应分别形成位于第一区域中的带有垂直侧壁的第一沟槽和位于第二区域中的带有垂直侧壁的第二沟槽，后续再刻蚀第一、第二沟槽各自暴露出来的顶部侧壁区直至第一、第二沟槽的垂直侧壁呈现为倾斜面的侧壁形貌。

Description

无深度负载效应的浅沟槽隔离结构的制备方法
技术领域
本发明主要涉及半导体器件的制备工艺，更确切地说，涉及一种带有浅沟槽隔离结构的半导体器件及其对应的制备方法，在器件密度不同的区域实现用于预制备浅沟槽隔离结构的不同浅沟槽的深度具有一致性。
背景技术
集成电路是一种微型电子系统，它采用微图形加工技术，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在半导体晶片或介质基片上从而实现特定的功能。本发明所指的集成电路特指硅基集成电路。当前硅基集成电路工艺典型的主要包括了双极类型工艺和互补金属-氧化物-半导体工艺以及双极-互补金属-氧化物-半导体工艺，还有双极-互补金属-氧化物-半导体-双扩散MOS工艺等。利用该等工艺制作的电路要实现正确的功能，集成电路内部各个器件之间必须相互隔离，以使各个单个器件能独立地工作，从而保证整个集成电路的正常工作。常用的隔离方法有两类：其一是反偏压式的PN结隔离和沟槽式的全绝缘介质隔离，从而主要作用是防止相邻器件的电极短路和寄生双极类型器件的开启，其二是局部场氧化(LOCOS)和浅槽隔离(STI)用于防止相邻隔离岛之间寄生MOS场效应管的开启。
当前的45纳米及其以下节点的技术中，半导体器件对浅沟槽隔离技术(STI)的要求越来越高。STI工艺是通过干法刻蚀单晶硅形成沟槽，而此沟槽的深度以及侧壁角度对器件以及后续填充工艺影响非常大，如果沟槽形貌畸形，甚至容易造成填充出现空隙和器件漏电等问题。为避免填充出现空隙，一般要求沟槽侧壁倾斜以利于薄膜填充。这就要求刻蚀过程产生重聚合物的刻蚀程式来刻蚀单晶硅，而其副作用就是在图形密集和图形稀疏区造成刻蚀速率的负载，最终导致图形密集和稀疏区的刻蚀深度出现负载效应。
为了克服该问题，由本发明后续的详细说明和所附的权利要求中，在结合本发明伴随着的图式和先前技术的基础之上，本发明揭示的特征和方案将变得清晰。
发明内容
在一些实施例中，披露了一种无深度负载效应的浅沟槽隔离结构的制备方法，包括以下步骤：S1：在衬底上形成硬质掩膜层，藉由第一次光刻工艺在第一光刻胶层中形成多个第一窗口图形，进一步在衬底的第一区域之上的硬质掩膜层中刻蚀形成第一开口和在衬底的第二区域之上的硬质掩膜层中刻蚀形成第二开口；S2：藉由第一、第二开口刻蚀衬底，对应分别形成位于第一区域中的带有垂直侧壁的第一沟槽和位于第二区域中的带有垂直侧壁的第二沟槽；S3：在硬质掩膜层上覆盖抗反射涂层且该抗反射涂层的一部分还将第一、第二沟槽予以填充满，并在抗反射涂层之上形成第二光刻胶层；S4：经由第二次光刻工艺在光刻胶层上形成多个第二窗口图形，使每一个第一或第二开口均相对应地与光刻胶层中的一个第二窗口图形对准重合，并且每个第二窗口图形的尺寸均大于交叠在它下方的一个第一或第二开口的尺寸；S5：刻蚀移除抗反射涂层暴露在第二窗口图形中的部分和同步刻蚀移除抗反射涂层填充在第一、第二沟槽各自顶部的部分；S6：刻蚀硬质掩膜层暴露在第二窗口图形中的部分，扩大第一和第二开口的尺寸；S7：刻蚀第一、第二沟槽各自从第一、第二开口中暴露出来的顶部拐角区，刻蚀持续至第一、第二沟槽原本带有的垂直侧壁变成呈现为倾斜面的侧壁形貌。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中，硬质掩膜层包括底层的二氧化硅层和二氧化硅层上方的氮化硅层。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中，衬底中集成于第一区域的器件密度与集成于第二区域的器件密度不同。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中，步骤S1中还包括：步骤S1.1：先在硬质掩膜层上自下而上依次覆盖抗反射涂层和第一光刻胶层，经由第一次光刻工艺图案化第一光刻胶层，形成其中的第一窗口图形；步骤S1.2：再刻蚀移除抗反射涂层暴露于第一窗口图形中部分；步骤S1.3：之后刻蚀硬质掩膜层暴露在第一窗口图形中部分形成硬质掩膜层的第一、第二开口。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中，在步骤S1中利用含CF4、O2的刻蚀气体移除抗反射涂层暴露于第一窗口图形中部分。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中，在步骤S1中利用含CH2F2、CHF3、CF4的刻蚀气体移除硬质掩膜层暴露在第一窗口图形中部分。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中，在步骤S1中完成第一、第二开口的制备之后，利用含O2的气体灰化移除第一光刻胶层和第一光刻胶层下方的抗反射涂层。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中，在步骤S2中刻蚀形成带有垂直侧壁形貌的第一、第二沟槽所使用的刻蚀气体产生和附着于第一、第二沟槽侧壁上的聚合物的量，比在步骤S7中刻蚀形成带有倾斜侧壁形貌的第一、第二沟槽所使用的刻蚀气体产生和附着于第一、第二沟槽侧壁上的聚合物的量要少。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中，在步骤S2中，在刻蚀形成第一、第二沟槽的过程中，利用含CL2、NF3、SF6的刻蚀气体来刻蚀衬底。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中，在步骤S5中，利用含CF4、O2的刻蚀气体来刻蚀移除抗反射涂层暴露在第二窗口图形中的部分和填充在第一、第二沟槽各自顶部的部分。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中，在步骤S6中，利用含CH2F2、CHF3、CF4的刻蚀气体来刻蚀移除硬质掩膜层暴露在第二窗口图形中的部分。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中，在步骤S7中，利用含有溴化氢(HBR)和O2的刻蚀气体来刻蚀移除第一、第二沟槽各自从第一、第二开口中暴露出来的顶部拐角区。
上述的无深度负载效应的浅沟槽隔离结构的制备方法，其中在步骤S7完成之后，利用含O2的气体灰化移除第二光刻胶层和第二光刻胶层下方的抗反射涂层，及移除第一、第二沟槽各自底部残留的抗反射涂层。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
图1A显示在底部衬底上制备二氧化硅和氮化硅。
图1B显示图案化二氧化硅和氮化硅。
图1C显示在图形密度不同的区域形成了深度不同的浅沟槽。
图2A是利用具有二氧化硅和氮化硅的硬质掩膜层来刻蚀衬底。
图2B是在硬质掩膜层上覆盖BARC和在沟槽中填充BARC。
图2C是刻蚀裸露出来的BARC和沟槽顶部的BARC。
图2D是刻蚀暴露出来的硬质掩膜层。
图2E是刻蚀沟槽的侧壁直至将垂直侧壁刻蚀成倾斜侧壁。
图2F是移除光刻胶和BARC具有深度一致的沟槽。
图2G是填充绝缘材料到浅沟槽中沟槽完整的浅沟槽隔离结构。
具体实施方式
下面将结合各实施例，对本发明的技术方案进行清楚完整的阐述，但所描述的实施例仅是本发明用作叙述说明所用的实施例而非全部的实施例，基于该等实施例，本领域的技术人员在没有做出创造性劳动的前提下所获得的方案都属于本发明的保护范围。
参见图1A～1C所示，本发明提及的一种无深度负载效应的浅沟槽隔离结构的制备方法将在后文对应的内容和附图中一一阐明。在一个用于制备半导体器件的衬底100的上方形成一个硬质掩膜层，该硬质掩膜层通常是复合结构，例如包括在衬底100的上表面先沉积的底层例如一层二氧化硅101和包括在底层之上沉积的顶层如氮化硅102，该两者构成了一个硬质掩膜层(HARDMASK)。在硬质掩膜层上涂覆抗反射涂层103，例如涂覆抗反射涂层(Bottom Anti-Reflective Coating，简称BARC)，并在抗反射涂层103的上方旋涂一层第一光刻胶层104，通过第一次光刻工艺的曝光显影等必要工艺后，在第一光刻胶层104中形成数个第一窗口图形104a、104b，这也即将石英掩模板上设计好的版图复制到第一光刻胶层104中的程序。之后利用第一光刻胶层104作为掩膜，来干法刻蚀不受第一光刻胶层104保护的抗反射涂层103，主要使用含CF4、O2的刻蚀气体将抗反射涂层103暴露于第一窗口图形104a、104b中的部分刻蚀移除掉，此时硬质掩膜层的局部区域将会直接暴露于第一窗口图形104a、104b中。然后利用第一光刻胶层104作为刻蚀掩膜，从而进一步利用含CH2F2、CHF3、CF4的刻蚀气体将硬质掩膜层暴露于第一窗口图形104a、104b中的部分干法刻蚀移除掉，具体而言，第一窗口图形104a和104b下方的局部二氧化硅101和氮化硅102被刻蚀移除掉，以便能够在硬质掩膜层中刻蚀形成位于第一窗口图形104a下方的一个第一开口110a，和在硬质掩膜层中刻蚀形成位于另一个第一窗口图形104b下方的一个第二开口110b。
值得注意的是，需要强调第一开口110a形成于衬底100的一个第一区域LAY-A，而第二开口110b则形成于衬底100的一个第二区域LAY-B。其中第一开口110a用于刻蚀衬底100在它下方暴露出来的区域来形成一个浅沟槽(也即第一沟槽180a)，而第二开口110b则用于刻蚀衬底100在它下方暴露出来的区域来形成另一个浅沟槽(也即第二沟槽180b)。在传统的浅沟槽制备工艺中正如图1C所示，第一区域LAY-A的器件密度和第二区域LAY-B的器件密度不同，例如第一区域LAY-A是器件密集区而第二区域LAY-B是器件稀疏区。这里所谓的器件密度可以理解为在衬底100上某些指定区域的单位面积上打算制备出/集成的器件总数量。由于第一区域LAY-A和第二区域LAY-B的图形密集程度不同，产生了业界所言的在图形密集区和图形稀疏区造成刻蚀速率的负载，而最终导致图形密集区和图形稀疏区的浅沟槽的刻蚀深度出现负面的负载效应，深度不一。如图1C所示表示第一开口110a的开口尺寸小于第二开口110b的开口尺寸，而且我们藉由第一开口110a在第一区域LAY-A干法刻蚀衬底而撷取的第一沟槽180a的深度D1大于由第二开口110b在第二区域LAY-B干法刻蚀衬底而撷取的第二沟槽180b的深度D2。虽然这里的刻蚀工艺按照浅沟槽STI制备流程，形成了第一沟槽180a和第二沟槽180b带有预期的倾斜面侧壁的形貌，但是同时由于深度负载效应(Depth Loading)导致这两个类型的沟槽的深度D1、D2不一致的情况却是我们极力要避免发生的。在图1C所示的一个范例中，因为第一开口110a的开口尺寸小于第二开口110b的开口尺寸，所以第一沟槽180a的宽度值比第二沟槽180b的宽度值略小。
参见图2A，为了避免图1C所示的负面效应，由第一开口110a在第一区域LAY-A刻蚀衬底100而制备的第一沟槽280a具有垂直侧壁形貌，而由第二开口110b在第二区域LAY-B刻蚀衬底100所制备的第二沟槽280b也具有垂直侧壁形貌，换种说法，第一沟槽280a和第二沟槽280b各自具有的侧壁是平行平面，而且它们的侧壁与衬底100所在的平面基本垂直，这与图1C不同。为了实现垂直侧壁形貌，在本发明中主要是使用譬如含有CL2和NF3、SF6等刻蚀副产物较轻的刻蚀气体，从而形成侧壁比较垂直的浅沟槽并且密集区和稀疏区无深度负载效应。也意味着在沟槽的刻蚀过程中，这里采用的干法刻蚀气体所产生和吸附在第一沟槽280a和第二沟槽280b各自侧壁上的聚合物相对比较少，从而使得第一沟槽280a和第二沟槽280b的深度基本相同。
参见图2B所示，涂覆一层抗反射涂层(BARC)120覆盖到硬质掩膜层(也即例如二氧化硅101和氮化硅层102)之上，注意抗反射涂层120的一部分材料还侵入并填充在第一沟槽280a和第二沟槽280b的内部，从而由抗反射涂层(BARC)120使晶圆或衬底100的表面平坦化，然后涂覆第二光刻胶层114并用光罩在光刻工艺窗口范围内曝出比原STI尺寸较大的图形。具体而言，在硬质掩膜层上覆盖抗反射涂层120，还在抗反射涂层120之上旋涂来形成第二光刻胶层114，通过第二次光刻工艺的曝光显影等必要工艺后，在第二光刻胶层114中形成数个第二窗口图形114a、114b，这也即将掩模板上设计好的版图图案复制转移到第二光刻胶层114中的程序。如图2B所示，预先设计使得第一开口110a和第二光刻胶层114中的一个第二窗口图形114a在垂直方向上对准重合，但是第二窗口图形114a的尺寸大于第一开口110a的尺寸；同样要求使第二开口110b和第二光刻胶层114中的一个第二窗口图形114b在垂直方向上对准重合，但是第二窗口图形114b的尺寸大于第二开口110b的尺寸。之后利用第二光刻胶层114作为掩膜，来干法刻蚀不受第二光刻胶层114保护的抗反射涂层120，主要使用含CF4、O2的刻蚀气体将抗反射涂层120暴露于第二窗口图形114a、114b中的部分刻蚀移除掉，但是被第二光刻胶层114覆盖住的抗反射涂层120被保留，而且第一开口110a以及第二开口110b各自的底部也还保留有抗反射涂层120，但是第一开口110a以及第二开口110b各自顶部的抗反射涂层120被清除掉。此时因为第二窗口图形114a的尺寸大于第一开口110a，以及第二窗口图形114b的尺寸大于第二开口110b，所以硬质掩膜层的局部区域将会直接暴露于第二窗口图形114a、114b中。然后利用第二光刻胶层114作为刻蚀掩膜，从而进一步利用含CH2F2、CHF3、CF4的刻蚀气体，将硬质掩膜层(二氧化硅层101和氮化硅层102)暴露于第二窗口图形114a、114b中的部分来干法刻蚀移除掉，具体而言使得第二窗口图形114a和114b下方的局部二氧化硅101和氮化硅102被刻蚀移除掉。其实这里的刻蚀步骤还可以理解为：正因为将第一开口110侧壁周边的一圈暴露出来的二氧化硅101和氮化硅102被刻蚀掉，和将第二开口110b侧壁周边的一圈暴露出来的二氧化硅101和氮化硅102被刻蚀掉，所以也相当于能够将第一开口110a的宽度尺寸W1从图2C增大到图2D中的宽度尺寸W11，和第二开口110b的宽度尺寸W2从图2C增大到图2D中的宽度尺寸W22。后续第二窗口图形114a的尺寸基本和第一开口110a保持一致，第二窗口图形114b的尺寸基本和第二开口110b保持一致。
参见图2D所示，在刻蚀硬质掩膜层暴露在第二窗口图形114a和114b中的部分完成之后，分别扩大第一开口110a和第二开口110b的尺寸是为了继续从第一开口110a和第二开口110b中进一步暴露出单晶硅衬底100。如图2D所示，第一沟槽280a的顶部拐角区域160a的衬底材料从扩大的第一开口110a中暴露出来，这里所言的顶部拐角区域160a其实也即该第一沟槽280a的肩部或者说是衬底100的环绕在第一沟槽280a顶部周围的区域，同样，第二沟槽280b的顶部拐角区域160b的衬底材料从扩大的第二开口110b中暴露出来，这里所言的顶部拐角区域160b其实也即该第二沟槽280b的肩部或者说是衬底100的环绕在第二沟槽280b顶部周围的区域。在这里当我们利用第二光刻胶层114和抗反射涂层120作为掩模层来干法刻蚀单晶硅衬底100的时候，利用含有溴化氢(HBR)和O2等刻蚀副产物较重的刻蚀气体，从而形成侧壁比较倾斜的浅沟槽，并且此时因为第一沟槽280a和第二沟槽280b各自底部还填充有抗反射涂层120材料，所以进一步抑制第一沟槽280a和第二沟槽280b的深度负载效应。参见图2E，也意味着在沟槽的刻蚀过程中，这里采用的干法刻蚀气体所产生和吸附在第一沟槽280a和第二沟槽280b各自侧壁上的聚合物相对比较多，至少比图2A的刻蚀过程中产生的聚合物多得多，从而使得第一沟槽280a和第二沟槽280b的刻蚀形成侧壁被强制改造成倾斜面。具体的说，该第一沟槽280a和第二沟槽280b各自顶部周围的衬底材料被刻蚀掉，它们各自顶部原本带有的垂直侧壁(图2A)在图2E中将变成呈现为倾斜面的侧壁形貌，而且是从上往下沟槽的宽度逐步变窄，但是第一沟槽280a和第二沟槽280b底部因为填充有抗反射涂层120所以它们的底部受到的刻蚀影响比较小，也即第一沟槽280a和第二沟槽280b能够保证具有相同的深度，从而摆脱传统方案导致图形密集区和区稀疏区的浅沟槽的刻蚀深度出现负面的负载效应，无论第一区域LAY-A和第二区域LAY-B两者需要布置的器件密度有多么大的差异性都不会在它们之间产生任何沟槽深度负载效应。当然如果第一沟槽280a和第二沟槽280b底部还残留有抗反射涂层120，最后还需要清除掉第一沟槽280a和第二沟槽280b底部的这些抗反射涂层120。而且也需要利用含O2的气体灰化移除第二光刻胶层114和第二光刻胶层114下方的那些抗反射涂层120，作为可选项，第一沟槽280a和第二沟槽280b底部的这些抗反射涂层120可以和第二光刻胶层114及第二光刻胶层114下方的那些抗反射涂层120一起灰化移除掉。
参见图2F所示，第一沟槽280a的深度值D11和第二沟槽280b的深度值D12能够保证一致性。硬质掩膜层最后需要移除掉，并且在作为浅沟槽的第一沟槽280a和第二沟槽280b内部填充绝缘材料150来构成浅沟槽隔离结构STI，浅沟槽隔离结构STI用于定义不同器件各自的有源区，防止不同相邻的器件发生电性干扰，集成电路内部各个器件之间相互隔离，以使各单个器件能独立地工作保证整个集成电路的正常工作。
综上所述，本发明的该方法目的是制作一种侧壁倾斜且无深度负载效应的浅沟槽隔离工艺，在45纳米及其以下技术中，器件对浅沟槽隔离技术(STI)的要求越来越高。浅沟槽隔离技术工艺是通过干法刻蚀单晶硅形成沟槽，而此沟槽的深度以及侧壁角度对器件以及后续填充工艺影响非常大，甚至造成填充出现空隙和器件漏电等问题。为避免填充出现空隙，要求沟槽侧壁倾斜以利于薄膜填充。这就要求刻蚀过程产生重聚合物的刻蚀程式来刻蚀单晶硅；而其副作用就是在图形密集和稀疏区造成刻蚀速率的负载，最终导致图形密集和稀疏区的刻蚀深度出现负载。这种负面影响很大程度上减小了刻蚀工艺和后续填充工艺的窗口。本发明的该方法首先利用传统制作STI工艺的膜层结构结合刻蚀过程产生较轻聚合物的刻蚀程式形成一个密集区和稀疏区无深度负载的图形；然后依次进行BARC和光刻胶PR涂布，并利用AA光罩在光刻工艺窗口范围内曝出比原STI尺寸较大的图形；随后利用干法刻蚀对BARC以及下层氮化硅膜进行刻蚀，接着采取刻蚀副产物较重的刻蚀程式刻蚀单晶硅，最后去掉BARC和光刻胶。形成一个侧壁倾斜且在不同图形区域无深度负载的浅沟槽，增加了刻蚀以及后续薄膜填充工艺的窗口。这种侧壁倾斜且无深度负载效应的浅沟道隔离技术无疑是本领域技术人员乐见其成的。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (13)

1.一种无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，包括以下步骤：
S1：在衬底上形成硬质掩膜层和第一光刻胶层，藉由第一次光刻工艺在第一光刻胶层中形成数个第一窗口图形，通过第一窗口图形在衬底的第一区域之上的硬质掩膜层中刻蚀形成第一开口和在衬底的第二区域之上的硬质掩膜层中刻蚀形成第二开口；
S2：藉由第一、第二开口刻蚀衬底，对应分别形成位于第一区域中的带有垂直侧壁的第一沟槽和位于第二区域中的带有垂直侧壁的第二沟槽；
S3：在硬质掩膜层上覆盖抗反射涂层且该抗反射涂层的一部分还将第一、第二沟槽予以填充满，并在抗反射涂层之上形成第二光刻胶层；
S4：经由第二次光刻工艺在光刻胶层上形成多个第二窗口图形，使每一个第一或第二开口均相对应地与第二光刻胶层中的一个第二窗口图形对准重合，并且每个第二窗口图形的尺寸均大于交叠在它下方的一个第一或第二开口的尺寸；
S5：刻蚀移除抗反射涂层暴露在第二窗口图形中的部分和同步刻蚀移除抗反射涂层填充在第一、第二沟槽各自顶部的部分；
S6：刻蚀硬质掩膜层暴露在第二窗口图形中的部分，扩大第一和第二开口的尺寸；
S7：刻蚀第一、第二沟槽各自从第一、第二开口中暴露出来的顶部拐角区，刻蚀持续直至第一、第二沟槽原本带有的垂直侧壁变成呈现为倾斜面的侧壁形貌。
2.根据权利要求1所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，硬质掩膜层包括底层的二氧化硅层和二氧化硅层上方的氮化硅层。
3.根据权利要求1所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，衬底中集成于第一区域的器件密度与集成于第二区域的器件密度不同。
4.根据权利要求1所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，步骤S1中还包括：
先在硬质掩膜层上自下而上依次覆盖抗反射涂层和第一光刻胶层，经由第一次光刻工艺图案化第一光刻胶层，形成其中的第一窗口图形；
再刻蚀移除抗反射涂层暴露于第一窗口图形中的部分；
之后刻蚀硬质掩膜层暴露在第一窗口图形中的部分以形成硬质掩膜层中的第一、第二开口。
5.根据权利要求4所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，在步骤S1中利用含CF4、O2的刻蚀气体移除抗反射涂层暴露于第一窗口图形中的部分。
6.根据权利要求4所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，在步骤S1中利用含CH2F2、CHF3、CF4的刻蚀气体移除硬质掩膜层暴露在第一窗口图形中的部分。
7.根据权利要求4所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，在步骤S1中完成第一、第二开口的制备之后，利用含O2的气体灰化移除第一光刻胶层和第一光刻胶层下方的抗反射涂层。
8.根据权利要求1所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，在步骤S2中刻蚀形成带有垂直侧壁形貌的第一、第二沟槽所使用的刻蚀气体产生和附着于第一、第二沟槽侧壁上的聚合物的量，比在步骤S7中刻蚀形成带有倾斜侧壁形貌的第一、第二沟槽所使用的刻蚀气体产生和附着于第一、第二沟槽侧壁上的聚合物的量要少。
9.根据权利要求1所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，在步骤S2中，在刻蚀形成第一、第二沟槽的过程中，利用含CL2、NF3、SF6的刻蚀气体来刻蚀衬底。
10.根据权利要求1所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，在步骤S5中，利用含CF4、O2的刻蚀气体来刻蚀移除抗反射涂层暴露在第二窗口图形中的部分和填充在第一、第二沟槽各自顶部的部分。
11.根据权利要求1所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，在步骤S6中，利用含CH2F2、CHF3、CF4的刻蚀气体来刻蚀移除硬质掩膜层暴露在第二窗口图形中的部分。
12.根据权利要求1所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，在步骤S7中，利用含有HBr、O2的刻蚀气体来刻蚀移除第一、第二沟槽各自从第一、第二开口中暴露出来的顶部拐角区。
13.根据权利要求1所述的无深度负载效应的浅沟槽隔离结构的制备方法，其特征在于，在步骤S7之后，利用含O2的气体灰化移除第二光刻胶层和第二光刻胶层下方的抗反射涂层，及移除第一、第二沟槽各自底部残留的抗反射涂层。
CN201510663074.8A 2015-10-14 2015-10-14 无深度负载效应的浅沟槽隔离结构的制备方法 Active CN105226003B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510663074.8A CN105226003B (zh) 2015-10-14 2015-10-14 无深度负载效应的浅沟槽隔离结构的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510663074.8A CN105226003B (zh) 2015-10-14 2015-10-14 无深度负载效应的浅沟槽隔离结构的制备方法

Publications (2)

Publication Number Publication Date
CN105226003A CN105226003A (zh) 2016-01-06
CN105226003B true CN105226003B (zh) 2018-09-04

Family

ID=54994867

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510663074.8A Active CN105226003B (zh) 2015-10-14 2015-10-14 无深度负载效应的浅沟槽隔离结构的制备方法

Country Status (1)

Country Link
CN (1) CN105226003B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158545B2 (en) * 2018-09-25 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming isolation features in metal gates
CN112185834B (zh) * 2020-09-25 2022-06-07 华虹半导体(无锡)有限公司 半导体器件的版图和器件沟槽深度的监控方法
CN113113302B (zh) * 2021-03-11 2024-05-03 武汉光迅科技股份有限公司 刻蚀方法及刻蚀设备
CN117976607B (zh) * 2024-03-27 2024-06-21 粤芯半导体技术股份有限公司 半导体器件的沟槽隔离制备方法以及半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180533B1 (en) * 1999-08-10 2001-01-30 Applied Materials, Inc. Method for etching a trench having rounded top corners in a silicon substrate
CN100511644C (zh) * 2005-09-29 2009-07-08 海力士半导体有限公司 具有锥型沟道的半导体器件的制造方法
CN101567314A (zh) * 2008-04-24 2009-10-28 飞兆半导体公司 用于控制半导体结构中沟槽轮廓的技术
CN104051274A (zh) * 2013-03-15 2014-09-17 英飞凌科技德累斯顿有限责任公司 一种用于加工载体的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180533B1 (en) * 1999-08-10 2001-01-30 Applied Materials, Inc. Method for etching a trench having rounded top corners in a silicon substrate
CN100511644C (zh) * 2005-09-29 2009-07-08 海力士半导体有限公司 具有锥型沟道的半导体器件的制造方法
CN101567314A (zh) * 2008-04-24 2009-10-28 飞兆半导体公司 用于控制半导体结构中沟槽轮廓的技术
CN104051274A (zh) * 2013-03-15 2014-09-17 英飞凌科技德累斯顿有限责任公司 一种用于加工载体的方法

Also Published As

Publication number Publication date
CN105226003A (zh) 2016-01-06

Similar Documents

Publication Publication Date Title
CN105226003B (zh) 无深度负载效应的浅沟槽隔离结构的制备方法
CN105355587B (zh) 一种避免浅沟槽隔离结构出现深度负载效应的方法
US9748138B2 (en) Metal layer end-cut flow
US7485543B2 (en) Method for manufacturing semiconductor device with overlay vernier
JP2008004881A (ja) 素子分離構造部の製造方法
CN105244309B (zh) 抑制浅沟槽隔离结构深度负载效应的方法
KR100720258B1 (ko) 반도체 소자의 형성 방법
US9960081B1 (en) Method for selective etching using dry film photoresist
KR20090019133A (ko) 반도체 소자의 오버레이 버니어 형성 방법
KR20070013030A (ko) 반도체 소자의 정렬키 형성방법
CN105826268A (zh) 半导体器件的制造方法
KR20030056602A (ko) 반도체 소자의 소자 분리막 형성 방법
KR101102052B1 (ko) 반도체 소자 및 그의 형성 방법
CN105336676B (zh) 接触插塞的形成方法
US20230196167A1 (en) Back grid for quantum device
TWI240362B (en) Method of fabricating shallow isolation structures and trenches thereof
KR100707592B1 (ko) 반도체 소자의 트렌치 소자 분리막 형성 방법
KR100650815B1 (ko) 플래쉬 메모리소자의 소자분리막 형성방법
TWI532096B (zh) 於基底中形成狹縫的製程
KR20060128152A (ko) 반도체 소자의 제조방법
TW404005B (en) The isolation structure of combining LOCOS and shallow trench isolation (STI) and the manufacturing method thereof
KR100250741B1 (ko) 반도체 소자의 제조 방법
KR20030001875A (ko) 반도체 소자의 소자분리막 형성방법
JPS5950541A (ja) 半導体装置及びその製造方法
KR20070001553A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant