CN104051274A - 一种用于加工载体的方法 - Google Patents

一种用于加工载体的方法 Download PDF

Info

Publication number
CN104051274A
CN104051274A CN201410096705.8A CN201410096705A CN104051274A CN 104051274 A CN104051274 A CN 104051274A CN 201410096705 A CN201410096705 A CN 201410096705A CN 104051274 A CN104051274 A CN 104051274A
Authority
CN
China
Prior art keywords
ground floor
structural detail
layer
distance
structural
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410096705.8A
Other languages
English (en)
Other versions
CN104051274B (zh
Inventor
M.伦克
S.特根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Dresden GmbH and Co KG
Original Assignee
Infineon Technologies Dresden GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Dresden GmbH and Co KG filed Critical Infineon Technologies Dresden GmbH and Co KG
Publication of CN104051274A publication Critical patent/CN104051274A/zh
Application granted granted Critical
Publication of CN104051274B publication Critical patent/CN104051274B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种用于加工载体的方法可以包括：在载体上方和在载体中的至少一个中形成多个结构元件，其中所述多个结构元件中的至少两个邻近结构元件具有彼此之间的第一距离；在所述多个结构元件上方沉积第一层，该第一层具有等于所述至少两个邻近结构元件之间的第一距离的厚度；在第一层上方形成至少一个附加层，其中所述至少一个附加层覆盖第一层的暴露表面；移除所述至少一个附加层的部分以便部分地暴露第一层；以及部分地移除第一层，其中所述至少两个邻近结构元件的至少一个侧壁部分地暴露。

Description

一种用于加工载体的方法
技术领域
各个实施例总体上涉及一种用于加工载体的方法。
背景技术
制造集成电路、芯片或管芯或者加工载体可以包括至少一个蚀刻工艺以便生成结构元件的希望的形状。应用诸如等离子体蚀刻或者例如反应等离子体蚀刻之类的蚀刻工艺纵然有许多优点，也可能具有可能发生载荷机制（载荷效应），例如微载荷或者依赖于宽高比的蚀刻的问题。由此，载体上的集成电路中包含的具有较大开放区域的孔（或者凹口）可能最终具有比具有较小开放区域的另一个孔（或者另一个凹口）更大的深度，而不管对于这两个孔（或者这两个凹口）使用了非常相同的蚀刻工艺。因此，晶片上的邻近结构元件之间的距离以及结构元件的尺寸在蚀刻工艺期间可以影响蚀刻速率。
发明内容
依照一个或多个实施例的一种用于加工载体的方法可以包括：在载体上方和在载体中的至少一个中形成多个结构元件，其中所述多个结构元件中的至少两个邻近结构元件具有彼此之间的第一距离；在所述多个结构元件上方沉积第一层，该第一层具有等于所述至少两个邻近结构元件之间的第一距离的厚度；在第一层上方形成至少一个附加层，其中所述至少一个附加层覆盖第一层的暴露表面；移除所述至少一个附加层的部分以便部分地暴露第一层；以及部分地移除第一层，其中所述至少两个邻近结构元件的至少一个侧壁部分地暴露。
此外，依照一个或多个实施例的一种用于加工载体的方法可以包括：在载体上方和在载体中的至少一个中形成多个结构元件，其中所述多个结构元件中的至少两个邻近结构元件具有彼此之间的第一距离；在所述多个结构元件上方沉积第一层，该第一层具有小于所述至少两个邻近结构元件之间的第一距离的一半的厚度；在第一层上方形成至少一个附加层，其中所述至少一个附加层覆盖第一层的暴露表面；移除所述至少一个附加层的部分以便部分地暴露第一层；以及部分地移除第一层，其中所述至少两个邻近结构元件的至少一个侧壁部分地暴露。
附图说明
在附图中，相同的附图标记通常贯穿不同的视图表示相同的部分。附图不一定符合比例，相反地，重点一般放在图解说明本发明的原理。在以下具体实施方式中，参照以下附图描述了本发明的各个实施例，其中：
图1示出了依照各个实施例的用于加工载体的方法100的流程图；
图2示出了依照各个实施例的用于加工载体的方法200的流程图；
图3A-3H分别示出了参照依照各个实施例的方法100的各个加工阶段的载体的截面；
图4A和4B分别示出了参照依照各个实施例的方法200的各个加工阶段的载体的截面；
图5A和5B分别示出了参照依照各个实施例的方法100的各个加工阶段的载体的截面；
图6A和6B分别示出了参照依照各个实施例的方法200的各个加工阶段的载体的截面；
图7A和7B分别示出了参照依照各个实施例的方法200的各个加工阶段的载体的截面；
图8示出了依照各个实施例的包括多个孔的载体的顶视图和截面；以及
图9示出了依照各个实施例的包括多个凹口的载体的顶视图和截面。
具体实施方式
以下详细描述参照了附图，这些附图通过图示的方式示出了其中可以实施本发明的实施例和特定细节。
措词“示例性”在本文中用来表示“用作实例、示例或者例证”。在本文中描述为“示例性”的任何实施例或设计不一定应当解释为相对于其他实施例或设计是优选的或有利的。
关于在侧面或表面“上方”形成的沉积材料所使用的措词“上方”可以在本文中用来表示该沉积材料可以“直接在暗示的侧面或表面上”（例如与其直接接触地）形成。关于在侧面或表面“上方”形成的沉积材料所使用的措词“上方”可以在本文中用来表示该沉积材料可以“间接在暗示的侧面或表面上”形成，其中一个或多个附加层布置在暗示的侧面或表面与沉积材料之间。
关于结构的横向延伸（或者结构元件的横向延伸）使用的措词“横向”可以在本文中用来表示沿着与载体表面平行的方向的延伸。这意味着载体的表面（例如衬底的表面或者晶片的表面）可以用作基准。此外，关于结构的宽度（或者结构元件的宽度）使用的措词“宽度”可以在本文中用来表示结构的横向延伸（或者结构元件的横向延伸）。此外，关于结构的高度（或者结构元件的高度）使用的措词“高度”可以在本文中用来表示结构（或者结构元件）沿着与载体表面垂直的方向的延伸。
关于覆盖结构（或者结构元件）的沉积材料使用的措词“覆盖”可以在本文中用来表示沉积材料可以完全地覆盖结构（或者结构元件），例如覆盖结构（或者结构元件）的所有暴露侧面和表面。关于覆盖结构（或者结构元件）的沉积材料使用的措词“覆盖”可以在本文中用来表示沉积材料可以至少部分地覆盖结构（或者结构元件），例如至少部分地覆盖结构（或者结构元件）的暴露侧面和表面。
依照各个实施例，如本文中所描述的形成一定层（例如使用分层工艺例如沉积一定层，例如沉积一定材料）也可以包括形成一定层，其中该层可以包括各个子层，由此不同的子层可以分别包括各个不同的材料。换言之，各个子层可以包含在一定层中，或者各个区块（region）可以包含在沉积层中或者沉积材料中。
由于可以存在半导体加工中（即集成电路、芯片或管芯的制造中，例如加工载体、衬底或晶片中）使用的通常按顺序执行的许多单独的工艺，因而若干基本的制造技术可以在整个过程中使用至少一次。以下对于基本技术的描述应当被理解为说明性实例，所述技术可以包含在下文中描述的工艺中。本文中示例性地描述的基本技术可能不一定需要被解释为相对于其他技术或方法是优选的或有利的，因为它们仅仅用来说明可以如何实施本发明的一个或多个实施例。为了简洁起见，本文中示例性地描述的基本技术的例证仅仅是简短的概述，并且不应当被认为是详尽的说明。
依照各个实施例，集成电路中的结构元件的特定高度或者蚀刻的凹口的特定深度可能对于该结构元件的功能是相关的。典型地，具有较大开放区域的特征（例如开口，例如孔或凹口）可以在蚀刻工艺期间（例如在反应等离子体蚀刻期间）比具有较小开放区域的特征蚀刻得更快。换言之，与较小开放区域相比，较大开放区域可以在蚀刻工艺期间生成更大的凹口（或者更深的凹口）。因此，如果若干邻近结构元件之间的各自距离例如由于集成电路的特定设计或布局的原因而彼此不同，使得两个开放区域也可能彼此不同，那么蚀刻工艺可以根据单独的结构元件的周围环境而造成不同的蚀刻结果。
结构元件图案化期间使用蚀刻工艺（例如等离子蚀刻）因此可以造成若干问题，因为蚀刻速率可能取决于该结构元件的周围环境。举例而言，如下文中各个实施例中所描述的鳍状物的侧壁处的控制栅的高度由于栅材料的等离体蚀刻期间的载荷效应的原因而可能不同于特定的希望的值。因此，鳍式场效应晶体管（FinFET）的电气特性可能不像希望的那样，并且FinFET的可操作性可能受影响。
依照各个实施例，即使邻近结构元件（例如鳍状物）之间的距离可能对于载体上的所有结构元件不相同，所述用于加工载体的方法也可以为多个结构元件中的每个结构元件提供（关于蚀刻工艺）均匀的（例如对称的）周围环境，使得在至少一个加工阶段期间可以避免或者大大地降低载荷效应。
依照各个实施例，以下基本技术中的一种或多种可以包含在用于加工载体的方法中。
分层是半导体加工中的技术之一。在分层工艺中，可以使用沉积技术将层（或者形成层的材料）沉积在表面上方（例如载体上方、晶片上方、衬底上方、另一层上方等等），所述沉积工艺依照各个实施例可以包括化学汽相沉积（CVD或者CVD工艺）和物理汽相沉积（PVD或者PVD工艺）。依照各个实施例，沉积层的厚度可以根据该层的其特定功能而处于数纳米直到若干微米的范围内。此外，依照各个实施例，层可以根据该层的对应特定功能而包括电绝缘材料、半导电材料和导电材料中的至少一种。依照各个实施例，可以使用CVD或PVD沉积导电材料，如例如铝、铝-硅合金、铝-铜合金、镍铬铁合金（镍、铬和/或铁的合金）、钨、钛、钼或金（等等）。依照各个实施例，可以使用CVD沉积半导电材料，如例如硅（例如外延生长的硅或者多晶体硅（也称为多晶硅））、锗、半导体化合物材料，诸如砷化镓（GaAs）、磷化铟（InP）或者砷化铟镓（InGaAs）。可以使用CVD或PVD沉积绝缘材料，如例如氧化硅或者氮化硅（等等）。依照各个实施例，可以如下文中使用的使用这些工艺的修改。
依照各个实施例，化学汽相沉积工艺（CVD工艺）可以包括各种各样的修改，如例如常压CVD（APCVD）、低压CVD（LPCVD）、超高真空CVD（UHVCVD）、等离子体增强CVD（PECVD）、高密度等离子体CVD（HDPCVD）、远程等离子体增强CVD（RPECVD）、原子层CVD（ALCVD）、汽相外延（VPE）、金属有机CVD（MOCVD）、混合物理CVD（HPCVD）等等。依照各个实施例，可以使用LPCVD沉积多晶硅、二氧化硅、氮化硅等等，但是也可以使用LPCVD沉积钼、钽、钛、镍、钨等等。
依照各个实施例，物理汽相沉积可以包括各种各样的修改，如例如磁控溅射、离子束溅射（IBS）、反应溅射、高功率脉冲磁控溅射（HIPIMS）、真空蒸发、分子束外延（MBE）等等。
依照各个实施例，分层工艺也可以包括热氧化（也称为热氧化工艺）。依照各个实施例，热氧化可以用来例如在从大约800℃至大约1200℃的范围内的温度下在硅表面上生长高质量氧化硅层（所谓的高温氧化物层（HTO））。热氧化可以在大气压力下或者在高压力下执行，并且作为进一步发展而执行为快速热氧化工艺（RTO）。依照各个实施例，也可以应用热氮化，例如使用快速热氮化（例如在高达大约1300℃的温度下）以便生成高质量氮化物或氮氧化物层（例如氮化硅层或者氮氧化硅层）。
应当指出的是，依照各个实施例，可以在分层工艺内使用材料和工艺的各种各样的组合。依照各个实施例，取决于特定的方面，如例如结晶质量、表面粗糙度、边缘覆盖行为、生长速度和成品率，可以将最适当的工艺应用于对应材料。
依照各个实施例，在加工载体期间，一些工艺可能需要共形沉积层或者共形地沉积一定层（例如在多个结构元件上方形成共形层，例如在多个鳍状物上方形成共形层），这意味着一定层（或者形成一定层的材料）可以沿着与另一个主体的界面表现出仅仅小的厚度变化，例如，一定层可以沿着界面形态的边缘、台阶和/或其他元素表现出仅仅小的厚度变化。依照各个实施例，诸如镀敷、原子层沉积（ALD）或者若干CVD工艺（例如ALCVD或LPCVD）之类的分层工艺可以适合于生成材料的共形层或者共形沉积层。换言之，共形沉积工艺可以表现出高的边缘覆盖范围。依照各个实施例，在硅表面上生长高温氧化物层（例如通过使用RTA工艺）可以被看作共形沉积工艺，或者更精确地说被看作高温氧化物层的共形生长。
此外，依照各个实施例，一定层的共形沉积或者高温氧化物层的共形生长在凹口或沟槽的宽度小于共形层的层厚度两倍的情况下可以完全填充该凹口或者沟槽。依照各个实施例，如果共形层的层厚度小于凹口或沟槽的宽度的一半，那么可以利用共形沉积层或者共形生长高温氧化物层的材料部分地填充该凹口或沟槽。依照各个实施例，如果利用共形沉积层或者共形生长高温氧化物层的材料部分地填充凹口或沟槽，那么剩余空间可以在该凹口或沟槽内生成，或者剩余空间可以在形成该凹口或沟槽的所述至少两个邻近结构元件的各自侧壁之间生成。依照各个实施例，如果利用共形沉积层或者共形生长高温氧化物层的材料部分地填充两个邻近结构元件之间的区块，那么剩余空间可以在两个邻近结构元件之间的区块内生成。更详细地说，剩余空间可以不含前继工艺中沉积的任何材料（例如，剩余空间可以不含在此之前在形成多个结构元件并且在所述多个结构元件上方沉积材料期间沉积的任何材料）。
图案化是半导体加工中的另一种技术。依照各个实施例，图案化工艺可以包括移除一定材料的表面层的选定部分。在部分地移除了表面层之后，图案（或者图案化层或图案化表面层）可以保持在下面的结构上方（例如图案可以保持在晶片上）。依照各个实施例，由于可能涉及多个工艺，因而存在执行图案化工艺的各种可能性，其中若干方面可能是：例如使用至少一个石印（lithographic）工艺选择应当移除的表面层（或材料）的至少一个部分；以及例如使用至少一个蚀刻工艺移除表面层的所述至少一个选定部分。
依照各个实施例，可以应用各种各样的石印工艺以生成石印掩模（所谓的光掩模），如例如光刻术、缩微石印术或纳米石印术、电子束石印术、X射线石印术、极紫外石印术（EUV或EUVL）、干涉石印术等等。依照各个实施例，石印工艺可以包括以下至少一个：初始清洗过程，准备过程，应用抗蚀剂（例如光致抗蚀剂），曝光抗蚀剂（例如将光致抗蚀剂暴露于光图案），使抗蚀剂显影（例如使用化学光致抗蚀剂显影剂使光致抗蚀剂显影）。
依照各个实施例，可以应用可以包含在石印工艺中（或者可以包含在半导体加工中的一般工艺中）的初始清洗过程或者清洗过程以便通过例如湿化学处理从表面（例如从表面层、从载体、从晶片等等）移除有机或无机污染物（或材料）。依照各个实施例，初始清洗过程或者清洗过程可以包括以下至少一个过程：RCA（美国无线电公司）清洗（也称为有机清洗（SC1）和离子清洗（SC2））；SCROD（重复使用臭氧化水和稀释的HF的单晶片旋转清洗）；IMEC晶片清洗；后化学机械抛光（post-CMP）清洗过程；经由去离子化水（DIW）、水虎鱼（piranha）蚀刻和/或金属蚀刻的清洗；（等等）。依照各个实施例，清洗过程也可以应用于从表面（例如从表面层、从载体或者从晶片等等）移除薄氧化物层（例如薄氧化硅层）。
依照各个实施例，可以应用可以包含在石印工艺中的准备过程以便促进将光致抗蚀剂粘附到表面（例如到表面层、到载体或者到晶片等等）。依照各个实施例，准备过程可以包括应用液体或气态助粘剂（例如双（三甲基硅烷基）胺（HMDS））。
依照各个实施例，可以应用可以包含在石印工艺中的抗蚀剂以便均匀地覆盖表面（例如表面层、载体或晶片等等）。依照各个实施例，应用抗蚀剂可以包括旋涂以生成抗蚀剂的薄均匀层。之后，依照各个实施例，可以预先烘焙抗蚀剂以便除去过多的抗蚀剂溶剂。依照各个实施例，可以使用若干类型的抗蚀剂（例如光致抗蚀剂），其适于曝光抗蚀剂以实现希望的结果的过程。依照各个实施例，可以使用正性光致抗蚀剂（例如DNQ-酚醛清漆、PMMA、PMIPK、PBS等等），由此暴露于光的抗蚀剂变得可溶于光致抗蚀剂显影剂，和/或可以使用负性光致抗蚀剂（例如SU-8、聚异戊二烯、COP等等），由此暴露于光的抗蚀剂变得不可溶于光致抗蚀剂显影剂。
依照各个实施例，可以曝光抗蚀剂（例如将光致抗蚀剂暴露于光图案），这可以包含在石印工艺中，以便例如使用光或电子将希望的图案传递至抗蚀剂，其中希望的图案可以由图案化掩模（例如具有图案化铬层的玻璃载体）限定。依照各个实施例，可以应用无掩模石印术，其中可以在不使用掩模的情况下将精确的波束（例如电子束或激光束）直接投射到包括抗蚀剂的表面上。依照各个实施例，暴露于光可以造成抗蚀剂中的反应，该反应可以允许一些抗蚀剂可以被特殊溶液（所谓的显影剂，例如光致抗蚀剂显影剂）移除。依照各个实施例，由于光学成像过程的分辨率由使用的波长限制，因而使用的光的波长可以范围从可见光的波长到紫外范围内的较小的波长。依照各个实施例，所述曝光可以使用具有甚至比紫外光更短的波长的x射线或电子而执行。依照各个实施例，可以使用投影曝光系统（例如步进器或扫描仪），其多次将掩模投影到包括抗蚀剂的表面上以便创建完整的曝光图案。
依照各个实施例，可以对抗蚀剂显影（例如使用光致抗蚀剂显影剂对光致抗蚀剂显影），这可以包含在石印工艺中，以便部分地移除抗蚀剂，从而生成保持在表面上（例如表面层上或者载体、晶片等等上）的图案化抗蚀剂层。依照各个实施例，对抗蚀剂显影可以包括在可以执行实际的显影过程之前的曝光后烘焙（热处理，例如快速热处理）。依照各个实施例，显影过程可以使用特殊化学溶液（所谓的显影剂），如例如氢氧化钠或者四甲基氢氧化铵（TMAH，无金属离子显影剂）。依照各个实施例，可以在硬烘焙过程（热处理，例如快速热处理）中固化剩余的图案化抗蚀剂，实现用于以后的工艺的更持久的保护层，以后的工艺如例如离子注入、湿法化学蚀刻或者等离子体蚀刻（等等）。
独立于所描述的石印工艺，可以在希望的加工阶段（例如在执行了蚀刻工艺、离子注入工艺和沉积工艺中的至少一个之后）在所谓的抗蚀剂剥除工艺中完全移除抗蚀剂。依照各个实施例，可以化学地和/或通过使用氧等离子体移除抗蚀剂。
应当指出的是，依照各个实施例，包括应用抗蚀剂、曝光抗蚀剂和对抗蚀剂显影的石印工艺也可以被认为是一种图案化工艺，其中图案化抗蚀剂层（软掩模或者抗蚀剂掩模）可以通过石印工艺生成。此外，依照各个实施例，随后使用蚀刻工艺，可以将图案从图案化抗蚀剂层传递至先前沉积或生长的层（或者载体等等），其中先前沉积或生长的层可以包括硬掩模材料，如例如创建所谓的硬掩模的氧化物或氮化物（例如氧化硅，例如氮化硅）。
依照各个实施例，可以应用可以包含在图案化工艺中的蚀刻工艺以便从先前沉积的层、生长的表面层、载体（或衬底或者晶片）等等移除材料。依照各个实施例，可以根据对于蚀刻工艺的特定要求执行该工艺。依照各个实施例，蚀刻工艺可以关于特定材料为选择性的或者非选择性的。依照各个实施例，蚀刻工艺可以是各向同性或者各向异性的，其中各向异性蚀刻工艺（例如各向异性湿法蚀刻工艺）可以沿着特定材料的各结晶方向展现出不同的蚀刻速率，或者其中各向异性蚀刻工艺（例如各向异性干法蚀刻工艺）可以对于具有特定几何对准的表面展现出不同的蚀刻速率。
依照各个实施例，可以应用干法蚀刻工艺，如例如等离子体蚀刻、离子束研磨或者反应离子蚀刻（RIE）。
等离子体蚀刻生成带电离子、中性原子和/或自由基。在等离子体蚀刻工艺期间，蚀刻的材料的元素与由等离子体生成的反应核素之间的化学反应可以生成挥发性蚀刻产品（例如在室温下易挥发的蚀刻产品）。因此，依照各个实施例，等离子体蚀刻工艺可以是各向同性的并且可以是高度选择性的、部分选择性的或者非选择性的，这取决于使用的气态等离子体蚀刻剂和涉及的材料。依照各个实施例，可以使用像CF4、SF6、NF3或Cl2那样的等离子体蚀刻剂蚀刻硅，并且可以使用像CF4、SF6、NF3那样的等离子体蚀刻剂蚀刻二氧化硅，并且作为一个示例性结果，等离子体蚀刻工艺可以对于硅是选择性的（例如使用Cl2作为等离子体蚀刻剂）并且等离子体蚀刻工艺可以对于硅和二氧化硅是非选择性的（例如使用CF4、SF6、NF3作为等离子体蚀刻剂）。依照各个实施例，等离子体蚀刻工艺可以对于二氧化硅是选择性的。依照各个实施例，等离子体蚀刻工艺可以对于硅是选择性的。
依照各个实施例，可以应用物理蚀刻工艺（例如离子束研磨或者溅射蚀刻），其中利用惰性气体的高能离子（例如氩离子）轰击一定材料，其中通过传递的动量将原子从受轰击的材料移除。依照各个实施例，离子可以近似地从一个方向接近一定材料，并且因此离子束研磨可以是高度各向异性的，并且由于可以不涉及化学反应，因而离子研磨倾向于是非选择性的。
依照各个实施例，可以应用反应离子蚀刻（RIE）。依照各个实施例，离子可以与一定材料进行化学反应，但是也可以通过传递的动量（溅射）将原子从材料的表面移除。取决于蚀刻剂和涉及的材料，RIE可以被配置成对于特定材料是选择性或非选择性的。依照各个实施例，由于反应离子主要垂直地输送，因而反应离子蚀刻可以被配置为一种各向异性蚀刻工艺。RIE系统中的蚀刻条件可以取决于像压力、气流和射频（RF）功率那样的工艺参数。此外，RIE工艺期间的蚀刻条件可以取决于由于所谓的载荷效应而应当被蚀刻的结构的宽高比（例如依赖于宽高比的蚀刻（ARDE））以及由于所谓的微载荷而应当被蚀刻的结构元件之间的距离。
此外，依照各个实施例，为了在材料中（例如在晶片中，在衬底中，在沉积或生长层中，等等）创建深穿透、陡峭的孔和沟槽，可以应用深反应离子蚀刻（DRIE）。深反应离子蚀刻是一种各向异性蚀刻工艺，典型地具有高宽高比。依照各个实施例，可以应用脉冲式蚀刻（时间复用的蚀刻）。脉冲式蚀刻是一种各向异性蚀刻工艺，其可以用来创建具有高宽高比的结构元件。
应当指出的是，干法蚀刻工艺中的各向异性可能由离子（或原子或分子）的各向异性动量造成。因此，与湿法蚀刻工艺形成对照的是，晶体结构对于使用干法蚀刻工艺得到的蚀刻结构可以具有微小的影响。此外，与湿法蚀刻工艺形成对照的是，也可以各向异性地蚀刻以随机取向的微晶为特征的多晶材料（例如多晶硅），创建具有高宽高比（结构元件的宽度对高度的比值），例如1:10或者甚至更大，例如1:50或者甚至更大的结构。
依照各个实施例，图案化层也可以用作用于像蚀刻、离子注入或分层那样的其他工艺的掩模（所谓的硬掩模）。此外，依照各个实施例，图案化光致抗蚀剂也可以用作掩模（所谓的软掩模）。依照各个实施例，软掩模可以用于剥离工艺。掩模材料通常可以关于如例如化学稳定性那样的特定需求进行选择，例如以便执行不影响掩模材料的选择性蚀刻工艺（例如完全蚀刻掉掩模材料），或者关于如机械稳定性那样的特定需求进行选择，例如以便保护区块免受离子穿透，或者限定分层工艺期间生成的结构元件的形状，等等。
由于希望的形状和结构元件可以在图案化工艺期间以其确切的尺寸（特征大小）生成，因而图案化可以是关于特征大小的减小的最关键的工艺。图案化工艺期间的误差可以造成失真的图案或者错位的图案，并且因此可以改变设备或者集成电路的电气功能。例如由于蚀刻工艺期间的载荷效应的原因，蚀刻的凹口的深度的误差或者生成的结构元件的形状与希望的设计或布局的偏差可以影响结构元件的功能。因此，图案化工艺可以适于集成电路的特定设计或布局。
依照各个实施例，热处理可以例如与图案化工艺组合，包含在各个点处，如例如在离子注入工艺之后，在应用光致抗蚀剂以驱除溶剂之后，或者在沉积电接触之后，以便将导电材料（例如金属）与载体（例如晶片等等）合铸，或者以便提供用于CVD工艺提供最佳的沉积条件（等等）。依照各个实施例，载体（晶片、衬底等等）的加热可以利用直接接触（例如热板）或者通过辐射（例如使用激光器或灯）执行。依照各个实施例，可以应用快速热处理（RTP），其可以在真空条件下使用激光器加热器或灯加热器执行，其中可以在短的时间段内，例如在数秒（例如大约1s至大约10s）内，将一定材料（例如晶片、衬底、载体等等）加热直到几百摄氏度或者直到大约1000℃或者甚至更大。快速热处理的子集是快速热退火（RTA）和快速热氧化（RTO）。
依照各个实施例，可以应用平坦化工艺，如例如以便降低包括具有不同高度的结构元件的晶片表面或载体的表面粗糙度或者降低深度轮廓的变化，因为一些工艺可能需要平整表面（平坦表面）（例如高分辨率石印术）。依照各个实施例，随着执行的分层工艺和图案化工艺的次数的增加，并且由于平坦表面可能是所需要的，因而平坦化工艺可能是必要的。
依照各个实施例，可以执行化学机械抛光工艺（CMP或CMP工艺），其中该工艺可能对于载体表面上（例如晶片或衬底的主要加工表面上，例如表面层上，等等）的至少一种特定材料是选择性的。依照各个实施例，可以执行化学机械抛光工艺（CMP），其中该可能对于载体表面上（例如晶片或衬底的主要加工表面上，例如表面层上，等等）的特定材料是非选择性的。依照各个实施例，平坦化工艺可以附加地包含在若干工艺中，例如包含在分层工艺、图案化工艺等等中。
依照各个实施例，化学机械抛光（CMP工艺）可以用来将至少一种材料从表面层移除，或者至少部分地从表面层（例如从晶片或衬底的主要加工表面）移除至少一种材料。依照各个实施例，化学机械抛光可以用来将各种材料从载体表面上的暴露区移除。依照各个实施例，使用化学机械抛光工艺，平整表面可以通过至少部分地将至少一种材料从载体表面移除而生成。依照各个实施例，载体表面可以是晶片的主要加工表面或者衬底的主要加工表面。依照各个实施例，主要加工表面可以包括至少一个结构元件。
依照各个实施例，载体（例如衬底、晶片等等）可以由各种类型的半导体材料制成，这些材料包括硅、锗、III-V族或者其他类型，包括例如聚合物，但是在其他实施例中，也可以使用其他适当的材料。在一个实施例中，晶片衬底由硅（掺杂的或者未掺杂的）制成，在一个可替换的实施例中，晶片衬底为硅在绝缘体上（SOI）的晶片。作为一种替代方案，任何其他适当的半导体材料可以用于晶片衬底，例如诸如砷化镓（GaAs）、磷化铟（InP）之类的半导体化合物材料，但是也有任何适当的三元半导体化合物材料或者四元半导体化合物材料，例如砷化铟镓（InGaAs）。
图1示出了依照各个实施例的用于加工载体的方法100的流程图。方法100可以包括：在110中，在载体上方和在载体中的至少一个中形成多个结构元件，其中所述多个结构元件中的至少两个邻近结构元件可以具有彼此之间的第一距离；此外，在120中，在所述多个结构元件上方沉积第一层，该第一层具有等于所述至少两个邻近结构元件之间的第一距离的厚度；在130中，在第一层上方形成至少一个附加层，其中所述至少一个附加层可以覆盖第一层的暴露表面；在140中，移除所述至少一个附加层的部分以便部分地暴露第一层；以及在150中，部分地移除第一层，其中所述至少两个邻近结构元件的至少一个侧壁可以部分地暴露。
图2示出了依照各个实施例的用于加工载体的方法200的流程图。方法200可以包括：在210中，在载体上方和在载体中的至少一个中形成多个结构元件，其中所述多个结构元件中的至少两个邻近结构元件具有彼此之间的第一距离；此外，在220中，在所述多个结构元件上方沉积第一层，该第一层具有小于所述至少两个邻近结构元件之间的第一距离的一半的厚度；在230中，在第一层上方形成至少一个附加层，其中所述至少一个附加层可以覆盖第一层的暴露表面；在240中，移除所述至少一个附加层的部分以便部分地暴露第一层；以及在250中，部分地移除第一层，其中所述至少两个邻近结构元件的至少一个侧壁可以部分地暴露。
依照各个实施例，如参照图1和图2中所示的方法100和方法200所描述的，所述多个结构元件可以在载体的主要加工表面上提供（例如在载体表面上方和在载体表面中的至少一个中形成）。依照各个实施例，在载体表面上方形成多个结构元件可以被认为等同于如下文中所描述的关于应用方法100和方法200在载体表面中形成多个结构元件。
依照各个实施例，如参照方法100所描述的且如图1中所示，所述多个结构元件中的至少两个邻近结构元件可以具有比第一距离的二倍更大的彼此之间的距离。这意味着在110中，可以形成多个结构元件，其中所述多个结构元件中的至少两个邻近结构元件可以具有彼此之间的第一距离，并且所述多个结构元件中的至少两个邻近结构元件可以具有比第一距离的二倍更大的彼此之间的距离。
依照各个实施例，如参照方法100所描述的且如图1中所示的形成所述至少一个附加层可以包括在第一层上方形成至少第二层，其中该第二层可以填充所述多个结构元件中的邻近结构元件之间的剩余空间。依照各个实施例，如果所述多个结构元件中的至少两个邻近结构元件具有彼此之间的第一距离，并且所述多个结构元件中的至少两个邻近结构元件具有比第一距离的二倍更大的彼此之间的距离，那么填充所述多个结构元件中的邻近结构元件之间的剩余空间可以包括填充具有第一宽度的至少一个剩余空间，或者填充可以包括具有不同宽度的剩余空间的多个剩余空间。
依照各个实施例，如参照方法200所描述的且如图2中所示的，所述多个结构元件中的至少两个邻近结构元件可以具有比第一距离更大的彼此之间的距离。这意味着在210中，可以形成多个结构元件，其中所述多个结构元件中的至少两个邻近结构元件可以具有彼此之间的第一距离，并且所述多个结构元件中的至少两个邻近结构元件可以具有比第一距离更大的彼此之间的距离。
依照各个实施例，如参照方法200所描述的且如图2中所示的形成所述至少一个附加层可以包括在第一层上方形成第二层并且之后在第二层上方形成第三层，其中第二层和第三层中的至少一个可以填充所述至少两个邻近结构元件之间的剩余空间。依照各个实施例，如果所述多个结构元件中的至少两个邻近结构元件具有彼此之间的第一距离，并且所述多个结构元件中的至少两个邻近结构元件具有比第一距离更大的彼此之间的距离，那么填充所述多个结构元件中的邻近结构元件之间的剩余空间可以包括填充具有第一宽度的至少一个剩余空间并且填充具有比第一宽度更大的宽度的至少一个剩余空间。
依照各个实施例，如参照方法100在110中以及参照方法200在210中所描述的，在载体上方和在载体中的至少一个中形成多个结构元件可以包括形成多个结构元件，其中所述多个结构元件中的每个结构元件可以具有至少一个侧壁和至少一个上表面。依照各个实施例，所述多个结构元件的上表面可以彼此平行地延伸，或者可以具有与平行于彼此的小偏差，并且可以被对准为平行于载体表面，或者可以具有与平行于载体表面的小偏差。依照各个实施例，所述多个结构元件的侧壁可以彼此平行地延伸，或者可以具有与平行于彼此的小偏差，并且可以被对准为垂直于载体表面，或者可以具有与垂直于载体表面的小偏差。
依照各个实施例，多个结构元件可以在载体中例如通过移除形成载体的材料的部分（例如通过使用至少一个图案化工艺对载体图案化）而形成。此外，依照各个实施例，在载体中形成多个结构元件可以包括分层工艺，例如可以在载体中提供所述多个结构元件的载体图案化之后执行的分层工艺。依照各个实施例，所述多个结构元件中的每一个的所述至少一个上表面可以与载体表面形成共同的表面。
依照各个实施例，多个结构元件可以在载体上方例如通过使用至少一个分层工艺和至少一个图案化工艺以在载体上方提供所述多个结构元件而形成。依照各个实施例，所述多个结构元件的上表面可以形成共同的表面。
依照各个实施例，所述多个结构元件中的至少一个结构元件的基础区域可以具有矩形形状，或者可以具有与矩形形状的小偏差（该基础区域可以在顶视图中或者在与载体表面平行的截面中看见）。依照各个实施例，所述多个结构元件中的至少一个结构元件的截面可以具有矩形形状，或者可以具有与矩形形状的小偏差。如前面所提到的小偏差可以是例如从0度到5度的角度范围内（例如1°到5°，例如0.1°到2°，或者在类似范围内）的偏差。
依照各个实施例，参照基础区域的形状和结构元件的截面的形状，除了一些微小的差别之外，结构元件可以为例如长方体。依照各个实施例，至少一个结构元件可以为鳍状物。依照各个实施例，所述多个结构元件中的所有结构元件可以具有相同的形状，例如鳍状物的形状。依照各个实施例，所述多个结构元件可以包括可能具有各种形状的结构元件。依照各个实施例，所述多个结构元件中的至少一个结构元件可以具有与所述多个结构元件中的另一个结构元件不同的形状。依照各个实施例，所述多个结构元件中的至少一个结构元件可以具有与所述多个结构元件中的另一个结构元件不同的外部尺寸（或大小）。
图3A示意性地示出了依照各个实施例的初始加工阶段的载体302的截面。依照各个实施例，如前面所描述的，载体302可以是硅晶片、硅衬底或者包括另一种半导体材料的载体。依照各个实施例，载体302可以具有主要加工表面304，依照一些实施例，该表面可以是载体302的上表面。
如上面在110中参照图1中图示的方法100所描述的，多个结构元件可以在载体302上方和载体302中的至少一个中形成，其中依照各个实施例，至少两个邻近结构元件可以具有彼此之间的第一距离，并且至少两个邻近结构元件可以具有比第一距离的二倍更大的彼此之间的距离。
图3B示意性地示出了第一加工阶段处的包括多个结构元件（也称为结构301）的载体302的截面。如图3B中所示，结构301可以在载体302中形成。依照各个实施例，结构301可以包括多个结构元件302a-302e（五个结构元件302a、302b、302c、302d和302e作为实例而被示出，然而，结构元件的数量可以比5更小或者比5更大，并且通常可以为大于1的任何数量），其中至少两个邻近结构元件（例如在所示实施例中结构元件302a和302b以及302d和302a）可以具有彼此之间的第一距离303，并且至少两个邻近结构元件（例如在所示实施例中结构元件302b和302c以及302c和302e）可以具有比第一距离303的二倍更大的彼此之间的距离305。
依照各个实施例，所述多个结构元件302a-302e中的每一个可以具有第一侧壁306a、第二侧壁306b和上表面306c，如针对结构元件302a和302b示例性地示出的。依照各个实施例，两个邻近结构元件之间的距离可以是这两个邻近结构元件面向彼此的对应第一和第二侧壁306a、306b之间的距离，例如两个邻近结构元件302a和302b之间的第一距离303可以是结构元件302a的第二侧壁306b与结构元件302b的第一侧壁306a之间的距离。依照各个实施例，两个邻近结构元件302b和302c之间的距离305（例如结构元件302b的第二侧壁306b与结构元件302c的第一侧壁306a之间的距离）可以比邻近结构元件302a和302b之间的第一距离303的二倍更大。此外，依照各个实施例，载体302的表面304可以与载体302中形成的所述多个结构元件302a-302e中的每个结构元件的各自上表面306c形成共同的表面。
依照各个实施例，如图3B中所示的结构元件302a、302b、302c、302d、302e的上表面306c可以彼此平行地延伸，或者可以具有与平行于彼此的小偏差，并且可以被对准为平行于载体302表面304，或者可以具有与平行于载体302表面304的小偏差。依照各个实施例，如图3B中所示，结构元件的第一和第二侧壁306a、306b可以彼此平行地延伸，或者可以具有与平行于彼此的小偏差，并且可以被对准为垂直于载体302表面304，或者可以具有与垂直于载体302表面304的小偏差。
依照各个实施例，结构元件302a、302b、302c、302d、302e的截面形状可以为矩形形状，或者可以具有与矩形的小偏差。如前面已经提到的，小偏差可以是例如从0度到5度的角度范围内（例如1°到5°，例如0.1°到2°，或者在类似范围内）的偏差。依照各个实施例，结构元件302a、302b、302c、302d、302e可以为鳍状物。依照各个实施例，所述多个结构元件302a-302e中的所有结构元件可以具有相同的形状，例如鳍状物的形状。
依照各个实施例，结构元件302a-302e可以使用上面描述的半导体加工中的技术中的一种或多种（如例如分层和图案化）形成。依照各个实施例，结构301可以在载体302中通过以下方式形成：从载体302移除材料（例如通过使用至少一个石印工艺以及随后的蚀刻工艺），使得如图3B中所示，所述多个结构元件302a-302e在载体302中形成。依照各个实施例，形成所述多个结构元件302a-302e（或者结构301）可以包括至少一个图案化工艺。依照各个实施例，形成所述多个结构元件302a-302e（或者结构301）可以包括至少一个图案化工艺和至少一个分层工艺（例如对硅晶片图案化并且随后在图案化硅晶片上方生长高温氧化物层）。
依照各个实施例，结构元件302a-302e可以包括以下至少一种材料：硅，氧化硅，氮化硅，氮氧化硅，其他半导体材料（例如锗、砷化镓和/或磷化铟），或者其他衬底材料，例如金属氧化物和/或金属氮化物。依照各个实施例，如下文中所描述的，如本文所描述的工艺可以不限于由特定载体材料形成的结构元件。
依照各个实施例，多个结构元件可以在载体上方形成，其中至少一个分层工艺和至少一个图案化工艺可以用来形成所述多个结构元件。依照各个实施例，这些结构元件可以通过使用形成所述多个结构元件的所述至少一个分层工艺（例如沉积硅层）和所述至少一个图案化工艺（例如对先前沉积的硅层图案化）由任何适当的或希望的材料形成。依照各个实施例，在载体上方形成多个结构元件可以得到与图3B中所示的结构301类似的结构，并且因此如这里参照结构301所描述的工艺也可以应用于类似的结构，其中所述多个结构元件在载体上方形成。
如上面在120中参照图1中图示的方法100所描述的，第一层可以沉积在所述多个结构元件上方，其中第一层可以具有等于所述至少两个邻近结构元件之间的第一距离的厚度。
图3C示意性地示出了第二加工阶段处的载体302的截面，其中第一层308可以沉积在所述多个结构元件302a-302e上方，其中第一层308可以具有等于两个邻近结构元件302a和302b之间以及两个邻近结构元件302d和302a之间的第一距离303的厚度309，如图所示。依照各个实施例，第一距离303以及因而第一层的厚度309可以是所述多个结构元件中包含的（例如结构301中包含的）任何两个邻近结构元件之间的最小距离。依照各个实施例，所述多个结构元件中的任何两个邻近结构元件可以具有第一距离303，或者大于第一距离303的二倍的任何距离，例如距离305。
如图3C中所示，第一层308可以覆盖结构301，这意味着也可以利用第一层308的材料覆盖具有比第一距离303的二倍更大的距离的那些邻近结构元件之间的区块的底部表面（例如邻近结构元件302c和302e之间的区块311的底部表面）。
依照各个实施例，第一层308可以不覆盖具有比第一距离303的二倍更大的距离的那些邻近结构元件之间的区块的底部表面，例如结构元件302c和302e之间的区块311的底部表面，或者在将第一层308沉积到结构301上方之后可以将第一层308部分地从那些区块，例如结构元件302c、302e之间的区块311中的底部表面移除（例如通过使用图案化工艺）。依照各个实施例，第一层308可以覆盖结构元件302b的第二侧壁306b和结构元件302e的第一侧壁306a，其中这些区块不经由第一层308的材料电连接。
依照各个实施例，可以使用如上面所描述的共形工艺，例如CVD、LPCVD、原子层沉积（例如ALCVD）沉积第一层308，使得结构元件302a-302e的侧壁306a、306b处的第一层308的厚度309可以与结构元件302a-302e的上表面306c上的相同。依照各个实施例，第一层308可以包括导电材料，如例如金属、合金以及导电半导体材料（例如铝、铝-硅合金、铝-铜合金、镍铬铁合金（镍、铬和/或铁的合金）、钨、钛、钼或金（等等））中的至少一种。依照各个实施例，第一层308可以包括硅（例如多晶体硅），例如导电硅（例如掺杂的硅，例如掺杂的多晶体硅）。依照各个实施例，第一层308的材料可以选自可以关于结构301中包含的结构元件302a-302e的材料选择性地蚀刻的材料组。依照各个实施例，第一层308的材料可以选自可以关于结构301中包含的所述多个结构元件302a-302e的表面材料选择性地蚀刻的材料组。
依照各个实施例，如图3C中所示，共形地沉积具有等于两个邻近结构元件302a和302b之间（以及依照所示的实施例还有两个邻近结构元件302d和302a之间）的第一距离303的厚度的第一层308可以导致在具有比第一距离303的二倍更大的彼此之间的距离的邻近结构元件之间（例如依照所示的实施例在具有距离305的结构元件302b和302c之间，以及还有结构元件302c和302e之间）形成剩余空间310。依照各个实施例，剩余空间310的横向延伸可以足够大以便随后使用附加的分层工艺填充。依照各个实施例，第一层308的层厚度可以处于从大约10nm到大约200nm，例如从大约30nm到大约150nm，例如从大约60nm到大约120nm的范围内，例如依照一个实施例为大约90nm的层厚度（或者依照另一个实施例大于200nm）。依照各个实施例，剩余空间310的横向延伸（例如距离305减去第一距离303的二倍）可以大于20nm，例如处于大约20nm到大约1000nm的范围内。
如上面在130中参照图1中图示的方法100所描述的，可以在第一层上方形成至少一个附加层，其中如下文中参照图3D进一步详细地描述的，所述至少一个附加层可以覆盖第一层的暴露表面。
图3D示意性地示出了第三加工阶段处的载体302的截面，其中在第一层308上方形成附加层312。因此，可以获得结构301a。依照各个实施例，附加层312可以如图3D所示覆盖第一层308。依照各个实施例，附加层312可以包括绝缘材料。依照各个实施例，附加层312可以包括氧化物，例如氧化硅。依照各个实施例，附加层312可以包括氮化物，例如氮化硅或者氮化钛。依照各个实施例，附加层312可以包括碳。依照各个实施例，附加层312的材料可以选自适当材料组，使得第一层308的材料可以关于附加层312选择性地蚀刻。依照各个实施例，附加层312可以包括与结构301中包含的所述多个结构元件302a-302e相同的材料。依照各个实施例，附加层312可以包括与结构元件302a-302e的表面层相同的材料。
依照各个实施例，附加层312可以通过上面描述的分层工艺形成。依照各个实施例，附加层312可以使用如上面所描述的CVD或PVD进行沉积。依照各个实施例，附加层312可以使用第一层308的热氧化（例如RTO）或者热氮化（例如快速热氮化）进行生长，其中可以在第一层308上方形成高温氧化物（高温氧化硅）或者高温氮化物（高温氮化硅）。
依照各个实施例，附加层312可以填充两个邻近结构元件302b和302c之间以及依照这个实施例还有两个邻近结构元件302c和302e之间的剩余空间310。依照各个实施例，附加层312可以填充两个邻近结构元件（例如结构元件302b和302c）之间的剩余空间，这些结构元件具有比第一距离303的二倍更大的彼此之间的距离（例如两个邻近结构元件302b和302c之间的距离305，其中距离305比两个邻近结构元件302a和302b之间的第一距离303的二倍更大）。
依照各个实施例，可以通过使用超过一种分层工艺在第一层308上方形成超过一个附加层。依照各个实施例，这些附加层中的至少一层可以通过如上面所描述的第一层308的热氧化或热氮化而形成。依照各个实施例，这些附加层中的至少一层可以使用沉积工艺，如例如CVD工艺或PVD工艺（例如使用CVD工艺沉积氧化硅）而形成。
依照各个实施例，这些附加层中的至少一层可以通过共形沉积工艺（例如LPCVD、原子层沉积、ALCVD）或者共形生长工艺（例如高温氧化物层的共形生长或者例如高温氮化物层的共形生长）而形成。如果例如两个邻近结构元件之间的剩余空间具有小的宽度（例如从大约10nm到大约100nm的范围内，例如大约20nm与大约75nm之间，例如从大约20nm到大约1000nm的范围内的宽度），那么至少一个共形附加层可以填充具有该小宽度的剩余空间。
如上面在140中参照图1中图示的方法100所描述的，可以移除所述至少一个附加层的部分以便部分地暴露第一层，这将在下文中参照图3E进一不详细地进行描述。
图3E示意性地示出了第四加工阶段处的载体302的截面，其中可以部分地移除附加层312。依照各个实施例，在部分地移除附加层312之后，附加层312的部分可以保持（称为附加层312的剩余部分312a）。如图3E中所示，依照各个实施例，可以通过蚀刻图3D中所示的结构301a的表面而部分地移除附加层312。依照各个实施例，可以通过使用至少一个蚀刻工艺（例如反应离子蚀刻，例如化学机械抛光）而部分地移除附加层312。依照各个实施例，所述至少一个蚀刻工艺对于附加层312可以是选择性的，使得第一层308在相同的时刻工艺中可以不被蚀刻，如图3E中所示。依照各个实施例，移除附加层312的部分可以部分地暴露第一层308。依照各个实施例，可以暴露第一层308的一个或多个区块314，如图3E中所示。
如上面在150中参照图1中图示的方法100所描述的，可以部分地移除第一层，其中如下文中参照图3F将进一步详细地描述的，部分地暴露所述至少两个邻近结构元件的至少一个侧壁。
图3F示意性地示出了第五加工阶段处的载体302的截面，其中部分地移除了第一层308，其中部分地暴露所述多个结构元件302a-302e的侧壁306a、306b。依照各个实施例，可以使用像例如等离子体蚀刻工艺那样的蚀刻工艺部分地移除第一层308。依照各个实施例，可以使用反应离子蚀刻部分地移除第一层308。依照各个实施例，部分地移除第一层308的蚀刻工艺对于第一层308的材料和附加层312的材料可以是选择性的，这意味着结构元件302a-302e以及附加层312的剩余部分312a在该工艺中可以不被蚀刻。因此，依照各个实施例，结构元件302a-302e的侧壁306a、306b处的第一层308的剩余材料的高度316对于所述多个结构元件302a-302e中的每个结构元件而言可以是相同的（或者基本上相同），但是两个邻近结构元件302b和302c之间以及两个邻近结构元件302c和302e之间的距离305可以大于结构元件302a、302b之间的第一距离303的二倍。关于这点，必须指出的是，可以通过具有比第一距离303的二倍更大的距离的结构元件之间的附加层312的剩余材料（例如附加层312的剩余部分312a）降低或者防止蚀刻速率对于宽高比的依赖性，因为用于蚀刻第一层308的实际开放区域可以通过如图3F中所示等于第一距离303的第一层308的层厚度309限定。
依照各个实施例，当部分地蚀刻覆盖结构元件302a-302e的侧壁306a、306b的第一层308时，第一层308的剩余部分的高度316，换言之蚀刻结果，可以不取决于邻近结构元件之间的距离。这意味着结构元件的侧壁306a、306b的暴露区域（例如如图3F中所示的暴露区域314a和314b）对于所述多个结构元件302a-302e中的每个结构元件可以是相同的。
在下文中，描述参照如图1中所示且在图3A至图3F和伴随的描述中举例说明的所描述的方法100的各种修改、扩展和细节。
参照方法100，在各个实施例中，可以在140中移除所述至少一个附加层的部分以便部分地暴露第一层。其后，可以在150中部分地移除第一层，其中部分地暴露所述至少两个邻近结构元件的至少一个侧壁。依照各个实施例，方法100也可以在如图3G中示例性地示出的以下修改中执行（在140中）。
图3G示出了可以移除附加层312的部分，使得所述多个结构元件302a-302e的上表面暴露。关于这点，也可以在140中移除第一层308的部分。由于移除附加层312的部分和第一层308的部分（例如通过使用CMP工艺或者另一种适当的表面蚀刻工艺），可以形成暴露至少一个结构元件的上表面306c（结构元件302a的上表面306c）的平整表面。
结果，依照各个实施例，彼此之间具有第一距离303的两个邻近结构元件之间的第一层308的剩余部（例如如图3G中所示，两个邻近结构元件302a和302b之间的第一层308的剩余部308a）以及结构元件与附加层312的剩余部分312a之间的第一层308的剩余部（结构元件302b（或302c）与两个邻近结构元件302b和302c之间的附加层312a的剩余部分312a之间的第一层308的剩余部308b（或308c））可以具有与这些邻近结构元件之间的距离（例如如图3B中所示的距离303或距离305）无关的相同宽度（例如等于第一距离303的宽度）。依照各个实施例，覆盖结构元件302a-302e的侧壁306a、306b（如图3G中所示）的第一层308的材料（例如第一层308的剩余部308a、308b和308c）可以具有相同大小的开放区域，使得所述多个结构元件302a-302e中的每个结构元件可以具有相似的周围环境，而不管邻近结构元件之间的距离303、305不同。
参照方法100，在140中如图3G中所示且在伴随的说明中所描述的移除所述至少一个附加层的部分之后，可以在150中部分地移除第一层，其中部分地暴露所述至少两个邻近结构元件的至少一个侧壁。
如图3H中所图示的，可以执行选择性蚀刻工艺（例如反应离子蚀刻），移除第一层308的材料的部分，其在如上面关于图3G所描述的部分地移除附加层312之后保持在所述多个结构元件302a-302e中的邻近结构元件之间。依照各个实施例，由于邻近结构元件302b和302c之间的附加层312的剩余部分312a的原因，如图3H中所示，用于蚀刻第一层308的开放区域对于所述多个结构元件302a-302e中的所有结构元件而言可以是相同的（例如，开放区域可以由第一距离303限定）。
图2示出了依照各个实施例的用于加工载体的方法200的流程图，其中用于加工载体的方法200可以在一定程度上类似于方法100。具体地，方法200中的210可以以与方法100中的110相同的方式执行，并且可以包括与110相同的材料和工艺；方法200中的230可以以与方法100中的130相同的方式执行，并且可以包括与130相同的材料和工艺；方法200中的240可以以与方法100中的140相同的方式执行，并且可以包括与140相同的材料和工艺；方法200中的250可以以与方法100中的150相同的方式执行，并且可以包括与150相同的材料和工艺，而方法200中的220可以与方法100中的120不同，并且可以包括在所述多个结构元件上方沉积第一层，该第一层如图所示具有小于所述至少两个邻近结构元件之间的第一距离的一半的厚度。此外，依照各个实施例，可以在210中在载体302上方和在载体302中的至少一个中形成多个结构元件（例如图4A中所示的结构元件402a、402b、402c、402d和402e），其中所述多个结构元件中的至少两个邻近结构元件（例如两个邻近结构元件402a和402b）可以具有彼此之间的第一距离（例如图4A中所示的第一距离403），并且所述多个结构元件中的至少两个邻近结构元件（例如图4A中所示的两个邻近结构元件402b和402c）可以具有比第一距离更大的彼此之间的距离（例如图4A中所示的距离405）。
图4A示意性地示出了第二加工阶段处的载体302的截面，其中可以在多个结构元件402a-402e（五个结构元件402a、402b、402c、402d和402e作为实例而被示出，然而，结构元件的数量可以比5更小或者比5更大，并且通常可以为大于1的任何数量）上方沉积第一层408，其中第一层408可以具有比两个结构元件402a和402b之间的第一距离403的一半更小的厚度409。依照各个实施例，第一距离403可以是所述多个结构元件402a-402e中包含的任何两个邻近结构元件之间的最小距离。换言之，所述多个结构元件中的任何两个邻近结构元件可以具有大于或等于第一距离403的距离。
如图4A中所示，第一层408可以覆盖所述多个结构元件402a-402e，这意味着也可以利用第一层408的材料覆盖结构元件402a-402e之间的区块（例如区块411）。依照各个实施例，类似于方法100中的120，第一层408可以在如前面所描述的共形沉积工艺中形成。依照各个实施例，类似于参照方法100所描述的第一层308，如图4A中所示的第一层408可以包括导电材料，如例如金属、合金以及导电半导体材料（例如铝、铝-硅合金、铝-铜合金、镍铬铁合金（镍、铬和/或铁的合金）、钨、钛、钼或金（等等））中的至少一种。依照各个实施例，第一层408可以包括硅（例如多晶体硅），例如导电硅（例如掺杂的硅，例如多晶体硅）。依照各个实施例，第一层408的材料可以选自可以关于用于形成结构元件402a-402e的材料选择性地蚀刻的材料组。依照各个实施例，第一层408的材料可以选自可以关于所述多个结构元件402a-402e的表面材料选择性地蚀刻的材料组。
依照各个实施例，如图4A中所示，共形地沉积具有小于第一距离403的一半的厚度的第一层408可以导致在具有彼此之间的第一距离403的两个邻近结构元件402a和402b之间形成剩余空间410a并且在具有彼此之间的距离405的两个邻近结构元件402b和402c之间形成剩余空间410b，其中距离405可以大于第一距离403。
依照各个实施例，第一距离403可以处于从大约10nm到大约300nm，例如从大约20nm到大约200nm，例如从大约70nm到大约110nm，例如从大约80nm到大约100nm，例如大约90nm，或者例如小于90nm或者例如大于90nm的范围内。
依照各个实施例，第一层408的层厚度可以处于从大约20nm到500nm，例如从50nm到200nm，例如从20nm到40nm的范围内，或者处于大约30nm，或者例如大于30nm或者例如小于30nm的范围内。
依照各个实施例，对应两个邻近结构元件之间的剩余空间（例如剩余空间410a和剩余空间410b）的横向延伸可以足够大以便在以后执行的分层工艺中使用至少一个附加的分层工艺填充。依照各个实施例，剩余空间（例如剩余空间410a（第一距离403减去第一层408的厚度409的二倍）和剩余空间410b（距离405减去第一层408的厚度409的二倍））的横向延伸可以大于20nm，例如处于大约20nm到大约1000nm的范围内。
依照各个实施例，在如参照图4A所描述的执行了方法200的220之后，可以与方法100类似地执行230、240和250，得到如图4B中所示的结构。
如图4B中所图示的，用于蚀刻第一层408的开放区域可以由第一层408的厚度409限定。依照各个实施例，可以在第一层408上方形成至少一个附加层412，其填充结构元件402a-402e之间的剩余空间（例如如图4A中所示，两个邻近结构元件402a和402b之间的剩余空间410a，以及两个邻近结构元件402b和402c之间的剩余空间410b）。依照各个实施例，附加层412的剩余部分412a（在240中移除附加层412的部分之后获得）可以填充剩余空间410a和410b。
最后，依照各个实施例，独立于两个邻近结构元件之间的距离，第一层408的材料可以保持在结构元件402a-402e与所述至少一个附加层412的剩余部分412a之间。结果，第一层408的开放区域可以与邻近结构元件之间的距离无关，并且因此依照各个实施例，用于移除第一层408的部分以便部分地暴露所述多个结构元件402a-402e的侧壁406a、406b的蚀刻工艺（例如反应等离子体蚀刻）可以与宽高比无关（例如，蚀刻速率可以与两个邻近结构元件之间的距离无关）。依照各个实施例，第一层408的开放区域可以与开放宽度成比例（例如，第一层408的开放区域418可以与结构元件402c与附加层412的剩余部分412a之间的开放宽度（等于第一层408的层厚度409）成比例）。依照各个实施例，在如上面所描述的执行方法200之后，第一层408的剩余材料可以独立于邻近结构元件之间的距离在每个地方具有相同（或者基本上相同）的高度416，如图4B中所示。
依照各个实施例，如图1中所示且参照图3A-3H所描述的方法100可以包括形成多个结构元件，其中结构元件可以包括表面层，其中该表面层可以包括与该结构元件的主体不同的材料或者由该不同材料组成。依照各个实施例，结构元件可以具有鳍状物的形状，其中该鳍状物可以包括硅，并且该鳍状物的表面层可以包括电绝缘材料（例如氧化物，例如氮化物，例如氧化硅，例如氮化硅，例如氮氧化硅等等），或者该表面层可以包括超过一个电绝缘层的叠层（例如包括氧化硅和氮化硅的氧化物-氮化物-氧化物叠层）。依照各个实施例，所述多个结构元件中的至少一个结构元件（例如所述多个结构元件中的所有结构元件）可以通过生成硅结构的对硅晶片图案化而形成，其中电绝缘表面层可以通过硅结构的高温氧化而形成。依照各个实施例，电绝缘表面层或者电绝缘表面叠层可以使用沉积工艺，例如共形沉积工艺（例如如上面所描述的共形CVD工艺）而形成。下面的图可以图示出参照所描述的方法100和方法200的各种修改、扩展和细节，其中所述多个结构元件或者所述多个结构元件中的至少一个结构元件可以包括绝缘表面层。
如图5A中所示，依照各个实施例，所述多个结构元件302a-302e可以包括电绝缘表面层502，其中表面层502可以在结构元件302a-302e的上表面306c（例如结构元件302c的上表面306c）处，在结构元件302a-302e的侧壁306a、306b（例如结构元件302c的侧壁306a、306b）以及结构元件302a-302e之间的底部区处（例如结构元件302b和302c之间的底部区506b处）形成。依照各个实施例，图5A可以图示出包括绝缘表面层502的多个结构元件302a-302e（例如多个鳍状物）的截面，其中两个邻近结构元件（例如两个邻近鳍状物）可以具有彼此之间的第一距离（例如结构元件302a和302b之间的第一距离303），并且两个邻近结构元件（例如两个其他的邻近鳍状物）可以具有彼此之间的距离（例如结构元件302b和302c之间的距离305），该距离大于第一距离（例如第一距离303）的二倍。依照各个实施例，随后，可以如上面已经描述的执行方法100的130、140、150，这可以得到如图5B中所示的与图3D-3H和伴随的描述类似的结构501。
依照各个实施例，如上面所描述的，如图2中所示且参照图4A和图4B以及参照方法100所描述的，方法200可以包括形成多个结构元件，其中结构元件可以包括表面层，其中该表面层可以包括与该结构元件的主体不同的材料。依照各个实施例，结构元件可以具有鳍状物的形状，其中依照一些实施例，该鳍状物可以包括硅，并且该鳍状物的表面层可以包括电绝缘材料（例如氧化物，例如氮化物，例如氧化硅，例如氮化硅，例如氮氧化硅等等），或者该表面层可以包括超过一个电绝缘层的叠层（例如包括氧化硅和氮化硅的氧化物-氮化物-氧化物叠层）。依照各个实施例，所述多个结构元件中的至少一个结构元件（例如所述多个结构元件中的所有结构元件）可以通过生成硅结构的对硅晶片图案化而形成，其中电绝缘表面层可以通过硅结构的高温氧化而形成。依照各个实施例，形成所述多个结构元件可以包括至少一个分层工艺（例如使用LPCVD或者原子层沉积而沉积至少一层）。
如图6A中所示，依照各个实施例，电绝缘层602可以形成多个结构元件的表面层，例如类似于图5A形成结构元件的表面。图6A图示出依照各个实施例的包括绝缘表面层602的多个结构元件402a-402e（例如多个鳍状物）的截面（五个结构元件402a、402b、402c、402d和402e作为实例而被示出，然而，结构元件的数量可以比5更小或者比5更大，并且通常可以为大于1的任何数量），其中至少两个邻近结构元件（例如至少两个邻近鳍状物）可以具有彼此之间的第一距离（例如在所示的实施例中两个邻近结构元件402a和402b之间以及两个邻近结构元件402d和402a的第一距离403），并且至少两个邻近结构元件（例如至少两个邻近鳍状物）可以具有彼此之间的距离（例如在所示的实施例中两个邻近结构元件402b和402c之间以及两个邻近结构元件402c和402e之间的距离405），该距离大于第一距离（例如第一距离403）。依照各个实施例，随后可以如上面已经描述的执行方法200的230、240和250，这可以得到如图6B中所示的与图4A和图4B以及图5A和图5B和伴随的描述类似的结构601。
依照各个实施例，结构元件的绝缘表面层（或者绝缘表面叠层）（例如表面层502或表面层602）可以具有处于大约1nm到大约100nm，例如大约2nm到大约80nm，例如大约5nm到大约40nm的范围内，例如大约5nm的范围内的厚度。
依照各个实施例，图5B和图6B中所示的结构501和结构601可以分别说明FinFET装置的截面（参见图9）。
依照各个实施例，多个结构元件可以包括由栅氧化物（绝缘层502或绝缘层602）包围的硅鳍状物，其中第一导电层（如图3G中所示覆盖结构元件302a-302e的侧壁306a、306b的第一层308的剩余部308a、308b和308c）可以形成FinFET的控制栅。依照各个实施例，控制栅的高度（例如图3H中所示的结构元件302a-302e的侧壁306a、306b处的第一层308的剩余材料的高度316，或者图4B中所示的结构元件402a-402e的侧壁406a、406b处的第一层408的剩余材料的高度416）可以对于所述多个结构元件的侧壁处的所有栅是相同的，与两个邻近结构元件之间的距离无关。依照各个实施例，可以使用如本文所描述的方法100或方法200至少部分地形成的FinFET的电特性可以对于所述多个FinFET中的所有FinFET是相同的，与两个邻近鳍状物之间的距离无关（例如由于所有FinFET可以具有相同的栅高度）。依照各个实施例，可以部分地移除第一层（例如第一层308或第一层408）以便部分地暴露所述多个鳍状物的侧壁，其中在邻近鳍状物之间的区块中移除第一层的部分可以使用像例如反应离子蚀刻或等离子体蚀刻那样的蚀刻工艺执行。依照各个实施例，由于因为应用如本文所描述的方法100或方法200而引起的结构元件的侧壁处的第一层的开放区域可以与邻近结构元件之间的距离无关，因而可以使用像例如反应离子蚀刻或等离子体蚀刻那样的蚀刻工艺，而没有或者具有降低的典型地在等离子体蚀刻或者反应离子蚀刻期间出现的载荷机制效应。
依照各个实施例，可以在230中（或者也在130中）在第一层上方形成超过一个附加层，其中所述多个附加层可以覆盖第一层的暴露表面。依照各个实施例，形成超过一个附加层可以包括在第一层上方形成第二层，并且随后在第二层上方形成第三层，其中第二层和第三层中的至少一个可以填充所述至少两个邻近结构元件之间的剩余空间。
如图7A中所示，依照各个实施例，第一剩余空间，例如如图4A中所示的结构元件402a和402b之间的剩余空间410a可以由覆盖第一层408的第二层712填充，其中第二剩余空间，例如如图4A中所示的结构元件402b和402c之间的剩余空间410b可以不完全被第二层712填充。此外，在形成第二层712之后，可以未完全被第二层712填充的剩余空间（例如如图7A中所示的剩余空间710）可以由覆盖第二层712的第三层714填充。依照各个实施例，第一层408可以例如通过使用共形沉积工艺而形成为具有小的厚度（例如从大约10nm到大约100nm的范围内的厚度，例如从大约20nm到大约50nm的范围内的厚度）。依照各个实施例，第二层712可以例如通过使用CVD工艺（如上面所描述的）而形成为具有更大的厚度（例如从100nm到1μm的范围内，例如从大约40nm到大约200nm，例如从大约80nm到大约160nm的范围内的厚度，例如依照一个实施例大约100nm或者依照另一个实施例大于100nm的层厚度）。依照各个实施例，第二层712可以通过第一层408的热氧化，例如通过形成高温氧化物，例如在第一层408包括硅（例如多晶体硅）的情况下通过形成高温氧化硅而生长。依照各个实施例，第二层712和第三层714可以包括电绝缘材料。依照各个实施例，第二层712和第三层714可以氧化物层，例如氧化硅层，或者氮化物层，例如氮化硅层。
依照各个实施例，形成附加层（例如附加层312，例如附加层412）或者所述多个附加层，例如第二层（例如第二层712）和第三层（例如第三层714）的一种或多种材料可以选自适当材料组，使得第一层（例如第一层308或408）可以在150和250中选择性地蚀刻，其中可以部分地移除第一层，部分地暴露至少两个邻近结构元件的侧壁。例如，依照各个实施例，第一层可以包括硅，并且所述至少一个附加层可以包括氧化硅。依照各个实施例，所述多个结构元件的表面层（例如表面层502，例如表面层602）或者所述多个结构元件（例如结构元件302a、302b和302c，例如结构元件402a、402b和402c）可以包括氧化硅，使得第一层（例如第一层308或408）可以关于结构元件和所述至少一个附加层（例如附加层312，例如附加层412，例如第二层712和第三层714）选择性地蚀刻。
依照各个实施例，如参照图7A所描述的第一层408的选择性蚀刻工艺可以类似于参照前面描述的方法100和方法200的工艺得到如图7B中所示的结构701。
依照各个实施例，由于开口（例如孔、凹口或沟槽）通常也可以称为结构元件（例如孔阵列可以分别生成两个邻近孔之间的剩余材料的复杂结构），因而必须指出的是，在参照方法100和方法200的描述中，开口（例如孔、凹口或沟槽）本身不可以被看作结构元件，但是至少一个开口（例如至少一个孔、至少一个凹口或至少一个沟槽）可以生成至少一个结构元件，其中所述至少一个结构元件可以通过邻近开口（例如邻近孔、邻近凹口或邻近沟槽）之间的剩余材料形成。在这种情况下，两个邻近结构元件之间的距离可以由开口（例如孔、凹口或沟槽）的横向延伸限定，并且生成的结构元件的宽度可以由邻近开口（例如孔、凹口或沟槽）的对应侧壁之间的距离限定。依照各个实施例，如图1中所示的110中所包括的，在载体上方和在载体中的至少一个中形成多个结构元件可以包括通过形成开口（例如孔、沟槽和凹口中的至少一个）而生成至少一个结构元件。
依照各个实施例，如参照方法100和方法200所描述的在载体上方和在载体中的至少一个中形成的多个结构元件可以包括如图8中示例性地示出的形成多个孔。依照各个实施例，图8示出了包括多个孔804a、804b的载体302的顶视图801和截面802（两个孔804a和804b作为实例而被示出，然而，孔的数量可以大于2，并且通常可以为大于或等于2的任何整数）（例如在第一加工阶段，如例如在方法100和200中的110或210分别被执行之后），其中至少一个孔（例如孔804a）可以具有第一直径803，并且至少一个孔（例如孔804b）可以具有比第一直径803更大的直径805。
如图8中所示，依照各个实施例，如上面参照方法100和方法200所描述的两个邻近结构元件之间的距离在这种情况下可以由孔的横向延伸（例如如图8中所示对应孔的直径）限定，并且生成的结构元件（例如生成的结构元件807）的宽度可以由两个邻近孔的对应侧壁之间的距离，例如最小距离（例如距离807a）限定（例如由第一孔804a的侧壁806a与第二孔804b的侧壁806b之间的距离807a限定）。依照各个实施例，如图1中所示的方法100和图2中所示的方法200中所包括的，在载体上方和在载体中的至少一个中形成多个结构元件可以包括通过形成至少一个孔而生成至少一个结构元件。
如通过图8中所示的实例可以看出的，方法100和方法200也可以应用到包括多个孔的载体302上，其中至少一个孔804a可以具有第一直径803，并且至少一个孔804b可以具有比第一直径更大的直径805（例如参照方法200），或者其中至少一个孔804a可以具有第一直径803，并且至少一个孔804b可以具有比第一直径803的二倍更大的直径805（例如参照方法100）。类似地，如果如上面所描述的执行方法100或方法200，则所述多个孔的侧壁（如图8中所示的侧壁806a和806b）处的第一层的剩余材料的高度可以对于所有孔具有相同的高度，与孔的各自直径（例如直径803和805）无关。关于这点，依照各个实施例，通过使用如上面所描述的方法100或方法200，可以降低或者可以避免部分地覆盖多个孔的各自侧壁的结构（例如部分地移除的第一层）的形成期间的载荷效应（例如依赖于宽高比的蚀刻）。
依照各个实施例，孔（例如804a或804b）的直径可以处于从大约5nm到大约200nm，例如大约20nm到大约150nm，例如大约60nm到大约120nm的范围内，或者依照一个实施例可以为大约90nm（或者依照另一个实施例大于200nm）。
依照各个实施例，如图9中示例性地示出的，如参照方法100和方法200所描述的在载体上方和在载体中的至少一个中形成的多个结构元件可以包括形成多个凹口（或沟槽）。依照各个实施例，图9示出了包括多个凹口（或沟槽）（如例如凹口904a和凹口904b）的载体302（例如在第一加工阶段，如例如在执行了110或210之后）的顶视图901和截面图902，其中至少一个凹口（例如凹口904a）可以具有第一延伸903，并且至少一个凹口（例如凹口904b）可以具有比第一延伸903更大的延伸905。依照各个实施例，凹口904a的第一延伸903可以限定两个邻近结构元件之间的第一距离（例如结构元件302a与结构元件302b之间的第一距离903），并且凹口904b的延伸905（大于第一延伸903）可以限定两个邻近结构元件之间的距离（例如结构元件302b与结构元件302c之间的距离905），该距离大于第一距离（例如结构元件302a与结构元件302b之间的第一距离903）。
如图9中所示，依照各个实施例，如上面参照方法100和方法200所描述的两个邻近结构元件之间的距离在这种情况下可以由凹口的横向延伸来限定，并且相应结构元件（例如生成的结构元件302b）的宽度可以由两个邻近凹口的对应侧壁之间的距离（例如距离907a）限定（例如由凹口904b的侧壁906a与凹口904c的侧壁906b之间的距离907a限定）。依照各个实施例，如图1中所示的方法100和图2中所示的方法200中包括的在载体上方和在载体中的至少一个中形成多个结构元件可以包括通过形成至少一个凹口（或沟槽）而生成至少一个结构元件。
如通过图9中所示的实例可以看出的，方法100和方法200也可以应用到包括多个凹口（或沟槽）的载体302，其中至少一个凹口（或沟槽）可以具有第一延伸，并且至少一个凹口（或沟槽）可以具有比第一延伸更大的延伸（例如参照方法200），或者其中至少一个凹口（或沟槽）可以具有第一延伸，并且至少一个凹口（或沟槽）可以具有比第一延伸的二倍更大的延伸（例如参照方法100）。类似地，如果如上面所描述的执行方法100或方法200，则所述多个凹口（或沟槽）的侧壁（例如侧壁906a和906b）处的第一层的剩余材料的高度可以对于所有凹口（或沟槽）具有相同的高度，与凹口（或沟槽）的各自延伸（例如延伸903和905）无关。关于这点，依照各个实施例，通过使用如上面所描述的方法100或方法200，可以降低或者可以避免部分地覆盖多个凹口（或沟槽）的各自侧壁的结构（例如分别在方法100或200中的150或250之后部分地移除的第一层308或408）的形成期间的载荷效应（例如依赖于宽高比的蚀刻）。
此外，依照各个实施例，第一距离（例如距离303、403、803、903）可以处于从大约10nm到大约300nm，例如从大约20nm到大约200nm，例如从大约70nm到大约110nm，例如从大约80nm到大约100nm，例如大约90nm，或者例如小于90nm或者例如大于90nm的范围内。依照各个实施例，至少两个邻近结构元件可以具有比相应第一距离（例如距离303、403、803、903）更大的彼此之间的距离（例如距离305、405、805、905），例如距离305、405、805、905可以处于从大约10nm到大约600nm，例如从大约50nm到大约500nm，例如从大约90nm到大约300nm，例如从大约170nm到大约300nm，例如小于180nm或者例如大于180nm的范围内。
依照各个实施例，至少两个邻近结构元件可以具有彼此之间的距离，该距离是两个邻近结构元件之间的第一距离的倍数（例如依照一些实施例三倍、五倍或者七倍于第一距离，或者依照其他实施例为第一距离的其他倍数）。依照各个实施例，至少两个邻近结构元件可以具有彼此之间的距离，该距离是两个邻近结构元件之间的第一距离的三倍（例如，第一距离可以为大约90nm，并且两个邻近结构元件可以具有大约270nm的彼此之间的距离）。
依照各个实施例，结构元件的宽度（或者横向延伸）可以处于从大约10nm到200nm，例如大约20nm到大约170nm，例如大约70nm到大约110nm，例如大约80nm到大约100nm的范围内，例如大约90nm。
依照各个实施例，所述多个结构元件中的至少一个结构元件可以具有与其他结构元件不同的高度。此外，依照各个实施例，至少一个开口，例如至少一个凹口、至少一个沟槽或者至少一个孔（如图8和图9中所示）可以具有与其他开口，例如凹口、沟槽或者孔不同的深度。结果，依照各个实施例，结构元件的侧壁可以不必具有相同的大小（或者相同的面积）。
依照各个实施例，所述多个结构元件中的至少一个结构元件可以为伪结构元件，其可以在集成电路中没有电气功能。依照各个实施例，所述多个结构元件中的至少一个结构元件可以相对于其他结构元件不同地设计。
依照另一个实施例，第一层（例如第一层308或第一层408）可以不覆盖至少一对邻近结构元件之间的区块的底部表面（例如如图3C中所示结构元件302c和302e之间的区块311的底部表面，或者如图4A中所示结构元件402c和402e之间的区块411的底部表面）。依照另一个实施例，可以在结构元件上方沉积第一层（例如第一层308或第一层408）（例如通过使用图案化工艺）之后，将第一层（例如第一层308或第一层408）部分地从结构元件之间的区块的底部表面（例如从如图3C中所示结构元件302c和302e之间的区块311的底部表面，或者从如图4A中所示结构元件402c和402e之间的区块411的底部表面）移除。依照另一个实施例，第一层（例如第一层308或第一层408）可以至少部分地覆盖结构元件的侧壁（例如结构元件302a-302e的侧壁306a、306b，或者结构元件402a-402e的侧壁406a、406b），其中各结构元件的侧壁处由第一层308的材料形成的区块（或者至少两个区块）不经由第一层308的材料彼此电连接。
依照各个实施例，如上文中关于结构元件的“表面层或者表面叠层”或者多个结构元件的“表面层”所使用的术语“表面层”可以涉及至少所述多个结构元件中的每个结构元件的上表面和侧壁。
依照各个实施例，两个邻近结构元件的邻近侧壁处的导电第一层提供的两个控制栅（例如两个邻近FinFETS的两个邻近控制栅）可以由于这两个邻近结构元件之间的第一层的剩余材料的原因而彼此电连接（例如，如例如图5A和图5B中所示的结构元件302b和302c之间的底部区506b可以电连接由第一层308提供的对应控制栅）。
依照另一个实施例（图中未示出），（例如FinFETS的）结构元件的各自侧壁处的导电第一层提供的控制栅可以不通过两个邻近结构元件之间的第一层的剩余材料（例如如例如图5A和图5B中所示的通过结构元件302b和302c之间的底部区506b中的剩余材料）彼此电连接。因此，依照各个实施例，例如在可以在第一层上方形成所述至少一个附加层（例如在层308上方形成层312）之前，可以移除电连接两个邻近结构元件的各侧壁处的两个邻近控制栅的两个邻近结构元件之间的底部区中的剩余材料（例如如例如图5A和图5B中所示的结构元件302b和302c之间的底部区506b中的第一层308的剩余材料）。
依照各个实施例，可以在第一层上方形成所述至少一个附加层之前，可以移除第一层的部分，使得FinFETS的栅可以彼此分开。
依照各个实施例，一种用于加工载体的方法可以包括：在载体上方和在载体中的至少一个中形成多个结构元件，其中所述多个结构元件中的至少两个邻近结构元件具有彼此之间的第一距离；在所述多个结构元件上方沉积第一层，该第一层具有等于所述至少两个邻近结构元件之间的第一距离的厚度；在第一层上方形成至少一个附加层，其中所述至少一个附加层可以覆盖第一层的暴露表面；移除所述至少一个附加层的部分以便部分地暴露第一层；部分地移除第一层，其中所述至少两个邻近结构元件的至少一个侧壁可以部分地暴露。
依照各个实施例，一种用于加工载体的方法可以包括：在载体上方和在载体中的至少一个中形成多个结构元件，其中所述多个结构元件中的至少两个邻近结构元件具有彼此之间的第一距离；在所述多个结构元件上方沉积第一层，该第一层具有小于所述至少两个邻近结构元件之间的第一距离的一半的厚度；在第一层上方形成至少一个附加层，其中所述至少一个附加层可以覆盖第一层的暴露表面；移除所述至少一个附加层的部分以便部分地暴露第一层；以及部分地移除第一层，其中所述至少两个邻近结构元件的至少一个侧壁部分地暴露。
依照各个实施例，所述多个结构元件可以在载体的主要加工表面上方形成。
依照各个实施例，所述多个结构元件可以在所述多个结构元件中的至少一个结构元件的表面处包括至少一个电绝缘层。
依照各个实施例，所述至少一个电绝缘层可以包括氧化物层。
依照各个实施例，所述多个结构元件中的至少一个结构元件可以具有鳍状物的形状。
依照各个实施例，所述多个结构元件中的至少一个结构元件可以为FinFET的部分。
依照各个实施例，在所述多个结构元件上方沉积第一层可以包括在所述多个结构元件上方共形地沉积第一层。
依照各个实施例，第一层可以包括至少一种导电材料。
依照各个实施例，第一层可以包括导电多晶体硅。
依照各个实施例，在第一层上方形成所述至少一个附加层可以包括使用共形沉积工艺沉积至少一层。
依照各个实施例，在第一层上方形成所述至少一个附加层可以包括使用热氧化生长至少一层。
依照各个实施例，所述至少一个附加层可以包括与第一层的材料不同的材料。
依照各个实施例，在第一层上方形成所述至少一个附加层可以包括：在第一层上方形成至少第二层，其中第二层可以填充所述多个结构元件中的邻近结构元件之间的剩余空间。
依照各个实施例，所述多个结构元件中的至少两个邻近结构元件可以具有比第一距离的二倍更大的彼此之间的距离。
依照各个实施例，所述多个结构元件中的至少两个邻近结构元件可以具有比第一距离的二倍更大的彼此之间的距离，其中第一层可以具有等于第一距离的厚度。
依照各个实施例，所述多个结构元件中的至少两个邻近结构元件（例如至少一对邻近结构元件）可以具有彼此之间的第一距离，并且所述多个结构元件中的至少两个邻近结构元件（例如至少另一对邻近结构元件）可以具有比第一距离的二倍更大的彼此之间的距离，其中第一层可以在所述多个结构元件上方形成，第一层具有等于第一距离的厚度。
依照各个实施例，形成所述至少一个附加层可以包括：在第一层上方形成第二层并且在第二层上方形成第三层，其中第二层和第三层中的至少一个可以填充所述多个结构元件中的至少两个邻近结构元件之间的剩余空间。
依照各个实施例，所述多个结构元件中的至少两个邻近结构元件可以具有彼此之间的第一距离，并且所述多个结构元件中的至少两个邻近结构元件可以具有比第一距离更大的彼此之间的距离。
依照各个实施例，所述多个结构元件中的至少两个邻近结构元件可以具有比第一距离更大的彼此之间的距离。
依照各个实施例，所述多个结构元件中的至少两个邻近结构元件可以具有比第一距离更大的彼此之间的距离，其中第一层可以在所述多个结构元件上方形成，第一层具有小于第一距离的一半的厚度。
依照各个实施例，所述多个结构元件中的至少两个邻近结构元件（例如至少一对邻近结构元件）可以具有彼此之间的第一距离，并且所述多个结构元件中的至少两个邻近结构元件（例如至少另一对邻近结构元件）可以具有比第一距离更大的彼此之间的距离，其中第一层可以在所述多个结构元件上方形成，第一层具有小于第一距离的一半的厚度。
依照各个实施例，移除所述至少一个附加层的部分以便部分地暴露第一层可以包括部分地移除所述至少一个附加层并且移除第一层的部分，使得共同的表面暴露，其中该共同的表面可以至少由所述多个结构元件的上表面（例如如参照图3B所描述的附加地也由载体的表面）形成。依照各个实施例，通过部分地移除所述至少一个附加层并且移除第一层的部分而暴露共同的表面可以包括CMP工艺，该工艺对于所述至少一个附加层和第一层的特定材料可以是选择性的或者非选择性的。
依照各个实施例，一种用于加工载体的方法可以包括：在载体上方和在载体中的至少一个中形成多个结构元件，其中至少两个邻近结构元件可以具有彼此之间的第一距离，并且至少两个邻近结构元件可以具有比第一距离更大的彼此之间的距离；在载体上方沉积第一层，该第一层具有小于第一距离的一半的厚度；在沉积第一层之后利用填充材料填充邻近结构元件之间的剩余空间；以及部分地移除第一层，其中所述多个结构元件中的至少一个结构元件的至少一个侧壁可以部分地暴露。
依照各个实施例，一种用于加工载体的方法可以包括：在载体上方和在载体中的至少一个中形成多个结构元件，其中至少两个邻近结构元件可以具有彼此之间的第一距离，并且至少两个邻近结构元件可以具有比第一距离的二倍更大的彼此之间的距离；在载体上方沉积第一层，该第一层具有等于第一距离的厚度；在沉积第一层之后利用填充材料填充邻近结构元件之间的剩余空间；以及部分地移除第一层，其中所述多个结构元件中的至少一个结构元件的至少一个侧壁可以部分地暴露。
依照各个实施例，所述多个结构元件可以在所述多个结构元件中的至少一个结构元件的表面处包括至少一个电绝缘层。
依照各个实施例，填充邻近结构元件之间的剩余空间可以包括：在第一层上方形成第二层，在第二层上方沉积第三层，其中第二层和第三层中的至少一个可以填充邻近结构元件之间的剩余空间；以及部分地移除至少第二层和第三层的材料以便部分地暴露第一层。
依照各个实施例，在第一层上方形成第二层可以包括使用共形沉积工艺在第一层上方形成第二层。
依照各个实施例，在第二层上方形成第三层可以包括使用共形沉积工艺在第二层上方形成第三层。
依照各个实施例，第二层和第三层中的至少一个可以包括与第一层的材料不同的材料。
依照各个实施例，在第一层上方形成第二层可以包括使用高温氧化形成第二层。
依照各个实施例，填充邻近结构元件之间的剩余空间可以包括：在第一层上方形成第二层，其可以填充邻近结构元件之间的剩余空间；以及部分地移除至少第二层的材料以便至少部分地暴露第一层。
依照各个实施例，在载体上方沉积第一层可以包括共形地沉积第一层。
依照各个实施例，第一层可以包括导电材料。
依照各个实施例，第一层可以包括多晶体硅。
依照各个实施例，所述多个结构元件中的至少一个结构元件可以为FinFET的至少一部分。
依照各个实施例，所述至少一个附加层可以用作用于部分地移除第一层的蚀刻掩模，其中部分地暴露所述多个结构元件的至少一个侧壁。依照各个实施例，绝缘表面层（其可以是所述多个结构元件中的至少一个结构元件的部分）可以用作用于部分地移除第一层的蚀刻掩模，其中部分地暴露所述多个结构元件的至少一个侧壁。
尽管特别地参照特定实施例示出并且描述了本发明，但是本领域技术人员应当理解的是，可以在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下对其做出形式和细节方面的各种变化。因此，本发明的范围由所附权利要求书指明，并且进入权利要求书等效物的含义和范围内的所有变化因此都预期包含在内。

Claims (25)

1.一种用于加工载体的方法，该方法包括：
在载体上方和在载体中的至少一个中形成多个结构元件，其中所述多个结构元件中的至少两个邻近结构元件具有彼此之间的第一距离；
在所述多个结构元件上方沉积第一层，该第一层具有等于所述至少两个邻近结构元件之间的第一距离的厚度；
在第一层上方形成至少一个附加层，其中所述至少一个附加层覆盖第一层的暴露表面；
移除所述至少一个附加层的部分以便部分地暴露第一层；
部分地移除第一层，其中部分地暴露所述至少两个邻近结构元件的至少一个侧壁。
2.权利要求1的方法，其中
所述多个结构元件中的至少两个邻近结构元件具有比第一距离的二倍更大的彼此之间的距离。
3.权利要求1的方法，
所述多个结构元件在所述多个结构元件中的至少一个结构元件的表面处包括至少一个电绝缘层。
4.权利要求3的方法，其中
所述至少一个电绝缘层包括氧化物层。
5.权利要求1的方法，其中
所述多个结构元件中的至少一个结构元件具有鳍状物的形状。
6.权利要求1的方法，其中
所述多个结构元件中的至少一个结构元件为FinFET的部分。
7.权利要求1的方法，其中在所述多个结构元件上方沉积第一层包括在所述多个结构元件上方共形地沉积第一层。
8.权利要求1的方法，其中
第一层包括导电材料。
9.权利要求1的方法，其中
第一层包括导电多晶体硅。
10.权利要求1的方法，其中
形成所述至少一个附加层包括使用共形沉积工艺沉积至少一层。
11.权利要求1的方法，其中
形成所述至少一个附加层包括使用高温氧化生长至少一层。
12.权利要求1的方法，其中
所述至少一个附加层包括与第一层的材料不同的材料。
13.权利要求1的方法，其中
形成所述至少一个附加层包括：
       在第一层上方形成至少第二层，
其中第二层填充所述多个结构元件中的邻近结构元件之间的剩余空间。
14.一种用于加工载体的方法，该方法包括：
在载体上方和在载体中的至少一个中形成多个结构元件，其中所述多个结构元件中的至少两个邻近结构元件具有彼此之间的第一距离；
在所述多个结构元件上方沉积第一层，该第一层具有小于所述至少两个邻近结构元件之间的第一距离的一半的厚度；
在第一层上方形成至少一个附加层，其中所述至少一个附加层覆盖第一层的暴露表面；
移除所述至少一个附加层的部分以便部分地暴露第一层；
部分地移除第一层，其中部分地暴露所述至少两个邻近结构元件的至少一个侧壁。
15.权利要求14的方法，其中
所述多个结构元件中的至少两个邻近结构元件具有比第一距离更大的彼此之间的距离。
16.权利要求14的方法，
所述多个结构元件在所述多个结构元件中的至少一个结构元件的表面处包括至少一个电绝缘层。
17.权利要求16的方法，其中
所述至少一个电绝缘层包括氧化物层。
18.权利要求14的方法，其中
所述多个结构元件中的至少一个结构元件具有鳍状物的形状。
19.权利要求14的方法，其中
所述多个结构元件中的至少一个结构元件为FinFET的部分。
20.权利要求14的方法，其中
在所述多个结构元件上方沉积第一层包括在所述多个结构元件上方共形地沉积第一层。
21.权利要求14的方法，其中
第一层包括导电材料。
22.权利要求14的方法，其中
形成所述至少一个附加层包括使用共形沉积工艺沉积至少一层。
23.权利要求14的方法，其中
形成所述至少一个附加层包括使用高温氧化生长至少一层。
24.权利要求14的方法，其中
所述至少一个附加层包括与第一层的材料不同的材料。
25.权利要求14的方法，其中
形成所述至少一个附加层包括：
       在第一层上方形成第二层，
       在第二层上方形成第三层，
其中第二层和第三层中的至少一个填充所述多个结构元件中的邻近结构元件之间的剩余空间。
CN201410096705.8A 2013-03-15 2014-03-17 一种用于加工载体的方法 Active CN104051274B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/833166 2013-03-15
US13/833,166 2013-03-15
US13/833,166 US9412601B2 (en) 2013-03-15 2013-03-15 Method for processing a carrier

Publications (2)

Publication Number Publication Date
CN104051274A true CN104051274A (zh) 2014-09-17
CN104051274B CN104051274B (zh) 2017-05-17

Family

ID=51419153

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410096705.8A Active CN104051274B (zh) 2013-03-15 2014-03-17 一种用于加工载体的方法

Country Status (3)

Country Link
US (2) US9412601B2 (zh)
CN (1) CN104051274B (zh)
DE (1) DE102014103428A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105226003A (zh) * 2015-10-14 2016-01-06 上海华力微电子有限公司 无深度负载效应的浅沟槽隔离结构的制备方法
CN105244309A (zh) * 2015-10-14 2016-01-13 上海华力微电子有限公司 抑制浅沟槽隔离结构深度负载效应的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
CN108946656A (zh) * 2017-05-25 2018-12-07 联华电子股份有限公司 半导体制作工艺
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5482885A (en) 1994-03-18 1996-01-09 United Microelectronics Corp. Method for forming most capacitor using poly spacer technique
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100521382B1 (ko) * 2003-06-30 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터 제조 방법
US6943405B2 (en) * 2003-07-01 2005-09-13 International Business Machines Corporation Integrated circuit having pairs of parallel complementary FinFETs
US7332386B2 (en) * 2004-03-23 2008-02-19 Samsung Electronics Co., Ltd. Methods of fabricating fin field transistors
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7888750B2 (en) * 2008-02-19 2011-02-15 International Business Machines Corporation Multi-fin multi-gate field effect transistor with tailored drive current
US8310027B2 (en) * 2008-06-12 2012-11-13 Infineon Technologies Ag Electronic device and manufacturing method thereof
US7947589B2 (en) * 2009-09-02 2011-05-24 Freescale Semiconductor, Inc. FinFET formation with a thermal oxide spacer hard mask formed from crystalline silicon layer
JP2011071235A (ja) 2009-09-24 2011-04-07 Toshiba Corp 半導体装置及びその製造方法
US8716797B2 (en) * 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation
US8633076B2 (en) 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
US9184100B2 (en) * 2011-08-10 2015-11-10 United Microelectronics Corp. Semiconductor device having strained fin structure and method of making the same
US8557675B2 (en) * 2011-11-28 2013-10-15 Globalfoundries Inc. Methods of patterning features in a structure using multiple sidewall image transfer technique
US8664729B2 (en) * 2011-12-14 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for reduced gate resistance finFET
US8836016B2 (en) * 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8669167B1 (en) * 2012-08-28 2014-03-11 International Business Machines Corporation Techniques for metal gate workfunction engineering to enable multiple threshold voltage FINFET devices
US9583597B2 (en) * 2013-05-24 2017-02-28 GlobalFoundries, Inc. Asymmetric FinFET semiconductor devices and methods for fabricating the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105226003A (zh) * 2015-10-14 2016-01-06 上海华力微电子有限公司 无深度负载效应的浅沟槽隔离结构的制备方法
CN105244309A (zh) * 2015-10-14 2016-01-13 上海华力微电子有限公司 抑制浅沟槽隔离结构深度负载效应的方法
CN105226003B (zh) * 2015-10-14 2018-09-04 上海华力微电子有限公司 无深度负载效应的浅沟槽隔离结构的制备方法
CN105244309B (zh) * 2015-10-14 2018-11-13 上海华力微电子有限公司 抑制浅沟槽隔离结构深度负载效应的方法

Also Published As

Publication number Publication date
DE102014103428A1 (de) 2014-09-18
US9984930B2 (en) 2018-05-29
US20160307804A1 (en) 2016-10-20
CN104051274B (zh) 2017-05-17
US9412601B2 (en) 2016-08-09
US20140273445A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
CN106057671B (zh) 制造FinFET器件的工艺
US10312109B2 (en) Lithographic technique incorporating varied pattern materials
US9947548B2 (en) Self-aligned single dummy fin cut with tight pitch
TWI720429B (zh) 半導體裝置之製造方法
CN104051274A (zh) 一种用于加工载体的方法
CN105280635A (zh) 半导体结构及其制造方法
KR20180082851A (ko) 반도체 소자의 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8089153B2 (en) Method for eliminating loading effect using a via plug
KR20120059426A (ko) 측벽 이미지 트랜스퍼로부터 패턴을 제조하기 위한 향상된 방법
TW201814828A (zh) 具有選擇性嫁接的光桶地板顏色
US10056291B2 (en) Post spacer self-aligned cuts
US7666800B2 (en) Feature patterning methods
CN109411415B (zh) 一种半导体结构的形成方法
US7318993B2 (en) Resistless lithography method for fabricating fine structures
US11011601B2 (en) Narrow gap device with parallel releasing structure
US9012244B2 (en) Method to form multiple trenches utilizing a grayscale mask
CN103972178B (zh) 用于加工载体的方法和用于制作电荷储存存储基元的方法
US20120225560A1 (en) Manufacturing method of integrated circuits based on formation of lines and trenches
CN107994020B (zh) 三维存储器形成方法
KR20090063131A (ko) 반도체 장치의 제조 방법
TW202410459A (zh) 半導體裝置及其製造方法
TW202333209A (zh) 半導體裝置的形成方法
CN116631938A (zh) 半导体元件的制造方法
JP5443627B2 (ja) 半導体装置の製造方法
CN113345801A (zh) 形成半导体元件的方法及其集成电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant