CN103972178B - 用于加工载体的方法和用于制作电荷储存存储基元的方法 - Google Patents

用于加工载体的方法和用于制作电荷储存存储基元的方法 Download PDF

Info

Publication number
CN103972178B
CN103972178B CN201410041554.6A CN201410041554A CN103972178B CN 103972178 B CN103972178 B CN 103972178B CN 201410041554 A CN201410041554 A CN 201410041554A CN 103972178 B CN103972178 B CN 103972178B
Authority
CN
China
Prior art keywords
various embodiments
structural detail
layer
adjacent
spacer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410041554.6A
Other languages
English (en)
Other versions
CN103972178A (zh
Inventor
W.朗海因里希
J.鲍威尔
M.勒里希
岑栢湛
M.施蒂夫廷格
R.施特伦茨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Dresden GmbH and Co KG
Original Assignee
Infineon Technologies Dresden GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Dresden GmbH and Co KG filed Critical Infineon Technologies Dresden GmbH and Co KG
Publication of CN103972178A publication Critical patent/CN103972178A/zh
Application granted granted Critical
Publication of CN103972178B publication Critical patent/CN103972178B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor

Abstract

本发明涉及用于加工载体的方法和用于制作电荷储存存储基元的方法。一种根据各种实施例的用于加工载体的方法可包括：在载体上方形成结构，该结构包括至少两个相邻的结构元件，所述至少两个相邻的结构元件按照它们之间的第一距离布置；在该结构上方沉积分隔器层，其中分隔器层可被沉积为具有大于第一距离的一半的厚度，其中分隔器层可包括导电分隔器材料；去除分隔器层的一部分，其中分隔器层的分隔器材料可保留在所述至少两个相邻的结构元件之间的区域中；以及以电气方式接触剩余分隔器材料。

Description

用于加工载体的方法和用于制作电荷储存存储基元的方法
技术领域
各种实施例一般地涉及一种用于加工载体的方法、用于制作电荷储存存储基元的方法、用于加工芯片的方法和用于以电气方式接触分隔器结构的方法。
背景技术
制作集成电路(也称为IC、芯片或微芯片)通常包括多个过程。半导体加工的一项发展是集成电路的缩放以实现最小的实用的特征尺寸。半导体工业的另一驱动因素是降低生产成本。降低成本的一种方法可直接与需要的过程的数量相关，其中通常希望仅使用尽可能少的数量的过程。由于可能因为未对准、有限的覆盖准确性、产生于沉积过程和蚀刻过程的不均匀性而由各过程引入相对于最佳设计的配置的误差或偏差，所以减小的数量的过程不仅可降低成本，它还可增加产量，增加总体过程的可再现性，使有缺陷的结构元件的数量最小化，并且可减少用于电子部件的生产的时间。
在这个方面，如果电气接触器的尺寸同样是小的，则以电气方式接触小的结构元件(小意味着结构元件的横向尺寸可处于平面加工的相应特征尺寸的范围中)可引起问题，并且所包括的图案化过程的覆盖准确性可变得相关。因此，对于结构元件的横向尺寸并不显著大于电气接触器自身的结构，结构元件的电气接触可能不可靠。根据这一点，通常包括产生较大接触平台区域的另外的过程，包括一个或多个沉积过程、光刻过程、蚀刻过程(等)，如上所述可能不希望这些过程，因为过程的数量可能增加。
发明内容
根据各种实施例的用于加工载体的方法可包括：在载体上方形成结构，该结构包括至少两个相邻的结构元件，所述至少两个相邻的结构元件按照它们之间的第一距离布置；在该结构上方沉积分隔器层，其中分隔器层可被沉积为具有大于第一距离的一半的厚度，其中分隔器层可包括导电分隔器材料；去除分隔器层的一部分，其中分隔器层的分隔器材料可保留在所述至少两个相邻的结构元件之间的区域中；以及以电气方式接触剩余的分隔器材料。
附图说明
在附图中，相同标号通常在不同示图中始终表示相同部分。附图未必按比例绘制，而是通常把重点放在表示本发明的原理上。在下面的描述中，参照下面的附图描述本发明的各种实施例，其中：
图1以根据各种实施例的流程图显示用于加工载体的方法；
图2A示意性地显示根据各种实施例的在初始加工阶段的载体的横截面；
图2B示意性地显示根据各种实施例的在第一加工阶段的载体和形成在载体上方的对应结构的横截面；
图2C示意性地显示根据各种实施例的在第二加工阶段的载体和对应结构的横截面，其中分隔器层形成在载体和对应结构上方；
图2D示意性地显示根据各种实施例的在第三加工阶段的载体和对应结构的横截面，其中分隔器层的一部分被去除；
图2E示意性地显示根据各种实施例的在第四加工阶段的载体和对应结构的横截面，其中以电气方式接触剩余的分隔器；
图2F示意性地显示根据各种实施例的载体和对应结构的横截面；
图3A示意性地显示根据各种实施例的在中间加工阶段的载体和形成在载体上方的对应结构的横截面；
图3B示意性地显示根据各种实施例的在中间加工阶段的载体和形成在载体上方的对应结构的横截面；
图3C示意性地显示根据各种实施例的在加工阶段的载体和对应结构的横截面，其中分隔器层形成在载体和对应结构上方；
图3D示意性地显示根据各种实施例的在加工阶段的载体和对应结构的横截面，其中分隔器层的一部分被去除；
图3E示意性地显示根据各种实施例的在加工阶段的载体和对应结构的横截面，其中以电气方式接触剩余的分隔器；
图4示意性地显示根据各种实施例的载体和对应结构的俯视图，其中分隔器材料保留在结构元件的侧壁的两个部分之间；
图5示意性地显示根据各种实施例的包括多个结构元件的载体的俯视图，其中结构元件形成为U形并且分隔器材料分别保留在结构元件的侧壁的至少两个部分之间；
图6示意性地显示根据各种实施例的包括多个结构元件的载体的俯视图，其中结构元件形成为U形并且分隔器材料分别保留在两个相邻的结构元件的两个侧壁之间；
图7示意性地显示根据各种实施例的包括多个结构元件的载体的俯视图，其中结构元件形成为U形并且分隔器材料分别保留在结构元件的侧壁的至少两个部分之间并且也保留在结构元件和另外的虚拟结构元件之间，其中虚拟结构元件具有椭圆形形状；
图8示意性地显示根据各种实施例的包括多个结构元件的载体的俯视图，其中结构元件形成为U形并且分隔器材料分别保留在结构元件的侧壁的至少两个部分之间并且也保留在结构元件和另外的虚拟结构元件之间，其中虚拟结构元件具有矩形形状。
具体实施方式
下面的详细描述参照作为说明而显示可实施本发明的特定细节和实施例的附图。
词语“示例性”在这里用于表示“用作例子、实例或说明”。在这里描述为“示例性”的任何实施例或设计不必解释为优选或者优于其它实施例或设计。
针对形成在侧面或表面“上方”的沉积的材料或者在载体“上方”沉积层使用的词语“在…上方”可在这里用于表示沉积的材料可“直接”形成在指示的侧面、表面或载体“上方”，例如直接与指示的侧面、表面或载体接触。针对形成在侧面或表面“上方”的沉积的材料或者在载体“上方”沉积层使用的词语“在…上方”可在这里用于表示沉积的材料可“间接”形成在指示的侧面、表面或载体“上方”，一个或多个另外的层布置在指示的侧面、表面或载体和沉积的材料之间。
根据各种实施例，如这里所述形成层(例如沉积层，例如沉积材料，例如分层过程)也可包括形成层，其中层可包括各种子层，其中不同子层可分别包括不同材料。换句话说，各种不同子层可被包括在层中，或者各种不同区域可被包括在沉积的层中或沉积的材料中。
由于可存在在半导体加工(例如，微芯片制作)中通常顺序地使用的许多的个别过程，所以几种基本制造技术可在总体过程中被使用至少一次。下面对基本技术的描述应该被理解为说明例子，这些技术可被包括在下面描述的过程中。这里示例性地描述的基本方法可不必解释为优选或者优于其它技术或方法，因为它们仅用于表示如何可实施本发明。为了简洁起见，这里示例性地描述的基本技术的说明仅是简短概述，而不应该被视为详尽说明。
根据各种实施例，下面的基本技术可被包括在用于加工载体的方法、用于制作电荷储存存储基元的方法、用于加工芯片的方法和用于以电气方式接触分隔器结构的方法中。
分层是半导体加工中的技术之一。根据各种实施例，在分层过程中，层(也称为膜或薄膜)可使用沉积技术而被沉积在表面上方(例如载体上方，晶片上方，基底上方，另一层上方，等)，沉积技术可包括化学汽相沉积(CVD或CVD过程)和物理汽相沉积(PVD或PVD过程)。根据各种实施例，沉积的层的厚度可根据其特定功能而处于几纳米直至几微米的范围中。另外，根据各种实施例，根据层的各自特定功能，层可包括电绝缘材料、半导电材料和导电材料中的至少一种。根据各种实施例，作为例如铝、铝硅合金、铝铜合金、镍铬合金(镍、铬和/或铁的合金)、钨、钛、钼或金(等)的导电材料可使用CVD或PVD而被沉积。根据各种实施例，作为例如硅、锗的半导电材料、半导体复合材料(诸如，砷化镓(GaAs)、磷化铟(InP)或砷化铟镓(InGaAs))可使用CVD而被沉积(例如，外延生长的硅或多晶体硅(也称为多晶硅))。作为例如氧化硅或氮化硅(等)的绝缘材料可使用CVD或PVD而被沉积。根据各种实施例，可如下面所述使用这些过程的变型。
根据各种实施例，化学汽相沉积过程(CVD过程)可包括各种变型作为例如大气压CVD(APCVD)、低压CVD(LPCVD)、超高真空CVD(UHVCVD)、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDPCVD)、远程等离子体增强CVD(RPECVD)、原子层CVD(ALCVD)、汽相外延(VPE)、金属有机CVD(MOCVD)、混合物理CVD(HPCVD)等。根据各种实施例，多晶硅、二氧化硅、氮化硅等可使用LPCVD而被沉积，钼、钽、钛、镍、钨等也可使用LPCVD而被沉积。
根据各种实施例，物理汽相沉积可包括各种变型作为例如磁控溅射、离子束溅射(IBS)、反应溅射、高功率脉冲磁控溅射(HIPIMS)、真空蒸发、分子束外延(MBE)等。
根据各种实施例，分层过程也可包括热氧化(也称为热氧化过程)。根据各种实施例，热氧化可被用于例如在从大约800℃到大约1200℃的范围中的温度在硅表面上生长高质量氧化硅层(所谓的高温氧化层(HTO))。可在大气压或在高压并且作为进一步发展而作为快速热氧化过程(RTO)执行热氧化。根据各种实施例，热氮化也可被用于例如使用快速热氮化(例如，在高达大约1300℃的温度)产生高质量氮化层或氮氧化层(例如，氮化硅层或氮氧化硅层)。
另外，根据各种实施例，可被用于产生薄金属层的过程可以是镀覆，例如电镀或非电镀。
应该注意的是，根据各种实施例，可在分层过程内使用材料和过程的各种组合。根据各种实施例，根据特定方面，作为例如晶体质量、表面粗糙度、边缘覆盖行为、生长速度和产量，最合适的过程可被用于各材料。
根据各种实施例，一些过程可需要保形沉积的薄膜或保形沉积的材料的层(分隔器层)，这意味着膜或层可沿着与另一物体的分界面仅表现出小的厚度变化，例如，膜或层可沿着边缘、阶梯或分界面的形态的其它元件仅表现出小的厚度变化。根据各种实施例，分层过程(诸如，镀覆或几种CVD过程(例如，LPCVD))可适合于产生保形薄膜或保形沉积的材料的层。换句话说，保形沉积过程可表现出高边缘覆盖。
图案化是半导体加工中的另一技术。根据各种实施例，图案化过程可包括：去除表面层或材料的选择的部分。在表面层可被部分地去除之后，图案(或图案化的层或图案化的表面层)可保留在基础结构上方(例如，图案可保留在晶片上)。由于根据各种实施例可包括多个过程，所以存在执行图案化过程的各种可能性，其中各方面可以是：例如使用至少一个光刻过程选择将要被去除的表面层(或材料)的至少一部分；以及例如使用至少一个蚀刻过程去除表面层的选择的部分。
根据各种实施例，可应用产生光刻掩模(所谓的光掩模)的各种光刻过程作为例如光刻法、微米光刻法或纳米光刻法、电子束光刻法、X射线光刻法、远紫外光刻法(EUV或EUVL)、干涉光刻法等。根据各种实施例，光刻过程可包括初始清洁过程、准备过程、涂敷抗蚀剂(例如，光致抗蚀剂)、使抗蚀剂曝光(例如，使光致抗蚀剂暴露于光的图案)、使抗蚀剂显影(例如，使用化学光致抗蚀剂显影剂使光致抗蚀剂显影)中的至少一个。
根据各种实施例，可被包括在光刻过程中(或者可被包括在半导体加工中的一般过程中)的初始清洁过程或清洁过程可被用于通过例如湿法化学处理从表面(例如，从表面层、从载体、从晶片等)去除有机或无机污染(或材料)。根据各种实施例，初始清洁过程或清洁过程可包括下面的过程中的至少一个：RCA(Radio Corporation of America)清洁(也称为有机清洁(SC1)和离子清洁(SC2))；SCROD(反复使用臭氧水和稀释的HF的单晶片旋转清洁)；IMEC晶片清洁；后化学机械抛光(后CMP)清洁过程；经去离子水(DIW)、食人鱼蚀液和/或金属蚀液的清洁；(等等)。根据各种实施例，清洁过程也可被用于从表面(例如，从表面层、从载体或从晶片等)去除薄氧化层(例如，薄氧化硅层)。
根据各种实施例，可被包括在光刻过程中的准备过程可被用于促进光致抗蚀剂粘合到表面(例如，粘合到表面层、粘合到载体或粘合到晶片等)。根据各种实施例，准备过程可包括涂敷液体或气体粘合促进剂(例如，双(三甲基硅基)胺(HMDS))。
根据各种实施例，可被包括在光刻过程中的抗蚀剂可被涂敷以均匀地覆盖表面(例如，表面层、载体或晶片等)。根据各种实施例，涂敷抗蚀剂可包括旋转涂覆以产生薄的均匀的抗蚀剂层。然后，根据各种实施例，抗蚀剂可被预烘烤以排除过多的抗蚀剂溶剂。根据各种实施例，可使用适应于使抗蚀剂曝光以实现所希望结果的过程的几种类型的抗蚀剂(例如，光致抗蚀剂)。根据各种实施例，可使用正性光致抗蚀剂(例如，DNQ-Novolac、PMMA、PMIPK、PBS等)，由此已暴露于光的抗蚀剂变为可溶解于光致抗蚀剂显影剂，和/或可使用负性光致抗蚀剂(例如，SU-8、聚异戊二烯、COP等)，由此已暴露于光的抗蚀剂变为不可溶解于光致抗蚀剂显影剂。
根据各种实施例，可使可被包括在光刻过程中的抗蚀剂曝光(例如，使光致抗蚀剂暴露于光的图案)以例如使用光或电子将所希望的图案转印到抗蚀剂，其中所希望的图案可由图案化的掩模(例如，具有图案化的铬层的玻璃载体)定义。根据各种实施例，可应用无掩模光刻法，其中精确的射束(例如，电子束或激光束)可在不使用掩模的情况下被直接投射到包括抗蚀剂的表面上。根据各种实施例，暴露于光可在抗蚀剂中引起反应，该反应可允许：一些抗蚀剂可被特殊溶液(所谓的显影剂，例如光致抗蚀剂显影剂)去除。根据各种实施例，由于光学成像过程的分辨率受到使用的波长的限制，所以使用的光的波长可处于从可见光的波长到紫外范围中的较小波长的范围中。根据各种实施例，可使用具有甚至比紫外光更短的波长的x射线或电子执行曝光。根据各种实施例，可使用将掩模多次投影到包括抗蚀剂的表面上以创建完整的曝光图案的投影曝光系统(步进器或扫描器)。
根据各种实施例，可使抗蚀剂显影(例如，使用光致抗蚀剂显影剂使光致抗蚀剂显影)以部分地去除抗蚀剂从而产生保留在表面上(例如，表面层上或载体上、晶片上等)的图案化的抗蚀剂层，这可被包括在光刻过程中。根据各种实施例，使抗蚀剂显影可包括在可执行实际的显影过程之前的后曝光烘烤(热处理，例如快速热处理)。根据各种实施例，显影过程可包括特殊化学溶液(所谓的显影剂)作为例如氢氧化钠或羟化四甲铵(TMAH，一种无金属离子的显影剂)。根据各种实施例，剩余的图案化的抗蚀剂可在硬烘烤过程(热处理，例如快速热处理)中凝固，实现用于作为例如离子注入、湿法化学蚀刻或等离子体蚀刻(等)的稍后过程的更耐用的保护层。
独立于所描述的光刻过程，抗蚀剂可在所谓的抗蚀剂剥离过程中在所希望的加工阶段(例如，在已执行蚀刻过程、离子注入过程和沉积过程中的至少一个之后)被完全去除。根据各种实施例，可按照化学方式和/或通过使用氧等离子体来去除抗蚀剂。
应该注意的是，根据各种实施例的包括涂敷抗蚀剂、使抗蚀剂曝光和使抗蚀剂显影的光刻过程也可被视为图案化过程，其中可通过光刻过程来产生图案化的抗蚀剂层(软掩模或抗蚀剂掩模)。另外，根据各种实施例，随后使用蚀刻过程，图案能够被从图案化的抗蚀剂层转印到以前沉积或生长的层(或载体，等)，其中以前沉积或生长的层可包括硬掩模材料作为例如创建所谓的硬掩模的氧化物或氮化物(例如氧化硅，例如氮化硅)。
根据各种实施例，可被包括在图案化过程中的蚀刻过程可被用于从以前沉积的层、生长的表面层、载体(或基底或晶片)等去除材料。根据各种实施例，可根据对这个过程的特定要求而执行蚀刻过程。根据各种实施例，蚀刻过程可针对特定材料是选择性的或者非选择性的。根据各种实施例，蚀刻过程可以是各向同性的或各向异性的，其中各向异性的蚀刻过程(例如，湿法蚀刻过程)可沿着特定材料的各结晶方向显示出不同的蚀刻速度，或者其中各向异性的蚀刻过程(例如，干法蚀刻过程)可对于具有特定几何调准的表面显示出不同的蚀刻速度。
根据各种实施例，可应用干法蚀刻过程作为例如等离子体蚀刻、离子束铣削或反应离子蚀刻(RIE)。
等离子体蚀刻产生带电离子、中性原子和/或原子团。在等离子体蚀刻过程期间，被蚀刻的材料的元素和由等离子体产生的反应核素之间的化学反应可产生易挥发的蚀刻产物(例如，蚀刻产物在室温易挥发)。因此，根据各种实施例，根据使用的气体等离子体蚀刻剂和涉及的材料，等离子体蚀刻过程可以是各向同性的并且可以是高度选择性的、部分选择性的或者非选择性的。根据各种实施例，可使用比如CF4、SF6、NF3或Cl2的等离子体蚀刻剂对硅进行蚀刻，并且可使用比如CF4、SF6、NF3的等离子体蚀刻剂对二氧化硅进行蚀刻，并且作为示例性的结果，等离子体蚀刻过程可对于硅是选择性的(例如，使用Cl2作为等离子体蚀刻剂)，并且等离子体蚀刻过程可对于硅和二氧化硅是非选择性的(例如，使用CF4、SF6、NF3作为等离子体蚀刻剂)。根据各种实施例，等离子体蚀刻过程可对于二氧化硅是选择性的。根据各种实施例，等离子体蚀刻过程可对于硅是选择性的。
根据各种实施例，可应用物理蚀刻过程(例如，离子束铣削或溅射蚀刻)，其中利用惰性气体的高能离子(例如，氩离子)轰击材料，其中通过传递的动量从被轰击的材料去除原子。根据各种实施例，离子可近似地从一个方向接近材料，因此，离子束铣削可以是高度各向异性的，并且因为可能不存在化学反应，所以涉及的离子铣削常常是非选择性的。
根据各种实施例，可应用反应离子蚀刻(RIE)过程。根据各种实施例，离子可按照化学方式与材料反应，但也能够通过传递的动量(溅射)从材料的表面去除原子。根据离子体蚀刻剂和涉及的材料，RIE可被配置为针对特定材料是选择性的或者非选择性的。根据各种实施例，由于反应离子的通常的垂直传送，反应离子蚀刻可被配置为各向异性的蚀刻过程。RIE系统中的蚀刻条件可取决于过程参数，比如压力、气流和射频(RF)功率。另外，根据各种实施例，为了在材料中(例如，在晶片中、在基底中、在沉积或生长的层中等)创建深度渗透、陡侧孔和沟槽，可应用深度反应离子蚀刻(DRIE)。深度反应离子蚀刻是各向异性的蚀刻过程，通常具有高的宽高比。根据各种实施例，可应用脉冲蚀刻(时间复用的蚀刻)。脉冲蚀刻是各向异性的蚀刻过程，它可被用于创建具有高的宽高比的结构元件。
应该注意的是，干法蚀刻过程中的各向异性可产生于离子(或原子或分子)的各向异性的动量。因此，与湿法蚀刻过程相比，晶体结构可对使用干法蚀刻过程获得的蚀刻结构具有较小的影响。另外，与湿法蚀刻过程相比，以随机取向的微晶为特征的多晶材料(例如，多晶硅)也能够被各向异性地蚀刻，创建具有高的宽高比(结构元件的宽度和高度之比)的结构，例如1:10或甚至更大，例如1:50或甚至更大。
根据各种实施例，图案化的层也可用作用于其它过程(比如，蚀刻、离子注入或分层)的掩模(所谓的硬掩模)。另外，根据各种实施例，图案化的光致抗蚀剂也可用作掩模(所谓的软掩模)。根据各种实施例，软掩模可被用于剥离过程。可通常针对作为例如化学稳定性的特定需要而选择掩模材料以便例如执行不影响掩模材料的选择性蚀刻过程(例如，将掩模材料完全蚀刻掉)，或者针对作为机械稳定性的特定需要而选择掩模材料以便例如保护区域免于被离子渗透或在分层过程期间定义产生的结构元件的形状，等等。
由于可在图案化过程期间以其准确尺寸(特征尺寸)产生所希望的形状和结构元件，所以图案化可以是关于特征尺寸的减小的最关键的过程。在图案化过程期间的误差可能引起歪曲的图案或错放的图案，因此可能改变装置或集成电路的电气运行。例如由于覆盖误差导致的各结构元件或结构元件的一部分的错放可对结构元件的功能具有消极影响。因此，图案化过程可定义关键特征尺寸。根据各种实施例，可存在例如通过使用多次图案化、多次曝光或使用分隔器结构使关键特征尺寸最小化来减小特征尺寸的几种可能性。
根据各种实施例，掺杂过程可被用于通过添加掺杂物材料来改变材料的物理性质，其中关键方面可以是掺杂的材料的电子性质(例如，比导电率)。根据各种实施例，各种技术可被用于或适应于执行掺杂过程作为例如热扩散和/或离子注入。可在半导体加工中执行的掺杂可用于在载体中(在晶片中，在基底中，在层中，等)产生电子丰富的区域(电子掺杂)或空穴丰富的区域(空穴掺杂)，其中电子和空穴可相应地有助于电荷传输。可通过注入具有比固态材料多的价电子的离子(例如，通过将磷或砷注入到硅中)来执行电子掺杂，并且可通过注入具有比固态材料少的价电子的离子(例如，通过将硼注入到硅中)来执行空穴掺杂。载体或基底(等等)中的掺杂的区域也可被称为口袋。另外，电子掺杂的材料可被称为n型(负型)，并且空穴掺杂的材料可被称为p型(正型)。根据各种实施例，热扩散和离子注入可被用于掺杂材料。
根据各种实施例，在热扩散过程中，可提供掺杂物材料以扩散到材料中(例如，可在材料的表面上方或附近提供气态掺杂材料)，其中根据各种实施例，材料可被加热(例如，加热至大约1000℃)以支持扩散过程。
根据各种实施例，在离子注入过程中，注入的离子的渗透深度和分布可取决于停止机制(离子与固态材料的相互作用)，并且可通过改变离子的动能而被改变。能够改变的其它关键参数可以是剂量(或掺杂材料浓度)以及在注入过程期间固态材料的表面和离子的传播方向之间的角度。根据各种实施例，在注入离子之后，可执行热退火过程(例如，快速热退火)以创建均匀掺杂区域和/或从离子损伤恢复晶体结构。
根据各种实施例，可例如结合图案化过程在各种点包括热处理，如例如在离子注入过程之后，在涂敷光致抗蚀剂以排除溶剂之后，或者在沉积电气接触器以将导电材料(例如，金属)与载体(例如，晶片等)铸合在一起或为CVD过程提供最佳沉积条件之后(等等)。根据各种实施例，可利用直接接触(例如，热板)或者通过辐射(例如，使用激光或灯)来执行载体(晶片、基底等)的加热。根据各种实施例，可应用快速热处理(RTP)，可在真空条件下使用激光加热器或灯加热器执行RTP，其中材料(例如，晶片、基底、载体等)可在短时间段内(例如，在几秒(例如，大约1 s到大约10 s)内)被加热至几百摄氏度或加热至大约1000℃或甚至更高的温度。快速热处理的子集是快速热退火(RTA)和快速热氧化(RTA)。
根据各种实施例，可应用接触器金属化过程。其中金属化与布置在载体上(或基底上、晶片上等)的至少一个结构元件直接接触的接触器金属化过程可实现需要的针对布置在载体上(或基底上、晶片上等)的结构元件的电气连接(或互连)。根据各种实施例，接触器金属化过程可包括至少一个分层过程和/或至少一个图案化过程。根据各种实施例，接触器金属化过程可包括：沉积一层介电材料(例如低k介电材料，例如无掺杂硅酸盐玻璃等)，在所希望的位置形成接触孔(例如，使用图案化过程)，并且使用分层过程利用至少一种导电材料(例如，金属(例如，铝、铜、钨、钛、钼、金等)、金属材料(氮化钛、硅化铂、硅化钛、硅化钨、硅化钼等)、导电硅(例如，导电多晶硅)和金属合金(例如，铝硅合金、铝铜合金、铝硅铜合金、镍铬合金、钛钨合金等)中的至少一种)填充这些孔。另外，根据各种实施例，接触器金属化过程(或金属化过程)可包括：形成另外的层例如作为阻挡层(例如，包括钼、硅化铂、硅化钛、硅化钨、硅化钼、硼化物等中的至少一种)或作为粘合促进剂(例如，包括硅化铂、硅化钛、硅化钨、硅化钼等中的至少一种)。另外，根据各种实施例，硅化物的形成可以自调准。
另外，根据各种实施例，在可提供接触器金属化之后，金属化过程可被用于产生具有一个金属层的单级金属化或包括多个金属层的多级金属化。根据各种实施例，金属化过程可包括至少一个分层过程并且可包括至少一个图案化过程。根据各种实施例，金属化过程或接触器金属化过程可包括：在已将导电材料沉积在软掩模上方之后的剥离过程，其中软掩模可被去除，由此沉积在软掩模上方的导电材料也可被去除。
根据各种实施例，应用金属化过程可还包括载体表面(晶片表面、基底表面等)的平面化和/或多级金属化过程中所包括的中间层的平面化(例如，使用化学机械抛光)。
根据各种实施例，平面化过程可被用于例如减小表面粗糙度或减小包括具有不同高度的结构元件的载体或晶片表面的深度剖面的变化，因为一些过程可能需要平表面(平坦表面)(例如，高分辨率光刻法)。根据各种实施例，当执行的分层过程和图案化过程的数量增加时并且当可能需要平坦表面时，可能需要平面化过程。根据各种实施例，可执行化学机械抛光过程(CMP或CMP过程)，其中这个过程可针对载体(晶片、基底、表面层等)的表面上的特定材料是选择性的。根据各种实施例，可执行化学机械抛光过程(CMP)，其中这个过程可针对载体(晶片、基底、表面层等)的表面上的特定材料是非选择性的。根据各种实施例，平面化过程可被另外包括在几个过程中(例如，被另外包括在分层过程中，被另外包括在图案化过程中，等等)。
根据各种实施例，可形成分隔器结构，所谓的侧壁分隔器或分隔器。通过使用至少一个保形沉积过程并且随后使用至少一个各向异性的蚀刻过程，分隔器结构(这里也称为侧壁分隔器或分隔器)可被形成在布置在载体上方(晶片上方、基底上方等)的至少一个结构元件的至少一个侧壁上。根据各种实施例，各结构元件的侧壁(侧壁分隔器应该被形成在该侧壁上)可至少近似垂直于载体(晶片、基底、表面层等)的表面。根据各种实施例，可通过在包括至少一个结构元件的至少一个侧壁的结构元件的至少一部分上方沉积一层保形的分隔器材料来形成分隔器结构。结果，可在涉及的结构的所有表面形成具有相同厚度的一层分隔器材料，其中涉及的结构可以是载体的表面的至少一部分、至少一个结构元件的至少一个侧壁和所述至少一个结构元件的上表面的至少一部分。然后，根据各种实施例，可执行各向异性的蚀刻过程，部分地去除分隔器材料。由于各向异性的蚀刻过程，位于至少近似平行于载体的表面调准的表面上的分隔器材料以及直接位于载体上的分隔器材料(更准确地讲，直接位于不与结构元件相邻的载体上的分隔器材料)可被完全去除，而分隔器材料可保留在所述至少一个结构元件的至少一个侧壁上。保留在结构元件的侧壁上的分隔器材料可被称为侧壁分隔器。
根据各种实施例，形成分隔器结构可包括下面的另外的过程中的至少一个：另外的分层过程、另外的图案化过程、另外的清洁过程和另外的平面化过程。根据各种实施例，分隔器材料可以是导电的，并且可包括下面的一组材料中的至少一种材料：硅(例如导电硅，例如掺杂的多晶硅)、金属(例如，铝、铜、钨、钛、钼、金等)、金属材料(例如，氮化钛)和金属合金(例如，铝硅合金、铝铜合金、镍铬合金等)。
根据各种实施例，载体(例如，基底、晶片等)可由各种类型的半导体材料制成，包括硅、锗、III到V组或其它类型，包括例如聚合物，但在另一实施例中，也能够使用其它合适的材料。在实施例中，晶片基底由硅(掺杂的或无掺杂的)制成，在替代实施例中，晶片基底是绝缘体上硅(SOI)晶片。作为替代方案，任何其它合适的半导体材料能够被用于晶片基底，例如半导体复合材料，诸如砷化镓(GaAs)、磷化铟(InP)，但也能够使用任何合适的三元半导体复合材料或四元半导体复合材料，诸如砷化铟镓(InGaAs)。
根据各种实施例，图1以流程图显示用于加工载体的方法100，其中用于加工载体的方法可包括：在110中，在载体上方形成结构，其中该结构可包括至少两个相邻的结构元件，所述至少两个相邻的结构元件按照它们之间的第一距离布置；在120中，在该结构上方沉积分隔器层，其中分隔器层可被沉积为具有大于第一距离的一半的厚度，其中分隔器层可包括导电分隔器材料；在130中，去除分隔器层的一部分，其中分隔器层的分隔器材料可保留在所述至少两个相邻的结构元件之间的区域中；以及在140中，以电气方式接触剩余的分隔器材料。
图2A示意性地显示根据各种实施例的在初始加工阶段的载体202的横截面。
如以上参照方法100所述，根据各种实施例，可在第一过程110中在载体202上方形成结构，其中该结构可包括至少两个相邻的结构元件，所述至少两个相邻的结构元件按照它们之间的第一距离布置。图2B示意性地显示根据各种实施例的在第一加工阶段的载体202和对应结构204的横截面，其中结构204可形成在载体202上方。如图2B中所示，结构204可形成在载体202上方，结构204包括两个相邻的结构元件206、208，在所述两个相邻的结构元件206、208之间具有第一距离207。如图2B中所示的结构204显示第一侧壁210、第二侧壁212、第三侧壁214和第四侧壁216，其中由于对称性，这些侧壁可以是相同的。另外，结构204显示第一表面218和第二表面220。可任意选择第一侧壁、第二侧壁、第三侧壁和第四侧壁以及第一表面和第二表面的分配。
根据各种实施例，第一侧壁214、第二侧壁212、第三侧壁214和第四侧壁216可彼此平行，或者可相对于平行具有小的偏差，并且可被调准为垂直于载体202的表面，或者可相对于垂直于载体202的表面具有小的偏差。根据各种实施例，如图2B中所示，所述两个相邻的结构元件206、208的横截面可具有矩形形状，或者可相对于处于矩形形状具有小的偏差，由此结构元件206的第一表面218和结构元件208的第二表面220可平行于载体202的表面延伸，或者可相对于平行于载体202的表面具有小的偏差。如前所述的小的偏差可以是例如处于从零度到五度的角度范围中的偏差(例如，1°到5°，例如0.1°到2°，或者处于类似范围中)。根据各种实施例，结构元件的底部区域可具有圆形、矩形、方形、椭圆形或三角形或任何其它合适的形状。根据各种实施例，参照结构元件的底部区域的形状和横截面的形状，除了一些小的差异之外，结构元件可以是例如直棱柱、直圆柱体、直椭圆柱体或具有任意形状的底部区域的直柱体。根据各种实施例，形成结构204的所有结构元件可具有相同的形状。根据各种实施例，形成结构204的结构元件可具有各种形状。根据各种实施例，至少一个选择的结构元件可具有与其它结构元件不同的形状。
根据各种实施例，可使用半导体加工中的上述技术中的一种或多种(如例如，分层和图案化)形成结构元件。
如以上参照方法100所述，分隔器层可在过程120中被沉积在载体202上方，分隔器层具有大于第一距离207的一半的厚度，其中根据各种实施例，分隔器层可包括导电分隔器材料。图2C示意性地显示在第二加工阶段的载体202和对应结构204的横截面，其中形成分隔器层222。如图2C中所示，分隔器层222可形成在(例如，沉积在)载体上方，覆盖第一侧壁210、第二侧壁212、第三侧壁214和第四侧壁216以及结构元件206的第一表面218和结构元件208的第二表面220。根据各种实施例，由于分隔器层222的厚度224大于第一距离207的一半，所以具有第一距离207的结构元件206、208之间的区域可被利用分隔器材料完全填充，如图2C中所示。
根据各种实施例，如已经所述，分隔器层222可以是通过保形沉积过程(例如，LPCVD等)形成的保形沉积的层。根据各种实施例，分隔器层222可被形成为包括导电材料。另外，分隔器层222可被形成为包括下面的一组材料中的至少一种材料：硅(例如导电硅，例如导电多晶硅)、金属(例如，铝、铜、钨、钛、钼、金等)、金属材料(例如，氮化钛)和金属合金(例如，铝硅合金、铝铜合金、镍铬合金等)。
如以上参照方法100所述，根据各种实施例，可在第三过程130中去除分隔器层的一部分，其中分隔器层的分隔器材料可保留在所述至少两个相邻的结构元件之间的区域中。图2D示意性地显示在第三加工阶段的载体202和对应结构204的横截面，其中分隔器层222的一部分可被去除。根据各种实施例，如已经所述，可使用各向异性的蚀刻过程(例如，RIE)部分地去除分隔器层222。根据各种实施例，各向异性的蚀刻过程可针对分隔器材料是选择性的以露出结构元件的至少一个表面，例如结构元件206的第一表面218和结构元件208的第二表面220，如图2D中所示。另外，如图2D中所述，在部分地去除分隔器材料之后，分隔器材料的一部分可保留在第一侧壁210和第四侧壁216，分别形成侧壁分隔器226，并且剩余分隔器228可保留在结构元件206和结构元件208之间。剩余分隔器228的宽度与第一距离207相关，如图2D中所示，而侧壁分隔器226的宽度可以更小。
如以上参照方法100所述，可在第四过程140中以电气方式接触剩余分隔器228。根据各种实施例，以电气方式接触剩余分隔器228可包括接触器金属化过程。
图2E示意性地显示在第四加工阶段的载体202和对应结构204的横截面，其中可形成以电气方式接触剩余分隔器228的电气接触器232。根据各种实施例，以电气方式接触剩余分隔器228可包括：在剩余分隔器228上方形成电气接触器232。根据各种实施例，形成电气接触器232可包括：在载体202和对应结构204上方沉积硬掩模材料(例如，氧化物或氮化物，例如氧化硅，例如氮化硅，例如无掺杂硅酸盐玻璃)，并且随后例如使用光刻过程(例如，包括涂敷抗蚀剂，使抗蚀剂曝光，并且使抗蚀剂显影)和蚀刻过程(例如，选择性蚀刻过程，例如RIE)对硬掩模材料进行图案化以便随后在沉积形成电气接触器232的导电材料并且对该导电材料进行图案化之前提供图案化的硬掩模材料层(硬掩模)，如图2F中所示，其中层234可以是硬掩模(硬掩模材料层)。
根据各种实施例，形成电气接触器232可包括至少一个光刻过程(例如，包括涂敷抗蚀剂，使抗蚀剂曝光，并且使抗蚀剂显影)以在沉积形成电气接触器232的导电材料并且对该导电材料进行图案化之前提供图案化的抗蚀剂层(抗蚀剂掩模或软掩模)，如图2F中示例性所示，其中层234可以是软掩模。根据各种实施例，形成电气接触器232可包括：在已在软掩模上方沉积导电材料之后的剥离过程(例如，去除软掩模)。
根据各种实施例，形成电气接触器232可包括包含各种材料的多个层(例如用于提高导电材料和剩余分隔器228之间的粘合的至少一个层，例如作为扩散阻挡层的至少一个层，等等)。另外，根据各种实施例，如图2E中所示的电气接触器232可包括下面的一组材料中的至少一种材料：金属(例如，铝、铜、钨、钛、钼、金等)、金属材料(例如，氮化钛、过渡金属碳化物)、导电硅(例如，导电多晶硅)、金属合金(例如，铝硅合金、铝铜合金、镍铬合金)、硅化物(硅化钛、硅化铂、硅化钨、硅化钴、硅化镍)、碳化物等。另外，根据各种实施例，可使用CVD或PVD沉积电气接触器232的导电材料。
根据各种实施例，剩余分隔器228以及侧壁分隔器226可与结构元件206、208电气隔离(例如通过另外的隔离层，例如通过另外的氧化物层，例如通过另外的氧化硅层)。另外，根据各种实施例，剩余分隔器228以及侧壁分隔器226可与载体202电气隔离(例如通过另外的隔离层，例如通过另外的氧化物层，例如通过另外的氧化硅层)。
根据各种实施例，在下面显示参照如图1中所示并且在图2A至图2F和附图中举例说明的所描述的方法100的变型、扩展和细节。参照方法100，在各种实施例中，可在载体上方(例如，在载体202上方)形成结构，其中该结构(例如，如图2B中所示的结构204)可包括至少两个相邻的结构元件(例如，如图2B中所示的结构元件206和208)，所述至少两个相邻的结构元件按照它们之间的第一距离(例如，第一距离207)布置。根据各种实施例，所述至少两个相邻的结构元件(例如，如图2B中所示的结构元件206和208)中的至少一个结构元件可形成层堆叠，其中层堆叠可以是场效应晶体管的一部分(例如，金属-氧化物-半导体场效应晶体管的至少一部分)。换句话说，该结构(例如，如图2B中所示的结构204)中所包括的至少一个结构元件可形成场效应晶体管的一部分(例如，MOSFET的一部分)。根据各种实施例，所述至少两个相邻的结构元件(例如，如图2B中所示的结构元件206和208)中的至少一个结构元件可形成层堆叠，其中层堆叠可以是电荷储存存储基元的至少一部分(例如，包括电荷储存层的场效应晶体管的至少一部分)。根据各种实施例，层堆叠可包括至少一个电气隔离层和至少一个导电层。根据各种实施例，包括层堆叠的结构元件也被称为电荷储存存储基元结构元件，其中层堆叠可以是电荷储存存储基元的至少一部分(例如，包括电荷储存层的场效应晶体管的至少一部分)。
如图3A中所示，至少一个结构元件(例如，结构元件206和208)可包括层堆叠，并且层堆叠可通过第一绝缘(电气隔离)层302而与载体202电气隔离。根据各种实施例，第一绝缘层302可使用例如载体202的热氧化通过分层过程而被形成在载体202上方(例如，硅晶片的热氧化导致硅晶片上方的氧化硅层)。根据各种实施例，第一绝缘层302可在分层过程中完全形成在载体202的表面上方或者形成在载体202的一部分上方。另外，根据各种实施例，形成第一绝缘层302的材料可包括下面的材料中的至少一种或者包括多个子层的子层堆叠中的每个子层具有下面的材料中的至少一种：电气隔离物，如例如绝缘氧化物(例如，氧化硅或氧化铝)、绝缘氮化物(例如，氮化硅)、绝缘氮氧化物(氮氧化硅、氮氧化铝)等。根据各种实施例，层堆叠可以是电荷储存存储基元的一部分(例如，包括电荷储存层的场效应晶体管的至少一部分)。根据各种实施例，如图3A中所示，层堆叠可包括：形成在第一绝缘层302上方的电荷储存层304(例如，浮栅或电荷俘获层)、形成在电荷储存层304上方的第二绝缘层306、形成在第二绝缘层306上方的控制栅层308(例如，控制栅)和完全覆盖基础结构的第三绝缘层310。
另外，根据各种实施例，可如上所述使用分层过程和可选的图案化过程形成布置在第一绝缘层302上方的电荷储存层304。根据各种实施例，例如通过在第一绝缘层302上方沉积一层掺杂的硅(例如，掺杂的多晶硅)，电荷储存层304可被配置为浮栅层。根据替代实施例，例如通过在第一绝缘层302上方沉积氮化物层，电荷储存层304可被配置为电荷俘获层，该氮化物层可以是氧化物-氮化物-氧化物(ONO)层堆叠的一部分。根据各种实施例，电荷储存层304可以是一层纳米晶体材料，例如纳米晶体硅。
根据各种实施例，可如前所述使用分层过程和可选的图案化过程形成布置在电荷储存层304上方的第二绝缘层306。另外，形成第二绝缘层306的材料可包括下面的一组材料中的至少一种材料或者包括多个子层的子层堆叠中的每个子层具有下面的一组材料中的至少一种材料：电气隔离物，例如绝缘氧化物(例如，氧化硅或氧化铝)、绝缘氮化物(例如，氮化硅)、绝缘氮氧化物(氮氧化硅、氮氧化铝)等。
根据各种实施例，控制栅层308可随后如前所述使用分层过程和可选的图案化过程形成在第二绝缘层306上方。根据各种实施例，控制栅层308可包括导电材料(例如，掺杂的硅(例如，掺杂的多晶硅)等)。
另外，根据各种实施例，电荷储存层304和控制栅层308以及第二绝缘层306可被覆盖有形成第三绝缘层310的绝缘材料(例如，使用提供足够高的边缘覆盖的分层过程(例如，ALD、LPCVD)和可选的图案化过程)，导致层堆叠(例如，如图3A中所示的结构元件206和208或者如图3B中所示的结构元件208a)。另外，根据各种实施例，形成第三绝缘层310的材料可包括下面的材料中的至少一种：电气隔离物，例如绝缘氧化物(例如，氧化硅或氧化铝)、绝缘氮化物(例如，氮化硅)、绝缘氮氧化物(氮氧化硅、氮氧化铝)等。
根据各种实施例，第三绝缘层310(例如，氧化物层)可用于使将在稍后形成的选择结构(选择栅、侧壁分隔器)(参照图3C)与层堆叠绝缘。根据各种实施例，第三绝缘层310也可至少部分地覆盖基底202的与层堆叠相邻的表面，或者可至少部分地覆盖载体202，并且也相应地至少部分地覆盖第一绝缘层302(图中未示出)。
根据各种实施例，形成电荷储存层304、控制栅层308和绝缘层302、306、310并且因此也形成层堆叠可非限制性地包括图案化过程和分层过程。根据各种实施例，层堆叠可使用至少一个分层过程而被形成在载体202的区域上方，并且可随后被图案化，产生如例如图2B和图3A中所示的结构元件。
根据各种实施例，第一绝缘层302可例如具有处于从大约5 nm到大约15 nm的范围中的厚度，例如处于从大约7 nm到大约13 nm的范围中的厚度，在一个实施例中，例如大约10 nm。
根据各种实施例，电荷储存层304可例如具有处于从大约50 nm到大约150 nm的范围中的厚度，例如处于从大约75 nm到大约125 nm的范围中的厚度，例如大约80 nm。
根据各种实施例，第二绝缘层306可例如具有处于从大约10 nm到大约20 nm的范围中的厚度，例如从大约12 nm到大约18 nm，例如大约14 nm。
根据各种实施例，控制栅层308可例如具有处于从大约50 nm到大约150 nm的范围中的厚度，例如从大约75 nm到大约125 nm，例如大约100 nm。
根据各种实施例，第三绝缘层310可例如具有处于从大约15 nm到大约25 nm的范围中的厚度，例如处于从大约17 nm到大约21 nm的范围中的厚度，在一个实施例中，例如大约19 nm。
根据各种实施例，可由硅(例如，导电多晶硅)层提供电荷储存层304(浮栅层)和控制栅层308，这导致所谓的双多晶硅堆叠。
根据各种实施例，至少一个结构元件可以是不具有电气功能的虚拟结构，如图3B中示例性所示，其中结构元件206a可用作虚拟结构并且结构元件208a可提供具有电气功能的集成电路的一部分(例如，结构元件208a可提供晶体管的至少一部分或者提供电荷储存存储基元的至少一部分)。根据这一点，虚拟结构(例如，结构元件206a)的结构或设计可以是任意的，因为虚拟结构可不具有电气功能，但根据各种实施例，关键的先决条件可以是：虚拟结构元件和相应的相邻结构元件可在这些结构元件的对应相邻侧壁之间(例如，在虚拟结构元件206a的侧壁212和结构元件208a的侧壁214之间，如图3B中所示)具有第一距离207。
应该注意的是，根据各种实施例，可用作虚拟结构的结构元件(例如，结构元件206a)可与具有电气功能的结构元件(例如，结构元件208a)相同。
参照方法100，在各种实施例中，在已在载体上方形成结构(例如，如图3A或图3B中所示的结构204)之后，其中该结构可包括至少两个相邻的结构元件，所述至少两个相邻的结构元件按照它们之间的第一距离207布置，其中至少一个结构元件可形成层堆叠(例如，208a)，其中层堆叠可以是电荷储存存储基元的至少一部分，分隔器层可被沉积在该结构上方，其中分隔器层可被沉积为具有大于第一距离207的一半的厚度。如图3C中所示，分隔器层312可被形成在结构元件206a和208a上方，其中至少一个结构元件可包括层堆叠(例如，双多晶硅堆叠)。根据各种实施例，如已经所述，可使用至少一个分层过程形成分隔器层312。根据各种实施例，如已经所述，可使用至少一个分层过程和至少一个图案化过程形成分隔器层312。另外，根据各种实施例，分隔器层312可包括包含下面的材料中的至少一种材料的至少一种导电分隔器材料：硅(导电硅(例如，掺杂的多晶硅))、金属(例如，铝、铜、钨、钛、钼、金等)、金属材料(例如，氮化钛)和金属合金(例如，铝硅合金、铝铜合金、镍铬合金)。
参照方法100，在各种实施例中，在已在载体上方形成结构(例如，如图3A或图3B中所示的结构204)之后，其中该结构可包括至少两个相邻的结构元件，所述至少两个相邻的结构元件按照它们之间的第一距离207布置，其中至少一个结构元件可形成层堆叠(例如，208a)，其中层堆叠可以是电荷储存存储基元的至少一部分，并且在已在该结构上方形成分隔器层312之后，其中分隔器层可具有大于第一距离207的一半的厚度，分隔器层312的一部分可被去除，其中分隔器层312的分隔器材料可保留在所述至少两个相邻的结构元件之间(例如，206a和208a之间)的区域中。根据各种实施例，如已经所述，可使用各向异性的蚀刻过程(例如，RIE等)部分地去除分隔器层312。根据各种实施例，各向异性的蚀刻过程可针对分隔器材料是选择性的。根据各种实施例，可执行蚀刻过程，露出至少一个结构元件的表面，例如结构元件206a的第一表面218和/或结构元件208a的第二表面220，如图3D中所示。另外，根据各种实施例，如图3D中所述，在已部分地去除分隔器层312之后，分隔器材料可保留在第一侧壁210和第四侧壁216，分别形成侧壁分隔器314，并且剩余分隔器316可保留在结构元件206a和结构元件208a之间。剩余分隔器316的宽度与第一距离207相关，如图3D中所示，而侧壁分隔器314的宽度可以显著更小。根据各种实施例，与虚拟结构(例如，如图3D中所示的结构元件206a)接触的侧壁分隔器可不具有与集成电路相关的电气功能，而与结构元件(例如，如图3D中所示的结构元件208a)接触的侧壁分隔器可具有与集成电路相关的电气功能。根据各种实施例，与具有电气功能的结构元件(例如，如图3D中所示的结构元件208a)接触的侧壁分隔器可被配置为用于具有电气功能的结构元件的选择栅，例如电荷储存存储基元中所包括的选择栅或场效应晶体管中所包括的选择栅。
根据各种实施例，具有第一距离207的所述至少两个相邻的结构元件之间的剩余分隔器(例如，如图3D中所示的结构元件206a和结构元件208a之间的剩余分隔器316)可提供用于至少一个结构元件(例如，结构元件208a)的控制线。根据各种实施例，如果结构元件(例如，结构元件208a)是场效应晶体管的至少一部分，则具有第一距离207的所述至少两个相邻的结构元件之间的剩余分隔器(例如，如图3D中所示的结构元件206a和结构元件208a之间的剩余分隔器316)可提供用于至少一个场效应晶体管的控制线。根据各种实施例，如果结构元件(例如，结构元件208a)是场效应晶体管的至少一部分(其中场效应晶体管的至少一部分可包括电荷储存层，例如电荷储存层314)，则具有第一距离207的所述至少两个相邻的结构元件之间的剩余分隔器(例如，如图3D中所示的结构元件206a和结构元件208a之间的剩余分隔器316)可提供用于包括电荷储存层的至少一个场效应晶体管(例如，包括浮栅或电荷俘获层的场效应晶体管)的控制线。根据各种实施例，用于场效应晶体管的控制线(其中场效应晶体管可包括电荷储存层)可被配置为用于对场效应晶体管进行寻址的字线，其中剩余分隔器(例如，结构元件206a和结构元件208a之间的剩余分隔器316)可被配置为用于至少一个场效应晶体管的选择栅。根据各种实施例，选择栅也可被配置为擦除栅。
参照方法100，在各种实施例中，在已在载体上方形成结构(例如，如图3A或图3B中所示的结构204)之后，其中该结构可包括至少两个相邻的结构元件(例如，如图3A或图3B中所示的结构元件206和208或者206a和208a)，所述至少两个相邻的结构元件按照它们之间的第一距离(例如，第一距离207)布置，其中至少一个结构元件可形成层堆叠(例如，如图3A或图3B中所示的结构元件206、208、208a)，其中层堆叠可以是电荷储存存储基元的至少一部分，并且在已在该结构上方形成分隔器层(例如，如图3A或图3B中所示的分隔器层312)之后，其中分隔器层可具有大于第一距离的一半的厚度，并且在已去除分隔器层的一部分之后，其中分隔器层的分隔器材料可保留在所述至少两个相邻的结构元件之间的区域中，可按照电气方式接触剩余分隔器材料。根据各种实施例，可如前所述使用接触器金属化过程以电气方式接触剩余分隔器材料。如图3E中所示，类似于已经关于方法100描述的过程140，电气接触器322可被形成在剩余分隔器316上方。
根据各种实施例，分隔器层(例如，如图2C和图3C中所示的分隔器层222和312)可使用至少一个分层过程和至少一个图案化过程而至少部分地形成在该结构(例如，如图2B和图3A中所示的结构204)上方。
根据各种实施例，结构元件(例如，如图2B和图3A中所示的结构元件206和208)可如前所述使用至少一个分层过程和至少一个图案化过程而至少部分地形成在载体(例如，如图2B和图3A中所示的载体202)上方。
根据各种实施例，剩余分隔器(例如，如图3D中所示的剩余分隔器316)可提供场效应晶体管的控制线(例如，其中场效应晶体管可部分地表示为层堆叠，如参照方法100所述)。
根据各种实施例，侧壁分隔器(例如，如图3D中所示的接触结构元件208a的侧壁分隔器314)可提供场效应晶体管的控制线(例如，其中场效应晶体管可部分地表示为层堆叠，如参照方法100所述)。
根据各种实施例，剩余分隔器(例如，如图3D中所示的剩余分隔器316)可提供电荷储存存储基元的控制线(例如，其中电荷储存存储基元可部分地表示为层堆叠，如图3A和图3B以及参照方法100的伴随的描述中所示及所述)。
根据各种实施例，侧壁分隔器(例如，如图3D中所示的接触结构元件208a的侧壁分隔器314)可提供电荷储存存储基元的控制线(例如，其中电荷储存存储基元可部分地表示为层堆叠，如图3A和图3B以及参照方法100的伴随的描述中所示及所述)。
根据各种实施例，控制线可被配置为字线。
根据各种实施例，控制线可被配置为对至少一个电荷储存存储结构的擦除栅进行寻址。
根据各种实施例，可执行掺杂过程以在载体(例如，载体202)中提供至少一个掺杂的区域。根据各种实施例，所述至少一个掺杂的区域可例如提供至少一个源极区域和/或至少一个漏极区域和/或至少一个场效应晶体管或至少一个电荷储存存储基元的掺杂的沟道。
根据各种实施例，形成结构(例如，结构204)的所有结构元件可具有相同的形状。根据各种实施例，形成结构(例如，结构204)的结构元件可具有各种形状。根据各种实施例，至少一个选择的结构元件(例如，结构元件206a)可具有与其它结构元件(例如，结构元件208a)不同的形状。根据各种实施例，至少一个结构元件(例如，结构元件206a)可具有不同的形状并且可被配置为虚拟结构，其中其它结构元件(例如，结构元件208a)可被配置为电荷储存存储基元的一部分。
根据各种实施例，导电材料(例如，形成接触器232的材料)可包括包含各种材料的多个层(例如用于提高导电材料和剩余分隔器之间的粘合的至少一个层，例如作为扩散阻挡层的至少一个层)。根据各种实施例，导电材料(例如，形成分隔器层222或312)可包括包含各种材料的多个层。另外，根据各种实施例，导电材料(例如，形成如图2E中所示的电气接触器232)可包括下面的一组材料中的至少一种材料：金属(例如，铝、铜、钨、钛、钼、金等)、金属材料(例如，氮化钛、过渡金属碳化物)、导电硅(例如，掺杂的多晶硅)、金属合金(例如，铝硅合金、铝铜合金、镍铬合金)、硅化物(硅化钛、硅化铂、硅化钨、硅化钴、硅化镍)、碳化物等。另外，根据各种实施例，可使用CVD或PVD沉积导电材料(例如，形成电气接触器232)。
如上所述使用方法100可导致可有益于产生电气接触器的分隔器结构。由于具有第一距离的所述至少两个相邻的结构元件之间的剩余分隔器(例如具有第一距离207的结构元件206、208之间的剩余分隔器228(参照图2E)，例如具有第一距离207的结构元件206a、208a之间的剩余分隔器314(参照图3D))具有比侧壁分隔器(例如侧壁分隔器226(参照图2E)，例如侧壁分隔器314(参照图3D))大的宽度，所以形成电气接触器可不受在产生电气接触器期间发生的覆盖误差影响。关于这一点，可不需要另外的过程来产生可形成电气接触器的更大的接触平台区域。换句话说，如果侧壁分隔器(例如，侧壁分隔器226)的接触平台区域可能未大到足以能够实现可靠的电气接触器(例如，因为侧壁分隔器的区域可能并不显著大于接触区域自身，从而对于产生电气接触器和电气接触器的可靠性，覆盖误差可能起到主要作用)，则可在没有另外的过程(例如，另外的图案化过程或另外的分层过程)的情况下使用方法100形成更大的接触平台区域。更大的接触平台区域可导致更可靠的结构，而没有另外的消极影响比如增加涉及的过程的数量并且由此不会增加成本，降低产量，降低可再现性，或增加用于电子装置的制作的时间。根据各种实施例，如这里所述的方法100可被用于向分隔器结构提供电气接触器。换句话说，如这里所述的方法100可被用于提供能够实现结构元件的直接电气接触的更大的接触平台区域。通过使用如这里所述的方法100产生的平台区域与两个相邻的结构元件(例如，如图2B中所示的结构元件206、208或如图3B中所示的结构元件206a、208a)的两个相邻的侧壁之间的距离相关。
根据各种实施例，至少一个结构元件(例如，如图3B中所示的结构元件206a)可以是虚拟结构，这意味着虚拟结构可不具有集成电路内的电气功能。换句话说，根据各种实施例，至少一个结构元件(例如，如图3B中所示的结构元件206a)可仅用于创建所述至少两个相邻的结构元件(例如，如图3D中所示的结构元件206a、208a)之间的剩余分隔器(例如，如图3D中所示的剩余分隔器316)。
根据各种实施例，所述至少一个虚拟结构(例如，如图3B中所示的结构元件206a)可具有与用于集成电路的电气功能的其它结构元件不同的形状。
根据各种实施例，所述至少一个虚拟结构(例如，如图3B中所示的结构元件206a)可与基础结构(例如，与载体202)电气隔离。
根据各种实施例，至少一个结构元件可包括形成电荷储存存储基元的至少一部分的层堆叠(例如，如图3B中所示的结构元件208a)。
根据各种实施例，至少一个结构元件可包括形成场效应晶体管的至少一部分的层堆叠。
根据各种实施例，至少一个分隔器结构可被配置为选择栅。
根据各种实施例，形成结构元件可非限制性包括以任意顺序的图案化过程和分层过程。根据各种实施例，结构可使用分层过程而被形成在载体的区域上方，并且可随后被图案化，产生个别结构元件。
根据各种实施例，可用作虚拟结构的结构元件可与具有电气功能的结构元件相同。因此，能够在形成具有所希望的集成电路中的电气功能的结构元件的过程内形成虚拟结构。由此，虚拟结构可以能够在没有另外的过程的情况下实现用于电气接触器的合适的平台区域的制造。
根据各种实施例，在两个相邻的结构元件的两个相邻的侧壁(或一个结构元件的两个相邻的侧壁)可能不彼此平行延伸(但两个侧壁可能都近似垂直于载体的平面)的情况下，根据考虑的各侧壁上的各部分，所述两个相邻的结构元件可在彼此之间具有几种距离。然而，在这种情况下，应用方法100(例如，如前所述的过程120和130)可导致剩余分隔器结构，其中分隔器材料保留在第一侧壁的第一部分和第二侧壁的第二部分之间的距离小于沉积在结构元件上方(在如已经参照方法100所述的过程120中)的分隔器层厚度的两倍的区域中。
根据各种实施例，也可在下面如图4中示例性所示的变型中执行方法100，图4表示载体202的俯视图，其中至少一个结构元件406布置在载体202上方。根据各种实施例，所述至少一个结构元件406可被设计为这种形状：所述至少一个结构元件406的侧壁的部分412、413可具有第一距离407，类似于如前所述的第一距离207。在图4中能够看出，根据实施例，从俯视图观察，所述至少一个结构元件的形状可类似于U形。根据各种实施例，其它形状也可以是合适的。根据各种实施例，应用包括至少一个结构元件(例如，结构元件406)(其中所述至少一个结构元件的至少两个部分(例如，结构元件406的侧壁的部分412、413)具有第一距离407)的方法100可导致所述至少一个结构元件的所述至少两个部分之间的剩余分隔器416和侧壁分隔器414的形成，类似于如已经所述的方法100。
类似于图4中示出的示例性实施例(以俯视图表示)，能够做出关于结构元件的形状和结构元件的调准的修改。根据各种实施例，可按照这种方式设计电子结构的布局(例如，载体上的电荷储存存储基元装置的布局)：应用方法100可导致至少一个结构元件的至少两个侧壁之间的剩余分隔器的形成，类似于如已经所述的方法100。
根据实施例，图5表示类似于如前所述的图4的布局的一部分(例如，载体上的电荷储存存储基元装置的布局的一部分)的俯视图。如图5中所示，多个结构元件(例如，结构元件506和508)布置在载体202上方，分别包括分隔器结构(例如，侧壁分隔器514和剩余分隔器516)。根据各种实施例，可通过结构元件自身的U形(例如结构元件506的U形512，例如结构元件508的U形513)来扩大接触平台区域(例如，可在结构元件的两个相邻的侧壁之间(例如在具有距离507的结构元件506的两个相邻的侧壁之间，例如在具有距离507的结构元件508的两个相邻的侧壁之间)形成剩余分隔器516的区域)。根据各种实施例，电气接触器520可被形成在接触平台区域上方(例如，在由剩余分隔器516形成的区域上方)。根据各种实施例，结构元件(例如，结构元件506和508)可以是多晶硅双堆叠。
根据实施例，图6表示类似于图4和图5和伴随的描述的俯视图中的布局的一部分(例如，载体上的电荷储存存储基元装置的布局的一部分)。如图6中所示，多个结构元件(例如，结构元件606和608)布置在载体202上方，分别包括分隔器结构(例如，侧壁分隔器614和剩余分隔器616)。根据各种实施例，可通过结构元件606和608自身的U形(例如U形612，例如U形613)(例如，通过如图6中的俯视图中所示的设计为U形的多晶硅双堆叠)来扩大接触平台区域(例如，可在两个相邻的结构元件的两个相邻的侧壁之间(例如，在结构元件606的侧壁611和结构元件608的侧壁610之间)形成剩余分隔器616的区域)。根据各种实施例，结构元件可布置为在两个相邻的结构元件的两个相邻的侧壁之间(例如，在结构元件606的侧壁611和结构元件608的侧壁610之间)具有距离607。根据各种实施例，在类似于如已经所述的方法100应用各过程之后，分隔器材料可保留在两个相邻的结构元件的两个相邻的侧壁之间(例如，在结构元件606的侧壁611和结构元件608的侧壁610之间)。根据各种实施例，剩余分隔器616可形成扩大的接触平台区域。根据各种实施例，如已经所述，电气接触器620可被形成在扩大的接触平台区域上方。在图6中能够看出，根据各种实施例，两个相邻的结构元件(例如，提供两个相邻的选择栅的结构元件606和608)可按照电气方式接触在一起。在这种情况下，结构元件的工作参数(例如，用于操作电荷储存存储基元的偏置方案)可不同于所述两个相邻的结构元件单独以电气方式接触的情况。
根据实施例，图7表示类似于图4、图5和图6和伴随的描述的俯视图中的布局的一部分(例如，载体上的电荷储存存储基元装置的布局的一部分)。如图7中所示，多个结构元件(例如，结构元件706和708)布置在载体202上方，分别包括分隔器结构(例如，侧壁分隔器714和剩余分隔器716)。根据各种实施例，可通过由另外的虚拟结构元件(例如，虚拟结构元件710)支撑的结构元件(例如结构元件706，例如结构元件708)的U形(例如U形712，例如U形713)来扩大接触平台区域(例如，在两个相邻的结构元件(例如，结构元件706和虚拟结构元件710以及结构元件708和虚拟结构元件710)的多个相邻的侧壁之间形成剩余分隔器716的区域)。根据各种实施例，根据考虑的各侧壁上的各部分，两个相邻的侧壁(例如结构元件706的侧壁和虚拟结构元件710的侧壁，例如结构元件708的侧壁和虚拟结构元件710的侧壁)可在彼此之间具有几种距离(例如，结构元件708的侧壁的两个部分之间的距离707以及结构元件708的侧壁和虚拟结构元件710之间的距离707a)。根据各种实施例，应用方法100(例如，如前所述的过程120和130)可导致结构元件之间的剩余分隔器结构。根据各种实施例，剩余分隔器716可形成扩大的接触平台区域。根据各种实施例，电气接触器720可被形成在扩大的接触平台区域上方。
根据实施例，图8表示类似于图4、图5、图6和图7和伴随的描述的俯视图中的布局的一部分(例如，载体上的电荷储存存储基元装置的布局的一部分)。如图8中所示，多个结构元件(例如，结构元件806和808)布置在载体202上方，分别包括分隔器结构(例如，侧壁分隔器814和剩余分隔器816)。根据各种实施例，可通过由另外的虚拟结构元件(例如，虚拟结构元件810)支撑的结构元件的U形(例如结构元件806的U形812，例如结构元件808的U形813)来扩大接触平台区域(例如，在两个相邻的结构元件(例如结构元件806和虚拟结构元件810，例如结构元件808和虚拟结构元件810)的多个相邻的侧壁之间形成剩余分隔器816的区域)。根据各种实施例，根据考虑的各侧壁上的各部分，两个相邻的侧壁(例如结构元件806的侧壁和虚拟结构元件810的侧壁，例如结构元件808的侧壁和虚拟结构元件810的侧壁)可在彼此之间具有几种距离(例如，结构元件808的侧壁的两个部分之间的距离807以及结构元件808的侧壁和虚拟结构元件810之间的距离807a)。根据各种实施例，应用方法100(例如，如前所述的过程120和130)可导致结构元件之间的剩余分隔器结构。根据各种实施例，剩余分隔器816可形成扩大的接触平台区域。根据各种实施例，电气接触器820可被形成在扩大的接触平台区域上方。
根据各种实施例，如图7中所示的俯视图中的虚拟结构元件(例如，虚拟结构元件710)的形状可以是椭圆形形状，或者如图8中所示，虚拟结构元件(例如，虚拟结构元件810)的形状可具有矩形形状。根据各种实施例，其它形状也可以是合适的(例如，圆形形状或方形形状)。
根据各种实施例，如图5、图6和图7中所示的俯视图中的电气接触器(例如，电气接触器520、620、720)的形状可以是圆形形状，或者如图8中所示，电气接触器(例如，电气接触器820)的形状可具有方形形状。根据各种实施例，其它形状也可以是合适的(例如，椭圆形形状或矩形形状)。
根据各种实施例，结构元件(例如，结构元件506、508、606、608、706、708、806、808)可以是电荷储存存储基元装置的一部分。根据各种实施例，结构元件(例如，结构元件506、508、606、608、706、708、806、808)可形成电荷储存存储基元装置的至少一部分(例如，双多晶硅堆叠，如例如作为热源三多晶硅基元的一部分)。根据各种实施例，包括侧壁分隔器和剩余分隔器(例如，侧壁分隔器414、514、614、714、814和剩余分隔器416、516、616、716、816)的分隔器结构可用作选择栅结构的至少一部分。
根据各种实施例，虚拟结构元件可以是电绝缘的(例如如图7中所示的虚拟结构元件710，例如如图8中所示的虚拟结构元件810)。
根据各种实施例，一种用于加工载体的方法可包括：在载体上方形成结构，该结构包括至少两个相邻的结构元件，所述至少两个相邻的结构元件按照它们之间的第一距离布置；在该结构上方沉积分隔器层，其中分隔器层可被沉积为具有大于第一距离的一半的厚度，其中分隔器层可包括导电分隔器材料；去除分隔器层的一部分，其中分隔器层的分隔器材料可保留在所述至少两个相邻的结构元件之间的区域中；以及以电气方式接触剩余的分隔器材料。
另外，根据各种实施例，结构元件中的至少一个结构元件可形成金属-氧化物-半导体场效应晶体管的一部分。
另外，根据各种实施例，结构元件中的至少一个结构元件可形成金属-氧化物-半导体场效应晶体管的栅极的一部分。
另外，根据各种实施例，结构元件中的至少一个结构元件可形成金属-氧化物-半导体场效应晶体管的浮栅的一部分。
另外，根据各种实施例，结构元件中的至少一个结构元件可形成浮栅金属-氧化物-半导体场效应晶体管的浮栅和控制栅中的至少一个。
另外，根据各种实施例，结构元件中的至少一个结构元件可以是虚拟结构元件。
另外，根据各种实施例，分隔器材料可包括硅(例如，多晶硅)。
另外，根据各种实施例，分隔器材料可沉积为具有小于或等于大约200 nm的厚度，例如小于或等于大约150 nm，例如小于或等于大约100 nm，例如小于或等于大约50 nm，例如小于或等于大约20 nm，例如小于或等于大约10 nm，例如处于大约10 nm到大约200 nm的范围中，例如处于大约20 nm到大约200 nm的范围中，例如处于大约50 nm到大约175 nm的范围中，例如处于大约125 nm到大约175 nm的范围中，例如大约150 nm的厚度。
另外，根据各种实施例，去除分隔器层的一部分可包括：露出结构元件的表面，同时分隔器材料可至少部分地保留在结构元件的侧壁。
另外，根据各种实施例，在结构元件的侧壁的剩余分隔器材料可提供场效应晶体管的控制线。
另外，根据各种实施例，以电气方式接触剩余分隔器材料可包括：在分隔器层上方沉积掩模材料；去除掩模材料以部分地露出结构元件之间的剩余分隔器材料；以及沉积接触结构元件之间的剩余分隔器材料的导电材料。
根据各种实施例，一种用于制作电荷储存存储基元的方法可包括：在晶片上方形成电荷储存存储基元结构，其中电荷储存存储基元结构可包括至少两个相邻的电荷储存存储基元结构元件，所述至少两个相邻的电荷储存存储基元结构元件按照它们之间的第一距离布置；在电荷储存存储基元结构上方沉积分隔器层，其中分隔器层可被沉积为具有大于第一距离的一半的分隔器层厚度，其中分隔器层可包括导电分隔器材料；部分地去除分隔器层，其中分隔器层的分隔器材料可保留在所述至少两个相邻的电荷储存存储基元结构元件之间的至少一个区域中；以及以电气方式接触剩余的分隔器材料。
另外，根据各种实施例，电荷储存存储基元结构元件中的至少一个电荷储存存储基元结构元件可形成金属-氧化物-半导体场效应晶体管的一部分。
另外，根据各种实施例，结构元件中的至少一个电荷储存存储基元结构元件可形成金属-氧化物-半导体场效应晶体管的栅极的一部分。
另外，根据各种实施例，电荷储存存储基元结构元件中的至少一个电荷储存存储基元结构元件可形成金属-氧化物-半导体场效应晶体管的浮栅的一部分。
另外，根据各种实施例，电荷储存存储基元结构元件中的至少一个电荷储存存储基元结构元件可形成浮栅金属-氧化物-半导体场效应晶体管的浮栅和控制栅中的至少一个。
另外，根据各种实施例，电荷储存存储基元结构元件中的至少一个电荷储存存储基元结构元件可以是虚拟结构元件。
另外，根据各种实施例，分隔器材料可包括硅(例如，多晶硅)。
另外，根据各种实施例，所述至少两个相邻的电荷储存存储基元结构元件之间的第一距离可小于或等于大约400 nm，例如小于或等于大约300 nm，例如小于或等于大约200nm，例如小于或等于大约100 nm，例如小于或等于大约50 nm，例如小于或等于大约20 nm，例如处于大约20 nm到大约400 nm的范围中，例如处于大约50 nm到大约300 nm的范围中，例如处于大约100 nm到大约250 nm的范围中，例如所述至少两个相邻的电荷储存存储基元结构元件之间的第一距离可以是大约250 nm。
另外，根据各种实施例，分隔器层可沉积为具有小于或等于大约200 nm的厚度，例如小于或等于大约150 nm，例如小于或等于大约100 nm，例如小于或等于大约50 nm，例如小于或等于大约20 nm，例如小于或等于大约10 nm，例如处于大约10 nm到大约200 nm的范围中，例如处于大约20 nm到大约200 nm的范围中，例如处于大约50 nm到大约175 nm的范围中，例如处于大约125 nm到大约175 nm的范围中，例如分隔器层可沉积为具有大约150nm的厚度。
另外，根据各种实施例，去除分隔器层的一部分可包括：露出电荷储存存储基元结构元件的表面，同时分隔器材料可至少部分地保留在电荷储存存储基元结构元件的至少一个侧壁。
另外，根据各种实施例，在电荷储存存储基元结构元件的至少一个侧壁的剩余分隔器材料可提供场效应晶体管的控制线。
另外，根据各种实施例，以电气方式接触剩余分隔器材料可包括：在分隔器层的至少一部分上方沉积掩模材料；去除掩模材料以部分地露出电荷储存存储基元结构元件之间的剩余分隔器材料；以及沉积接触所述至少两个相邻的电荷储存存储基元结构元件之间的剩余分隔器材料的导电材料。
根据各种实施例，一种用于加工芯片的方法可包括：在基底上方形成结构，其中该结构包括至少一个结构元件，其中结构元件可包括面对彼此的至少两个相邻的侧壁，所述至少两个相邻的侧壁按照彼此之间的第一距离布置；在该结构上方沉积分隔器层，分隔器层覆盖所述至少一个结构元件，其中分隔器层可被沉积为具有大于所述至少两个相邻的侧壁之间的第一距离的一半的分隔器层厚度；部分地去除分隔器层，其中分隔器层的分隔器材料可保留在所述至少一个结构元件的所述至少两个相邻的侧壁之间的至少一个区域中；以及以电气方式接触剩余分隔器材料。
另外，根据各种实施例，以电气方式接触剩余分隔器材料可包括：在分隔器层的至少一部分上方沉积掩模材料；去除掩模材料以部分地露出所述至少一个结构元件的所述至少两个相邻的侧壁之间的剩余分隔器材料；以及沉积接触所述至少一个结构元件的所述至少两个相邻的侧壁之间的剩余分隔器材料的导电材料。
根据各种实施例，一种用于以电气方式接触分隔器结构的方法可包括：在载体上方形成结构，该结构可包括至少两个相邻的结构元件，所述至少两个相邻的结构元件按照所述至少两个相邻的结构元件之间的第一距离布置；在该结构上方沉积分隔器层，分隔器层覆盖所述至少两个相邻的结构元件，其中分隔器层可被沉积为具有大于第一距离的一半的分隔器层厚度，其中分隔器层包含导电分隔器材料；部分地去除分隔器层，其中分隔器层的分隔器材料保留在所述至少两个相邻的结构元件之间的至少一个区域中，由此形成分隔器结构；以及以电气方式接触分隔器结构。
尽管已参照特定实施例具体地显示并描述了本发明，但本领域技术人员应该理解，在不脱离由所附权利要求定义的本发明的精神和范围的情况下可对其做出各种形式和细节上的改变。本发明的范围因此由所附权利要求指示并且因此旨在包括落在权利要求的等同物的含义和范围内的所有变化。

Claims (12)

1.一种用于加工载体的方法，所述方法包括：
在载体上方形成结构，该结构包括两个相邻的结构元件，所述两个相邻的结构元件分别形成为U形，使得所述两个相邻的结构元件按照它们之间的第一距离布置；
在该结构上方沉积分隔器层，其中分隔器层被沉积为具有大于第一距离的一半的厚度，其中分隔器层包括导电分隔器材料；
去除分隔器层的一部分，其中分隔器层的分隔器材料保留在所述两个相邻的结构元件之间并且以电气方式接触所述两个相邻的结构元件；以及
以电气方式接触剩余分隔器材料。
2.根据权利要求1所述的方法，其中所述两个相邻的结构元件中的每个结构元件形成金属-氧化物-半导体场效应晶体管的至少一部分。
3.根据权利要求2所述的方法，其中所述两个相邻的结构元件中的每个结构元件形成金属-氧化物-半导体场效应晶体管的栅极的一部分。
4.根据权利要求3所述的方法，其中所述两个相邻的结构元件中的每个结构元件包括金属-氧化物-半导体场效应晶体管的浮栅。
5.根据权利要求1所述的方法，其中所述两个相邻的结构元件中的每个结构元件包括浮栅金属-氧化物-半导体场效应晶体管的浮栅和控制栅中的至少一个。
6.根据权利要求1所述的方法，其中所述分隔器材料包括多晶硅。
7.根据权利要求1所述的方法，其中所述分隔器层沉积为具有小于或等于200 nm的厚度。
8.根据权利要求1所述的方法，其中去除分隔器层的一部分包括：露出两个相邻的结构元件中的每个结构元件的表面，同时分隔器材料至少部分地保留在两个相邻的结构元件中的每个结构元件的侧壁处。
9.根据权利要求8所述的方法，其中在两个相邻的结构元件中的每个结构元件的侧壁处的剩余分隔器材料提供场效应晶体管的控制线。
10.根据权利要求1所述的方法，其中以电气方式接触剩余分隔器材料包括：
在分隔器层上方沉积掩模材料；
去除掩模材料以部分地露出两个相邻的结构元件之间的剩余分隔器材料；以及
沉积接触两个相邻的结构元件之间的剩余分隔器材料的导电材料。
11.一种用于加工芯片的方法，所述方法包括：
在基底上方形成结构，其中该结构包括分别形成为U形的至少一个结构元件，其中所述至少一个结构元件中的每个结构元件包括面对彼此的至少两个相邻的侧壁，所述至少两个相邻的侧壁按照所述至少两个相邻的侧壁之间的第一距离布置；
在该结构上方沉积分隔器层，分隔器层覆盖所述至少一个结构元件中的每个结构元件，其中分隔器层被沉积为具有大于所述至少两个相邻的侧壁之间的第一距离的一半的分隔器层厚度；
部分地去除分隔器层，其中分隔器层的分隔器材料保留在所述至少一个结构元件中的每个结构元件的所述至少两个相邻的侧壁之间的至少一个区域中；以及
以电气方式接触剩余分隔器材料。
12.根据权利要求11所述的方法，其中以电气方式接触剩余分隔器材料包括：
在分隔器层的至少一部分上方沉积掩模材料；
去除掩模材料以部分地露出所述至少一个结构元件的所述至少两个相邻的侧壁之间的剩余分隔器材料；以及
沉积接触所述至少一个结构元件的所述至少两个相邻的侧壁之间的剩余分隔器材料的导电材料。
CN201410041554.6A 2013-01-28 2014-01-28 用于加工载体的方法和用于制作电荷储存存储基元的方法 Active CN103972178B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/751185 2013-01-28
US13/751,185 US9040375B2 (en) 2013-01-28 2013-01-28 Method for processing a carrier, method for fabricating a charge storage memory cell, method for processing a chip, and method for electrically contacting a spacer structure

Publications (2)

Publication Number Publication Date
CN103972178A CN103972178A (zh) 2014-08-06
CN103972178B true CN103972178B (zh) 2017-04-05

Family

ID=51163671

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410041554.6A Active CN103972178B (zh) 2013-01-28 2014-01-28 用于加工载体的方法和用于制作电荷储存存储基元的方法

Country Status (3)

Country Link
US (2) US9040375B2 (zh)
CN (1) CN103972178B (zh)
DE (1) DE102014100867A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105226028B (zh) * 2015-10-22 2018-06-29 上海华虹宏力半导体制造有限公司 Eeprom的制备方法
CN105355628B (zh) * 2015-10-22 2018-05-04 上海华虹宏力半导体制造有限公司 Eeprom结构及其制备方法
KR20180029559A (ko) * 2016-09-13 2018-03-21 광주과학기술원 금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1197293A (zh) * 1997-03-14 1998-10-28 日本电气株式会社 半导体器件
US6787415B1 (en) * 2003-03-28 2004-09-07 Mosel Vitelic, Inc. Nonvolatile memory with pedestals

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0144895B1 (ko) * 1995-04-27 1998-07-01 김광호 불휘발성 기억장치의 제조방법
KR100277888B1 (ko) * 1997-12-31 2001-02-01 김영환 플래쉬메모리및그의제조방법
US6043530A (en) * 1998-04-15 2000-03-28 Chang; Ming-Bing Flash EEPROM device employing polysilicon sidewall spacer as an erase gate
US6821847B2 (en) * 2001-10-02 2004-11-23 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
US6717203B2 (en) * 2002-07-10 2004-04-06 Altera Corporation Compact nonvolatile memory using substrate hot carrier injection
US6960803B2 (en) * 2003-10-23 2005-11-01 Silicon Storage Technology, Inc. Landing pad for use as a contact to a conductive spacer
US7300745B2 (en) * 2004-02-04 2007-11-27 Promos Technologies Inc. Use of pedestals to fabricate contact openings
DE102005046777B4 (de) * 2005-09-29 2013-10-17 Altis Semiconductor Halbleiterspeicher-Einrichtung
JP4543397B2 (ja) * 2006-08-17 2010-09-15 エルピーダメモリ株式会社 半導体装置の製造方法
FR2968453B1 (fr) * 2010-12-02 2013-01-11 Commissariat Energie Atomique Cellule memoire electronique a double grille et dispositif a cellules memoires electroniques a double grille

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1197293A (zh) * 1997-03-14 1998-10-28 日本电气株式会社 半导体器件
US6787415B1 (en) * 2003-03-28 2004-09-07 Mosel Vitelic, Inc. Nonvolatile memory with pedestals

Also Published As

Publication number Publication date
US9559108B2 (en) 2017-01-31
US9040375B2 (en) 2015-05-26
DE102014100867A1 (de) 2014-07-31
CN103972178A (zh) 2014-08-06
US20140213049A1 (en) 2014-07-31
US20150255477A1 (en) 2015-09-10

Similar Documents

Publication Publication Date Title
JP6931052B2 (ja) 半導体構造体を形成する方法および縦型トランスポートｆｅｔ構造体
US9419012B1 (en) Three-dimensional memory structure employing air gap isolation
CN101952958B (zh) 包括鳍式晶体管的系统及装置以及其使用、制作及操作方法
CN109075169A (zh) 用于三维存储器件的贯穿阵列触点(tac)
TWI735150B (zh) 三維記憶體元件及其製作方法
US20070001173A1 (en) Semiconductor device structures and methods of forming semiconductor structures
CN103996660B (zh) 用于制造集成电路的方法和集成电路
CN103854988B (zh) 具有一致的鳍型场效晶体管栅极高度的结构及其形成方法
CN108122980A (zh) 半导体装置
CN110364571A (zh) 半导体装置的形成方法
TWI720429B (zh) 半導體裝置之製造方法
CN106898608A (zh) 半导体装置结构
CN106531686A (zh) 互连结构和其制造方法及半导体器件
CN106531805A (zh) 互连结构及其制造方法以及使用互连结构的半导体器件
CN108807269A (zh) 集成电路装置的制造方法
CN108122983A (zh) 用于制造多栅极晶体管的工艺和产生的结构
US9984930B2 (en) Method for processing a carrier
CN108122769A (zh) 鳍式场效晶体管装置的制造方法
CN103972178B (zh) 用于加工载体的方法和用于制作电荷储存存储基元的方法
TWI691020B (zh) 在垂直式ｆｉｎｆｅｔ的主動區形成閘極接觸的方法以及藉此而形成的結構
CN111370306B (zh) 晶体管的制作方法及全包围栅极器件结构
US9548238B2 (en) Method of manufacturing a semiconductor device using a self-aligned OPL replacement contact and patterned HSQ and a semiconductor device formed by same
CN109585292A (zh) 半导体装置及其制造方法
CN106158587B (zh) 半导体器件及其制造方法
TW201916121A (zh) 半導體裝置的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant