CN103811552B - 半导体装置及其形成方法 - Google Patents

半导体装置及其形成方法 Download PDF

Info

Publication number
CN103811552B
CN103811552B CN201310535821.0A CN201310535821A CN103811552B CN 103811552 B CN103811552 B CN 103811552B CN 201310535821 A CN201310535821 A CN 201310535821A CN 103811552 B CN103811552 B CN 103811552B
Authority
CN
China
Prior art keywords
nitride
layer
fin structure
fin
fin structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310535821.0A
Other languages
English (en)
Other versions
CN103811552A (zh
Inventor
A.雷兹尼塞克
T.N.亚当
程慷果
P.C.贾米森
A.卡基菲鲁兹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Priority to CN201710224071.3A priority Critical patent/CN107424995B/zh
Publication of CN103811552A publication Critical patent/CN103811552A/zh
Application granted granted Critical
Publication of CN103811552B publication Critical patent/CN103811552B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/018—Spacers formed inside holes at the prospective gate locations, e.g. holes left by removing dummy gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种半导体装置及其形成方法。该半导体装置为鳍场效应晶体管，包括在基板上的多个鳍结构以及在多个鳍结构的沟道部分上的共享栅极结构。该鳍场效应晶体管还包括外延半导体材料，其具有在多个鳍结构中的相邻鳍结构之间的第一部分和存在于该多个鳍结构的端部鳍结构的最外侧壁上的第二部分。外延半导体材料对多个鳍结构的每个鳍结构提供源极区域和漏极区域。氮化物包含间隔体设置在外延半导体材料的第二部分的最外侧壁上。

Description

半导体装置及其形成方法
技术领域
本公开涉及半导体装置，例如，鳍场效应晶体管。
背景技术
三十多年来，硅金属氧化物半导体场效应晶体管（MOSFETs）的不断小型化一直推动世界范围的半导体工业。未来十年预计将有继续缩小的各种进展，但是尽管很多挑战技术革新的历史保持摩尔定律。然而，今天正释放不断发展的信号，金属氧化物半导体晶体管开始达到它们传统的缩小极限。由于越来越难以通过持续缩小来改善MOSFET且因此也越来越难以通过持续缩小来改善互补金属氧化物半导体（CMOS），所以除了缩小之外，改善性能的进一步方法变得关键。
发明内容
在一个方面中，提供一种半导体装置的形成方法，其包括：在多个鳍结构上形成栅极结构，并且在鳍结构的每一个上形成氮化物包含层，其中在多个鳍结构的最外侧壁上的氮化物包含层的第一厚度大于剩余的氮化物包含层的第二厚度。氮化物包含层蚀刻为去除氮化物包含层的具有第二厚度的部分。第一厚度的氮化物包含层的剩余部分提供氮化物包含间隔体，氮化物包含间隔体存在于多个鳍结构的最外侧壁上。用于源极区域和漏极区域的外延半导体材料可形成在多个鳍结构上。
在另一个方面中，提供一种半导体装置，其包括在基板上的多个鳍结构以及在多个鳍结构的沟道部分上的栅极结构。半导体装置包括用于多个鳍结构中的每一个鳍结构的外延半导体材料提供的源极区域和漏极区域。外延半导体材料的第一部分设置在多个鳍结构中的相邻鳍结构之间。外延半导体材料的第二部分设置在多个鳍结构的端部鳍结构的最外侧壁上。半导体装置还包括氮化物包含间隔体，该氮化物包含间隔体存在于外延半导体材料的第二部分的最外侧壁上。
附图说明
结合附图将更好理解下面的详细描述，通过示例方式给出而不旨在将本公开仅限制此，其中相同的附图标记表示相同的元件和部分，其中：
图1A是示出在多个鳍结构上形成栅极结构的俯视图。
图1B是示出沿着图1A的截面线B-B的结构的侧视截面图。
图2是示出在多个鳍结构上形成牺牲层的俯视图。
图3是示出对每一个鳍结构在牺牲材料层上形成氮化物包含层的俯视图，其中多个鳍结构的最外侧壁上的氮化物包含层的第一厚度大于剩余的氮化物包含层的第二厚度。
图4是示出蚀刻氮化物包含层以去除氮化物包含层的具有第二厚度的部分的俯视图，其中第一厚度的氮化物包含层的剩余部分提供牺牲材料层上的氮化物包含间隔体，牺牲材料层存在于多个鳍结构的最外侧壁上。
图5是示出去除牺牲材料层的俯视图。
图6A是示出在多个鳍结构上形成外延半导体材料的源极区域和漏极区域的俯视图。
图6B是图6A所示结构的侧视图。
具体实施方式
这里描述本公开的具体实施例；然而，应理解，所公开的实施例仅为本文所公开结构和方法的示例。另外，根据本公开各种实施例给出的每个示例旨在是说明性的，而非限制性的。此外，附图不必按比例，某些特征可被夸大以示出特定部件的细节。因此，本文公开的具体结构和功能细节不应解释为限制性的，而仅作为教导本领域技术人员采用本公开的表示基础。为了下面描述的目的，术语“上”、“下”、“垂直”、“水平”、“顶”、“底”及其派生词将涉及到本公开，如附图中的取向。
下面的方法和结构涉及到鳍场效应晶体管（finFETs）。鳍场效应晶体管是包括位于鳍结构中的沟道的场效应晶体管。如这里所用，“鳍结构”是指半导体材料，其用作半导体装置的本体，其中半导体装置的栅极结构位于鳍结构周围使得电荷流下鳍结构两个侧壁上的沟道并且选择性地沿着鳍结构的顶表面流动。鳍场效应晶体管采用半导体鳍结构的垂直表面有效地增加了装置面积而不增加装置的物理布局面积。
典型地，对于具有紧密节距的鳍场效应晶体管的阵列，已经确定，在阵列的端部的鳍场效应晶体管的鳍结构上的用于源极区域和漏极区域的外延生长半导体材料可能是鳍场效应晶体管的电短路的原因。例如，提供阵列的端部的鳍场效应晶体管的源极和漏极区域中的一个的外延半导体材料可能延伸超过栅极结构的端部以接触源极区域和漏极区域中的另一个，这可能导致电短路。在另一个示例中，提供第一阵列的第一鳍场效应晶体管（例如，p型鳍场效应晶体管）的鳍结构的源极区域和漏极区域的外延生长的半导体材料可能生长为延伸越过隔离区域以接触第二阵列的第二鳍场效应晶体管（例如，n型鳍场效应晶体管）的源极和漏极区域至少之一。
在一些实施例中，这里公开的方法和结构提供氮化物包含间隔体，其设置为阻挡提供鳍场效应晶体管的源极区域和漏极区域至少之一的外延形成的半导体材料以可能导致电短路的方式生长为接触另一个电部件。参见图1A和1B，鳍场效应晶体管的阵列的形成方法，该鳍场效应晶体管采用氮化物包含间隔体来控制用于源极区域和漏极区域的至少一部分的外延生长的半导体材料的生长，可以以在多个鳍结构15上形成栅极结构10开始。
多个鳍结构15可由半导体基板形成，例如，绝缘体上半导体（SOI）基板或者体半导体基板。在图1B所示的实施例中，半导体基板是绝缘体上半导体基板1。绝缘体上半导体基板1可至少包括覆盖电介质层3的第一半导体层4（也称为绝缘体上半导体（SOI）层），其中基底半导体层2可存在于电介质层3下方。提供绝缘体上半导体层4的半导体材料可为任何的半导体材料，包括但不限于Si、应变Si、SiC、SiGe、SiGeC、Si合金、Ge、Ge合金、GaAs、InAs和InP或者其任何组合。在一个示例中，绝缘体上半导体层4由硅构成。绝缘体上半导体层4可具有5.0nm至50.0nm的厚度范围。在另一个示例中，绝缘体上半导体层4具有6nm至35nm的厚度范围。基底半导体层2可为半导体材料，包括但不限于Si、应变Si、SiC、SiGe、SiGeC、Si合金、Ge、Ge合金、GaAs、InAs、InP以及其它的III/V和II/VI化合物半导体。基底半导体层2与绝缘体上半导体层4可具有相同或不同的成分。
绝缘体上半导体基板1的电介质层3可通过将高能掺杂剂注入体半导体基板中然后退火该结构以形成埋设的绝缘层（即，电介质层3）而形成。在另一个实施例中，电介质层3可在形成绝缘体上半导体层4之前沉积或生长。在又一个实施例中，绝缘体上半导体基板1可采用晶片接合技术形成，其中接合的晶片对利用胶、粘接聚合物或直接接合而形成。在这样的实施例中，接合在一起的晶片中的至少一个具有电介质表面，其可形成电介质层3。
应注意，提供多个鳍结构15的基板不限于为绝缘体上半导体基板1，如图1B所示。提供多个鳍结构15的基板也可为体半导体基板。体半导体基板可由半导体材料组成，包括但不限于Si、应变Si、SiC、SiGe、SiGeC、Si合金、Ge、Ge合金、GaAs、InAs、InP以及其它的III/V和II/VI化合物半导体。
仍参见图1A和1B，多个鳍结构15可采用光刻和蚀刻工艺由诸如绝缘体上半导体基板1的基板形成。在蚀刻绝缘体上半导体基板1以提供多个鳍结构15之前，电介质材料层可沉积在绝缘体上半导体基板1的顶上以提供电介质鳍盖（未示出）。提供电介质鳍盖的材料层可由氮化物、氧化物、氮氧化物材料和/或任何其它适当的电介质层构成。电介质鳍盖可包括单层电介质材料或多层电介质材料。提供电介质鳍盖的材料层可通过诸如化学气相沉积和/或原子层沉积的沉积工艺而形成。可替换地，提供电介质鳍盖的材料层可采用例如热氧化或者热氮化的生长工艺形成。提供电介质鳍盖的材料层可具有1nm至100nm的厚度范围。在一个示例中，电介质鳍盖由诸如SiO2的氧化物组成，该氧化物通过化学气相沉积形成到25nm至50nm的厚度范围。在一个实施例中，不存在电介质鳍盖。
在一个实施例中，在形成提供电介质鳍盖的电介质材料层之后，光刻和蚀刻工艺流程地施加到用于电介质鳍盖的材料层和绝缘体上半导体基板1。具体而言，在一个示例中，光致抗蚀剂掩模形成在提供电介质鳍盖的电介质材料层上方且存在于绝缘体上半导体基板1的绝缘体上半导体层4上方，其中电介质材料的在光致抗蚀剂掩模下方的部分提供电介质鳍盖，并且绝缘体上半导体层4的在光致抗蚀剂掩模下方的部分提供多个鳍结构15。提供电介质鳍盖的电介质材料和绝缘体上半导体层4的暴露部分，没有被光致抗蚀剂掩模保护，而采用选择性蚀刻工艺被去除。为了提供光致抗蚀剂掩模，光致抗蚀剂层首先设置在提供电介质鳍盖的电介质材料层上。光致抗蚀剂层可由光致抗蚀剂材料的毯覆层提供，光致抗蚀剂材料的毯覆层例如利用诸如化学气相沉积、等离子体增强化学气相沉积、蒸发或旋涂的沉积工艺形成。光致抗蚀剂材料的毯覆层然后利用光刻工艺（lithographic process）图案化以提供光致抗蚀剂掩模，光刻工艺也可包括曝光光致抗蚀剂材料至辐射的图案，并且利用抗蚀剂显影剂显影曝光的光致抗蚀剂材料。
在形成光致抗蚀剂掩模之后，蚀刻工艺可去除提供电介质鳍盖的电介质材料的未受保护部分，随后对下面的电介质层2有选择性地去除绝缘体上半导体层4的未受保护部分。例如，将光致抗蚀剂提供的图案转移至下面的结构可包括各向异性蚀刻。如这里所用，“各向异性蚀刻工艺”是指其中在垂直于被蚀刻表面的方向上的蚀刻率大于平行于被蚀刻表面的方向上的蚀刻率的材料去除工艺。各向异性蚀刻可包括反应离子蚀刻（RIE）。本公开的这一点上可用的各向异性蚀刻的其它示例包括离子束蚀刻、等离子体蚀刻或激光消蚀。
多个鳍结构15中的每一个鳍结构可具有高度H1，范围为5nm至200nm。在另一个实施例中，多个鳍结构15的每一个具有高度H1，范围为10nm至100nm。在一个示例中，多个鳍结构15的每一个具有高度H1，范围为20nm至50nm。多个鳍结构15的每一个可具有小于20nm的宽度W1。在另一个实施例中，多个鳍结构15的每一个具有宽度W1，范围为3nm至8nm。尽管图1A和1B中示出了十二个鳍结构，但是本公开不仅限于此示例。应注意，任何数量的鳍结构可存在于多个鳍结构15中。分离多个鳍结构15中相邻鳍结构的节距P1可为10nm至120nm的范围。
图1A和1B还示出了在多个鳍结构15的每一个的沟道部分上形成栅极结构10。栅极结构10通过电场或磁场控制输出电流，即在鳍场效应晶体管（FET）的沟道部分中的载流子流。沟道部分是例如鳍场效应晶体管的半导体装置的源极区域和漏极区域之间的区域，当半导体装置导通时沟道部分变得导电。典型地，栅极结构10包括形成在多个鳍结构15的每个鳍结构的沟道部分上的至少一个栅极电介质11以及形成在至少一个栅极电介质11上的至少一个栅极导体12。栅极结构10可这样形成：通过形成用于至少一个栅极电介质11和至少一个栅极导体12的毯覆材料层以形成栅极堆叠，并且图案化和蚀刻栅极堆叠以提供栅极结构10。栅极结构10可利用光刻和蚀刻工艺步骤形成。栅极结构10可为共享的栅极结构，其位于多个鳍结构15中的每一个鳍结构的沟道部分上。“共享的栅极结构”是指单一连续的栅极结构存在于阵列中的多个鳍结构的每一个鳍结构的沟道区域上。
至少一个栅极电介质11可包括诸如硅的氧化物、氮化物和氧氮化物的电介质材料。在一些实施例中，至少一个栅极电介质11可由高k电介质材料构成。如这里所用，术语“高k”是指大于氧化硅的介电常数的介电常数，在室温（20℃至25℃）真空下测量氧化硅的介电常数典型地等于4（即典型的氧化硅）。例如，至少一个栅极电介质11可包括一般的较高介电常数的电介质材料，其介电常数为8到至少100。这样的较高介电常数电介质材料可包括但不限于氧化铪、硅酸铪、氧化锆、氧化镧、氧化钛、锶钛酸钡（barium-strontium-titantates（BSTs））和锆钛酸铅（lead-zirconate-titanates（PZTs））。至少一个栅极电介质11可采用适合于它们的成分的材料的多种方法的任何方法形成。非限制性示例包括热或等离子体氧化或氮化法、化学气相沉积法（包括原子层沉积法）和物理气相沉积法。
至少一个栅极导体12可包括这样的材料，该材料包括但不限于金属、金属合金、金属氮化物和金属硅化物以及其层叠及其复合材料。至少一个栅极导体12也可包括掺杂的多晶硅和掺杂的多晶硅-锗合金材料（即具有每立方厘米1e18至1e22掺杂剂原子的掺杂剂浓度）以及多晶硅上方硅化物（polycide）结构（掺杂的多晶硅/金属硅化物堆叠材料）。类似地，前述材料也可采用多种方法的任何方法形成。非限制性示例包括自对准硅化（salicide）法、化学气相沉积法和物理气相沉积法。在一个示例中，至少一个栅极导体12由掺杂的多晶硅材料构成，其厚度为400至2000埃。
共享的栅极结构10可通过毯覆沉积用于至少一个栅极电介质11和至少一个栅极导体12的材料层以提供栅极堆叠而形成，其中栅极堆叠被图案化和蚀刻以提供栅极结构10。具体而言，图案这样产生：施加光致抗蚀剂到要蚀刻的表面，曝光该光致抗蚀剂至辐射的图案，然后利用抗蚀剂显影剂将该图案显影到光致抗蚀剂中。一旦完成了光致抗蚀剂的图案化，则由光致抗蚀剂覆盖的部分被保护，而暴露的区域利用去除没有被保护的区域的选择性的蚀刻工艺被去除。可替换地，共享的栅极结构10可通过置换栅极技术形成。在置换栅极工艺流程中，在工艺流程的此阶段形成牺牲栅极结构。牺牲栅极结构也可称为虚设栅极。牺牲栅极结构可由半导体材料构成。在工艺流程的后期，牺牲栅极结构被去除，并且以如前所述的具有至少一个栅极电介质11和至少一个栅极导体12的功能栅极结构被置换。在某些情况下，在置换栅极法中，可在已经处理了源极和漏极区域之后形成功能栅极结构。
栅极侧壁间隔体（未示出）可形成为与共享的栅极结构10直接接触。栅极侧壁间隔体可这样的形成：在共享的栅极结构10上沉积诸如氧化物、氮化物或氧氮化物的电介质材料的共形层，之后执行蚀刻工艺以从共享的栅极结构10和多个鳍结构15的所有表面（除了共享的栅极结构10的侧壁以外）去除共形层。栅极侧壁间隔体的宽度范围可为1nm至10nm，典型地为1nm至5nm。在形成栅极侧壁间隔体之后，源极延伸区域和漏极延伸区域可随后形成在多个鳍结构15的暴露侧壁上。源极延伸区域和漏极延伸区域可采用离子注入形成在多个鳍结构15的在共享的栅极结构10的相对侧的每一个鳍结构中。在另一个实施例中，源极延伸区域和漏极延伸区域可通过在多个鳍结构15的暴露部分上形成原位掺杂材料使得掺杂剂从原位掺杂材料扩散到多个鳍结构15的侧壁中而形成。
在该实施例中，其中由第一多个鳍结构15形成的鳍场效应晶体管是p型半导体装置，即p型鳍场效应晶体管，源极延伸区域和漏极延伸区域掺杂为p型导电性。如这里所用，“p型”是指增加杂质到本征半导体以产生价电子的缺乏。p型导电性半导体装置通过用来自元素周期表的III-A族的元素掺杂源极延伸区域和漏极延伸区域而典型地产生在包含硅的材料内。在包含硅的鳍结构中，p型掺杂剂（即，杂质）的示例包括但不限于硼、铝、镓和铟。在其中由第一多个鳍结构15形成的鳍场效应晶体管为n型半导体装置的实施例中，源极延伸区域和漏极延伸区域掺杂为n型导电性。如这里所用，“n型”是指增加杂质以贡献自由电子到本征半导体。N型导电性半导体装置通过用来自元素周期表V-A族的元素掺杂源极延伸区域和漏极延伸区域而典型地产生在包含硅的材料内。在包含硅的鳍结构中，n型掺杂剂（即，杂质）的示例包括但不限于锑、砷和磷。
图2示出了在多个鳍结构15上形成牺牲材料层16的一个实施例。牺牲材料层16是选择性的，并且在一些实施例中可省略。牺牲材料层16是共形电介质层。术语“共形”是指其厚度偏差不大于或小于该层厚度平均值的20%的层。术语“共形沉积”是指形成共形层的沉积方法。提供牺牲材料层16的共形电介质层可存在于多个鳍结构15中的每个鳍结构的侧壁和端表面上。提供牺牲材料层16的共形电介质层可为氧化物、氮化物或者氧氮化物材料。在一个示例中，牺牲材料层16由氧化硅（SiO2）构成。在另一个示例中，牺牲材料层16由氮化硅（Si3N4）组成。牺牲材料层16可通过化学气相沉积工艺而被共形沉积。例如，牺牲材料层16可采用等离子体增强化学气相沉积（PECVD）、金属有机化学气相沉积（MOCVD）、原子层沉积（ALD）或其组合而被沉积。牺牲材料层16也可采用诸如热氧化的热生长工艺而被共形沉积。牺牲材料层16的厚度可为不大于多个鳍结构15中两个相邻鳍结构之间的间隔的一半。
图3示出了形成在多个鳍结构15的每个鳍结构的牺牲材料层16上的氮化物包含层17。氮化物包含层17可为金属氮化物层。在一个示例中，氮化物包含层17由氮化钛（TiN）构成。这不旨在将氮化物包含层17仅限于氮化钛（TiN），因为可阻挡随后的用于源极接触区域和漏极接触区域的半导体材料的外延生长的任何氮化物包含成分都适合用于氮化物包含层17。例如，氮化物包含层17也可由氮化硅、氮化铝、氮化铪、氮化钽（TaN）、氮化钨（WN）、氮化银、氮化铂、以及其合金和组合构成。
在一个实施例中，第一厚度T1的氮化物包含层17存在于多个鳍结构15的最外侧壁上，第一厚度T1大于剩余的氮化物包含层17的第二厚度T2。多个鳍结构的最外侧壁是在阵列的每个端部的鳍结构的外侧侧壁。术语“存在于…上”是指诸如第一结构的第一元件设置在诸如第二结构的第二元件上，其中第一元件和第二元件之间可存在诸如界面结构（例如界面层）的插入元件。例如，尽管氮化物包含层17可设置在多个鳍结构15的最外侧壁上，但是此部分可通过牺牲材料层16与多个鳍结构15的最外侧壁分离而不与多个鳍结构15的最外侧壁接触。在工艺流程的此阶段，牺牲材料层可存在于多个鳍结构15的侧壁和氮化物包含层17之间且与多个鳍结构15的侧壁和氮化物包含层17直接接触。
在一个实施例中，氮化物包含层17的第一厚度T1可在50nm至6nm的范围，并且氮化物包含层17的第二厚度T2可在13nm至2nm的范围。在另一个实施例中，氮化物包含层17的第一厚度T1可在15nm至10nm的范围，并且氮化物包含层17的第二厚度T2可在6nm至3nm的范围。应注意，上面的厚度仅提供用于示例目的，而旨在限制本公开。氮化物包含层17的第一厚度T1和第二厚度T2的其它值在本公开的范围内，只要所选的该值允许采用蚀刻工艺去除第二厚度T2的氮化物包含层17使得第一厚度T1的氮化物包含层17的一部分保留以提供氮化物包含间隔体。
氮化物包含层17可采用物理气相沉积（PVD）法沉积。例如，氮化物包含层17可采用溅射工艺形成。如这里所用，“溅射”是指金属材料膜的沉积方法，其中所希望材料（即源）的靶以粒子（例如，离子）轰击，其从靶撞掉原子，并且撞出的靶材料沉积在沉积表面上。可适合于沉积氮化物包含层17的溅射设备的示例包括DC二极管型系统、射频（RF）溅射、磁控溅射和离子化金属等离子体（IMP）溅射。
用于沉积氮化钛（TiN）的氮化物包含层17的溅射沉积工艺可包括施加高能粒子以撞击钛靶材料的固体板，其中高能粒子物理地撞出钛原子以沉积到牺牲材料层16上。溅射的钛原子典型地通过真空迁移且沉积在沉积表面（例如，牺牲材料层16）上。氮化钛（TiN）的氮源可由氮气（N2）提供。氮源可引入到溅射腔，溅射的钛原子朝着沉积表面迁移，例如，朝着牺牲材料层16迁移。在一些实施例中，相比存在于相邻的鳍结构的内侧壁上的氮化物包含层17的其余部分，沉积的氮化物包含材料在多个鳍结构15的最外侧壁上形成更厚的层，这是因为在阵列的端部的最外侧壁被最多地暴露，且因此更可利用作为氮化物包含层17的沉积表面。
图4示出了蚀刻氮化物包含层以去除氮化物包含层的具有第二厚度T2的部分，其中第一厚度的氮化物包含层的剩余部分T3提供牺牲材料层16上的氮化物包含间隔体，牺牲材料层16上的氮化物包含间隔体位于多个鳍结构15的最外侧壁上。用于去除氮化物包含层的具有第二厚度的部分的蚀刻工艺典型地为各向同性蚀刻工艺。术语“各向同性蚀刻”是指非定向的（non-directional）蚀刻工艺。“非定向”是指与所有的蚀刻方向的蚀刻速率相比任何一个方向上的蚀刻速率不实质上较大。各向同性蚀刻可为湿化学蚀刻或者干蚀刻。例如，蚀刻剂可为液体或者化学活性离子化气体，例如，等离子体。在一些实施例中，用于去除氮化物包含层的具有第二厚度的部分的蚀刻工艺是对牺牲材料层16有选择性的蚀刻工艺。如这里所用，关于材料去除工艺的术语“选择性”是指对于要施加材料去除工艺的结构的第一材料的材料去除速率大于的对该结构的至少另一材料的去除速率。例如，选择性蚀刻可以以大于10：1的比率对第二材料去除一种材料。在另一个示例中，选择性蚀刻可以以大于100：1的比率对第二种材料去除一种材料。TiN可由含SC1的水性蚀刻剂选择性蚀刻，SC1是包含NH4OH（氢氧化铵）+H2O2（过氧化氢）+H2O（水）的溶液。
在去除氮化物包含层的具有第二厚度的部分的各向同性蚀刻工艺后，第一厚度的氮化物包含层的保留部分T3，该保留部分T3提供氮化物包含间隔体18，可在12nm至2nm的范围。在另一个实施例中，第一厚度的氮化物包含层的保留部分T3，该保留部分T3提供氮化物包含间隔体18，可在8nm至3nm的范围。
图5示出了去除牺牲材料层16。牺牲材料层16可采用选择性蚀刻工艺去除。用于去除牺牲材料层16的蚀刻工艺可为湿化学蚀刻或者干蚀刻。更具体而言，牺牲材料层16可通过对多个鳍结构15、共享的栅极结构10和氮化物包含间隔体18有选择性的蚀刻工艺去除。在一个示例中，当牺牲材料层16由氧化硅（SiO2）构成、氮化物包含间隔体18由氮化钛（TiN）构成且多个鳍结构15由硅（Si）构成时，用于去除牺牲材料层16的蚀刻化学物可为COR（化学氧化物蚀刻）或者包含氢氟酸的水性溶液。去除牺牲材料层16可暴露多个鳍结构15的侧壁（内侧壁和外侧壁）。
图6A和6B示出了在多个鳍结构15上形成外延半导体材料19的源极接触区域和漏极接触区域。源极接触区域和漏极接触区域是鳍场效应晶体管的源极区域和漏极区域的由互连件接触的部分，互连件将电信号通信到鳍场效应晶体管/从鳍场效应晶体管通信电信号。源极接触区域和漏极接触区域与源极延伸区域和漏极延伸区域的组合可提供鳍场效应晶体管的源极区域和漏极区域。“外延生长和/或沉积”是指在半导体材料的沉积表面上生长半导体材料，其中所生长的半导体材料与沉积表面的半导体材料具有相同的晶体特性。当化学反应物被控制且系统参数被正确设定时，沉积原子以足够的能量达到沉积表面以在表面上运动且自身定向到沉积表面的原子结晶排布。因此，沉积在{100}结晶表面上的外延膜将呈现{100}取向。在一些实施例中，外延沉积工艺是选择性沉积工艺。更具体而言，在一个实施例中，用于沉积源极接触区域和漏极接触区域的外延半导体材料仅沉积在包含半导体的沉积表面（例如，多个鳍结构15的通过去除牺牲材料层16而暴露的侧壁）上。沉积用于源极接触区域和漏极接触区域的外延半导体材料19典型地不沉积在电介质材料上，例如不沉积在氮化物包含间隔体18上，氮化物包含间隔体18存在于在鳍场效应晶体管的阵列内的多个鳍结构15的端部。
外延半导体材料19可由任何半导体材料组成，该半导体材料可被外延沉积。适合用于外延半导体材料19的半导体材料的一些示例包括硅（Si）、锗（Ge）和硅锗（SiGe）。应注意，用于外延半导体材料19的这些具体材料成分仅提供用于示例目的，而不旨在限制本公开，因为可采用外延生长工艺形成的任何半导体材料均可适合用于外延半导体材料19。多个不同源可用于外延硅的沉积。在其中外延半导体材料19由硅构成的一些实施例中，用于外延沉积的硅气源可选自由六氯化二硅（Si2Cl6）、四氯化硅（SiCl4）、二氯烷硅（Cl2SiH2）、三氯硅烷（Cl3SiH）、一甲基硅烷（（CH3）SiH3）、二甲基硅烷（（CH3）2SiH2）、乙基硅烷（（CH3CH2）SiH3）、甲基二硅烷（（CH3）Si2H5）、二甲基二硅烷（（CH3）2Si2H4）、六甲基二硅烷（（CH3）6Si2）及其组合构成的组。在外延半导体材料19由锗构成的其它实施例中，用于外延沉积的锗气源可选自由锗烷（GeH4）、乙锗烷（Ge2H6）、卤代锗烷、二氯锗烷、三氯锗烷、四氯锗烷及其组合构成的组。在其中外延半导体材料19由硅锗构成的又一个实施例中，用于外延沉积的硅源可选自由硅烷、乙硅烷、丙硅烷、四硅烷、六氯乙硅烷、四氯化硅、二氯甲硅烷、三氯硅烷、甲基硅烷、二甲基硅烷、乙基硅烷、甲基二硅烷、二甲基二硅烷、六甲基二硅烷及其组合，并且锗气源可选自由锗烷、乙锗烷、卤代锗烷、二氯锗烷、三氯锗烷、四氯锗烷及其组合构成的组。
用于外延沉积的温度典型地在550℃至900℃的范围。尽管较高的温度典型地导致较快的沉积，但是较快的沉积可能导致结晶缺陷和膜裂缝。用于实现外延生长的设备可包括化学气相沉积设备，例如，大气压化学气相沉积、低压化学气相沉积、等离子体增强化学气相沉积、金属有机化学气相沉积及其它。
外延半导体材料19可与源极延伸区域和漏极延伸区域具有相同的导电类型。例如，当源极延伸区域和漏极延伸区域具有p型导电性时，提供源极接触区域和漏极接触区域的外延半导体材料也可具有p型导电性。在另一个示例中，当源极延伸区域和漏极延伸区域具有n型导电性时，提供源极接触区域和漏极接触区域的外延半导体材料也可具有n型导电性。提供外延半导体材料19导电类型的掺杂剂可采用原位掺杂工艺或采用离子注入引入。“原位”是指提供材料层的导电类型的掺杂剂随着材料层的形成或沉积（例如在外延沉积工艺期间）而引入。例如，当与外延生长工艺同时掺杂该掺杂半导体材料时，用于掺杂剂的气源与提供外延形成半导体材料的前躯体的气源同时引入到正在生长的半导体材料。在一个示例中，用于原位掺杂的气体掺杂剂源包括PH3、B2H6、AsH3及其组合。在另一个实施例中，外延半导体材料19可通过离子注入掺杂。
图6A和6B示出了鳍场效应晶体管100阵列的一个实施例，其包括在基板（例如，绝缘体上半导体基板100）上的多个鳍结构100以及在多个鳍结构15的沟道部分上的共享的栅极结构10。鳍场效应晶体管100还包括提供源极接触区域和漏极接触区域的外延半导体材料19。外延半导体材料19可包括第一部分和第二部分，该第一部分在多个鳍结构15中的相邻鳍结构之间，该第二部分存在于多个鳍结构15中的端部鳍结构的最外侧壁上。氮化物包含间隔体18存在于外延半导体材料19的第二部分的最外侧壁上。在一些实施例中，氮化物包含间隔体18设置为与外延半导体材料19的第二部分的最外侧壁的整个侧壁（即整个高度）接触。
氮化物包含间隔体18的设置阻挡外延半导体材料19延伸超出共享的栅极结构10的端部。通过阻挡外延半导体材料19延伸超出共享的栅极结构10的端部，氮化物包含间隔体18消除了外延半导体材料19的提供鳍场效应晶体管100的源极接触区域的部分和外延半导体材料19的提供鳍场效应晶体管100的漏极接触区域的部分之间的短路。氮化物包含间隔体18也可阻挡来自鳍场效应晶体管的第一阵列的外延半导体材料19延伸越过隔离区域而与鳍场效应晶体管的第二阵列接触。
尽管本公开已经关于其优选实施例进行了具体示例和描述，但是本领域的技术人员应理解，在不脱离本公开的范围和精神的情况下，可进行形式和细节上的前述和其它变化。因此，意图是本公开不限于所描述和示出的精确形式和细节而是落入所附权利要求的范围内。

Claims (20)

1.一种半导体装置的形成方法，包括：
在多个鳍结构上形成栅极结构；
在该多个鳍结构中的每一个该鳍结构上形成氮化物包含层，其中在该多个鳍结构的最外侧壁上的该氮化物包含层的第一厚度大于在相邻的鳍结构的内侧壁上的该氮化物包含层的第二厚度；
蚀刻该氮化物包含层以去除该氮化物包含层的具有该第二厚度的部分，其中该第一厚度的剩余部分提供存在于该多个鳍结构的最外侧壁上的氮化物包含间隔体；以及
在该多个鳍结构上形成源极区域和漏极区域。
2.如权利要求1所述的方法，还包括：
在形成该氮化物包含层之前，在该多个鳍结构上形成牺牲材料层；
在存在于所述鳍结构的每一个上的该牺牲材料层上形成该氮化物包含层；以及
在所述蚀刻该氮化物包含层之后且在形成该源极区域和该漏极区域之前去除该牺牲材料层。
3.如权利要求2所述的方法，其中在该多个鳍结构上形成该源极区域和该漏极区域包括外延沉积该源极区域和该漏极区域。
4.如权利要求3所述的方法，其中该源极区域和该漏极区域在该多个鳍结构的相邻鳍结构之间延伸，并且氮化物包含间隔体将该源极区域和该漏极区域的该外延沉积阻挡为不在延伸超过该多个鳍结构的该栅极结构的边缘上沉积外延半导体材料。
5.如权利要求2所述的方法，其中在该多个鳍结构上形成该牺牲材料层包括共形沉积电介质材料。
6.如权利要求5所述的方法，其中该牺牲材料层包括氧化物、氮化物或氧氮化物。
7.如权利要求2所述的方法，其中在用于该鳍结构的每一个的该牺牲材料层上形成该氮化物包含层包括物理气相沉积工艺。
8.如权利要求7所述的方法，其中该物理气相沉积工艺选自由镀覆、溅射构成的组。
9.如权利要求8所述的方法，其中该物理气相沉积工艺是溅射工艺，该溅射工艺选自由DC二极管型系统、射频(RF)溅射、磁控溅射、离子化金属等离子体(IMP)溅射及其组合构成的组。
10.如权利要求2所述的方法，其中该氮化物包含层是氮化硅或金属氮化物，该金属氮化物选自由氮化钛、氮化钽、氮化钨、氮化铪、氮化铝及其组合构成的组。
11.如权利要求2所述的方法，其中该第一厚度的范围在6nm至50nm，并且该第二厚度的范围在2nm至13nm。
12.如权利要求2所述的方法，其中蚀刻该氮化物包含层以去除该氮化物包含层的具有该第二厚度的部分包括各向同性蚀刻。
13.如权利要求2所述的方法，其中蚀刻该氮化物包含层以去除该氮化物包含层的具有该第二厚度的该部分包括蚀刻化学，该蚀刻化学对该栅极结构和该牺牲材料层至少之一有选择性地去除该氮化物包含层的材料。
14.如权利要求2所述的方法，其中所述去除该牺牲材料层包括对多个鳍结构、栅极结构和该氮化物包含间隔体有选择性的蚀刻工艺。
15.一种半导体装置，包括：
在基板上的多个鳍结构；
在该多个鳍结构的沟道部分上的栅极结构；
外延半导体材料，包括在多个鳍结构中的相邻鳍结构之间的第一部分和存在于该多个鳍结构的端部鳍结构的最外侧壁上的第二部分，其中该外延半导体材料至少提供部分的源极区域和漏极区域至该多个鳍结构的每个鳍结构；以及
氮化物包含间隔体，在该外延半导体材料的第二部分的最外侧壁上而不在该外延半导体材料的该第一部分上。
16.如权利要求15所述的半导体装置，其中该氮化物包含间隔体与该外延半导体材料的该第二部分的最外侧壁的整体高度接触。
17.如权利要求15所述的半导体装置，其中该氮化物包含间隔体选自由氮化硅、氮化铪、氮化铝、氮化钽、氮化钛、氮化钨、氮化银、氮化铂及其组合构成的组。
18.如权利要求15所述的半导体装置，其中该鳍结构的高度范围在5nm至200nm，并且宽度范围在2nm至20nm。
19.如权利要求15所述的半导体装置，其中该多个鳍结构由半导体材料组成，该半导体材料选自由Si、应变Si、SiC、SiGe、SiGeC、Si合金、Ge、Ge合金、GaAs、InAs、InP、III/V和II/VI化合物半导体及其组合构成的组。
20.如权利要求15所述的半导体装置，其中该外延半导体材料由半导体材料组成，该半导体材料选自由Si、应变Si、SiC、SiGe、SiGeC、Si合金、Ge、Ge合金、GaAs、InAs、InP、III/V和II/VI化合物半导体及其组合构成的组。
CN201310535821.0A 2012-11-01 2013-11-01 半导体装置及其形成方法 Active CN103811552B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710224071.3A CN107424995B (zh) 2012-11-01 2013-11-01 半导体装置及其形成方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/666,386 2012-11-01
US13/666,386 US8802513B2 (en) 2012-11-01 2012-11-01 Fin field effect transistors having a nitride containing spacer to reduce lateral growth of epitaxially deposited semiconductor materials

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201710224071.3A Division CN107424995B (zh) 2012-11-01 2013-11-01 半导体装置及其形成方法

Publications (2)

Publication Number Publication Date
CN103811552A CN103811552A (zh) 2014-05-21
CN103811552B true CN103811552B (zh) 2017-05-10

Family

ID=50546227

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710224071.3A Active CN107424995B (zh) 2012-11-01 2013-11-01 半导体装置及其形成方法
CN201310535821.0A Active CN103811552B (zh) 2012-11-01 2013-11-01 半导体装置及其形成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201710224071.3A Active CN107424995B (zh) 2012-11-01 2013-11-01 半导体装置及其形成方法

Country Status (2)

Country Link
US (2) US8802513B2 (zh)
CN (2) CN107424995B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9040380B2 (en) * 2013-09-11 2015-05-26 GlobalFoundries, Inc. Integrated circuits having laterally confined epitaxial material overlying fin structures and methods for fabricating same
KR102287398B1 (ko) 2015-01-14 2021-08-06 삼성전자주식회사 반도체 장치
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9425108B1 (en) * 2015-12-05 2016-08-23 International Business Machines Corporation Method to prevent lateral epitaxial growth in semiconductor devices
US10002962B2 (en) 2016-04-27 2018-06-19 International Business Machines Corporation Vertical FET structure
US9799765B1 (en) 2016-06-29 2017-10-24 International Business Machines Corporation Formation of a bottom source-drain for vertical field-effect transistors
US10326020B2 (en) 2016-08-09 2019-06-18 International Business Machines Corporation Structure and method for forming strained FinFET by cladding stressors
US10096692B1 (en) 2017-04-05 2018-10-09 International Business Machines Corporation Vertical field effect transistor with reduced parasitic capacitance
CN115939216B (zh) * 2023-02-15 2023-05-23 广东仁懋电子有限公司 一种场效应晶体管及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1967812A (zh) * 2005-11-15 2007-05-23 国际商业机器公司 具有准自对准源极/漏极FinFET的半导体器件及其形成方法
US20100065917A1 (en) * 2008-09-18 2010-03-18 Atsushi Ohta Semiconductor device and method of manufacturing the same
US20110193164A1 (en) * 2009-09-30 2011-08-11 Huilong Zhu Semiconductor device and method for manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100682892B1 (ko) * 2004-09-25 2007-02-15 삼성전자주식회사 박막 트랜지스터의 제조방법
JP4504214B2 (ja) * 2005-02-04 2010-07-14 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
US7834403B2 (en) * 2007-08-13 2010-11-16 Infineon Technologies Ag Bipolar transistor FINFET technology
DE102008059500B4 (de) * 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1967812A (zh) * 2005-11-15 2007-05-23 国际商业机器公司 具有准自对准源极/漏极FinFET的半导体器件及其形成方法
US20100065917A1 (en) * 2008-09-18 2010-03-18 Atsushi Ohta Semiconductor device and method of manufacturing the same
US20110193164A1 (en) * 2009-09-30 2011-08-11 Huilong Zhu Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
CN103811552A (zh) 2014-05-21
US20140117422A1 (en) 2014-05-01
US20140264387A1 (en) 2014-09-18
CN107424995B (zh) 2019-01-29
CN107424995A (zh) 2017-12-01
US9035391B2 (en) 2015-05-19
US8802513B2 (en) 2014-08-12

Similar Documents

Publication Publication Date Title
CN103811552B (zh) 半导体装置及其形成方法
US10854733B2 (en) Composite spacer enabling uniform doping in recessed fin devices
US9070771B2 (en) Bulk finFET with controlled fin height and high-k liner
US9484267B1 (en) Stacked nanowire devices
JP6905542B2 (ja) 半導体素子およびその形成方法
US11374111B2 (en) Forming replacement low-k spacer in tight pitch fin field effect transistors
US10340368B2 (en) Fin formation in fin field effect transistors
US9985114B2 (en) Fin field effect transistor structure and method to form defect free merged source and drain epitaxy for low external resistance
US10256161B2 (en) Dual work function CMOS devices
JP2024507600A (ja) 非対称の閾値電圧を有するナノシート金属酸化膜半導体電界効果トランジスタ
US10777557B2 (en) Orientation engineering in complementary metal oxide semiconductor fin field effect transistor integration for increased mobility and sharper junction
US10242983B2 (en) Semiconductor device with increased source/drain area

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20170208

Address after: Cayman Islands Grand Cayman

Applicant after: INTERNATIONAL BUSINESS MACHINES Corp.

Address before: American New York

Applicant before: Globalfoundries second American LLC

Effective date of registration: 20170208

Address after: American New York

Applicant after: Globalfoundries second American LLC

Address before: New York grams of Armand

Applicant before: International Business Machines Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20180427

Address after: Ontario, Canada

Patentee after: International Business Machines Corp.

Address before: Cayman Islands Grand Cayman

Patentee before: INTERNATIONAL BUSINESS MACHINES Corp.

TR01 Transfer of patent right