JP4504214B2 - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents

Ｍｏｓ型半導体装置及びその製造方法 Download PDF

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Description

本発明は、絶縁膜上に薄壁状に設けた半導体層にＭＯＳＦＥＴを形成したＭＯＳ型半導体装置に係わり、特に薄板状ダブルゲート構造の電界効果型トランジスター（以下、Ｆｉｎ−ＭＯＳＦＥＴと略記する）、及びその製造方法に関する。
近年、ＳＯＩウェハ上のシリコン層を薄い板状に垂直加工し、このシリコン層にＭＯＳＦＥＴを形成したＦｉｎ−ＭＯＳＦＥＴ構造が注目されている。このようなＦｉｎ−ＭＯＳＦＥＴ構造では、合わせずれなくシリコンチャネル層を挟み込むゲート電極の形成を達成することができる（例えば、非特許文献１参照）。
Ｆｉｎ−ＭＯＳＦＥＴ構造のように極めて薄いシリコン層を用いて素子を構成する場合、ソース・ドレイン領域の電気抵抗を低減することが必須となる。これを実現するために、ソース・ドレイン領域の一部を金属性物質と反応させてシリサイドを形成する手法を用いることができる。このとき、シリコンと金属性シリサイドとの界面に発生するコンタクト抵抗を十分に低減しなければならない。
シリコンと金属性シリサイドの界面に発生するコンタクト抵抗は、これらの間に形成されるショットキー障壁に由来する。電子に対するショットキー障壁φｎと正孔に対するショットキー障壁φｐとの和は、常に半導体のバンドギャップＥｇ＝１．１ｅＶ（Ｓｉの場合）に等しくなるという性質を持つ。従って、ソース・ドレイン領域の低抵抗化のためにシリサイドを形成する場合、ＣＭＯＳ回路の製造にあたっては、一方の極性の素子に対してコンタクト抵抗の低減を図ると、他方の極性の素子に対してショットキー障壁が増大してしまう。
ＣＭＯＳ回路の場合、一方の極性の素子のコンタクト抵抗が上昇し、この素子の動作が遅くなってしまうと、いくら他方の極性の素子動作が高速に保たれていても、回路全体の信号処理速度が遅い極性の素子動作によって律速されてしまう。このため、従来はシリサイド化材料としては、ほぼ同程度φｎとφｐを持つ材料を選択せざるを得なかった。従って、それぞれの極性のＭＯＳＦＥＴに対し、ほぼＥｇの半分ほどのショットキー障壁が生じてしまうことになる。
ここで、コンタクト抵抗はショットキー障壁の大きさに非常に鋭敏に影響される。不純物濃度が１０20ｃｍ-3程度の高濃度拡散層にシリサイド層を形成する場合、ショットキー障壁が０．１ｅＶ低下しただけで、コンタクト抵抗は一桁近く減少する。従って、ｎ，ｐそれぞれの極性のＭＯＳＦＥＴに対し、０．５ｅＶ程度のショットキー障壁が不可避的に発生することは、ＣＭＯＳ回路のコンタクト抵抗低減、高速動作の確保に対して大きな障害となってしまうのである。
X.Huang, et al, IEEE ED vol.48, p880 (2001)
このように、従来のＦｉｎ−ＭＯＳＦＥＴにおいては、ソース・ドレイン領域となる半導体層と金属−半導体化合物層とのコンタクト抵抗を低減する必要がある。しかし、ＣＭＯＳ回路の製造にあたっては、一方の極性の素子に対してコンタクト抵抗の低減を図ると、他方の極性の素子に対してショットキー障壁が増大し、コンタクト抵抗の上昇を招くという問題があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＣＭＯＳ構造においても両方の極性の素子に対してコンタクト抵抗の低減を図ることができ、Ｆｉｎ−ＭＯＳＦＥＴ構造による移動度の増大を享受しつつ、しかも製造コストの増大を回避できるＭＯＳ型半導体装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様に係わるＭＯＳ型半導体装置は、絶縁膜上に薄壁状に形成された単結晶半導体層と、前記半導体層の両側壁面上にそれぞれゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記半導体層の両側壁面に形成され、且つ一方の側壁面をｐチャネルＭＯＳＦＥＴ用、他方の側壁面をｎチャネルＭＯＳＦＥＴ用としたソース・ドレイン領域と、前記半導体層の一方の側壁面に形成され、前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層と、前記半導体層の他方の側壁面に形成され、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層と、を具備してなることを特徴とする。
また、本発明の別の一態様に係わるＭＯＳ型半導体装置は、絶縁膜上に薄壁状に複数個形成され、且つ第１の距離以下の間隔で平行に配置され、ｐチャネルＭＯＳＦＥＴを形成するための第１の単結晶半導体層と、前記絶縁膜上に薄壁状に複数個形成され、第１の距離よりも長い第２の距離以上の間隔で平行に配置され、且つ第１の単結晶半導体層と平行に配置された、ｎチャネルＭＯＳＦＥＴを形成するための第２の単結晶半導体層と、第１及び第２の単結晶半導体層のそれぞれに対し、両側壁面上にそれぞれゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して第１の単結晶半導体層に形成されたｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域と、前記ゲート電極に対応して第２の単結晶半導体層に形成されたｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域と、第１の単結晶半導体層の両側壁面に形成され、前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層と、第２の単結晶半導体層の両側壁面に形成され、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層と、を具備してなることを特徴とする。
また、本発明の別の一態様に係わるＭＯＳ型半導体装置は、絶縁膜上に薄壁状に形成された、ｐチャネルＭＯＳＦＥＴを形成するための第１の単結晶半導体層と、前記絶縁膜上に薄壁状に形成され、且つ第１の単結晶半導体層とは異なる方向に沿って配置された、ｎチャネルＭＯＳＦＥＴを形成するための第２の単結晶半導体層と、第１及び第２の単結晶半導体層のそれぞれに対し、両側壁面上にそれぞれゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して第１の単結晶半導体層に形成されたｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域と、前記ゲート電極に対応して第２の単結晶半導体層に形成されたｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域と、第１の単結晶半導体層の両側壁面に形成され、前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層と、第２の単結晶半導体層の両側壁面に形成され、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層と、を具備してなることを特徴とする。
また、本発明の別の一態様に係わるＭＯＳ型半導体装置の製造方法は、絶縁膜上に薄壁状の単結晶半導体層を形成する工程と、前記半導体層の第１及び第２の側壁面上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクにして前記半導体層の第１の側壁面にｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成し、第２の側壁面にｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成する工程と、前記ｎチャネルＭＯＳトランジスタ用のソース・ドレイン領域となる第２の側壁面に、Ｃを傾角入射する工程と、前記半導体層の第１及び第２の側壁面を熱酸化した後に、ＨＦ溶液に浸すことにより、前記Ｃを入射した第２の側壁面に側壁保護絶縁膜を形成する工程と、前記ゲート電極及び前記側壁保護絶縁膜をマスクとして用い、前記半導体層の露出部とＰｔとのシリサイド化反応により、第１の側壁面上に前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層を形成する工程と、前記側壁保護絶縁膜を除去した後に、前記ゲート電極及び前記ＰｔＳｉ層をマスクとして用い、前記半導体層の露出部とＥｒとのシリサイド化反応により、第２の側壁面上に前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層を形成する工程、を含むことを特徴とする。
また、本発明の別の一態様に係わるＭＯＳ型半導体装置の製造方法は、
絶縁膜上に、所定高さのマスク部材を用いて第１及び第２の単結晶半導体層を薄壁状に、且つ互いに平行に形成する工程と、第１及び第２の単結晶半導体層のそれぞれに対し、両側壁面上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、第１及び第２の単結晶半導体層のそれぞれに対し、前記ゲート電極をマスクにして、第１の単結晶半導体層にｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成し、第２の単結晶半導体層にｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成する工程と、第２の単結晶半導体層に対し、第１の単結晶半導体層とは反対側から、第１の単結晶半導体層の側壁面に到達しない傾斜角度でＣを入射することにより、第２の単結晶半導体層の第１の単結晶半導体層とは反対側の側壁面にＣを導入する工程と、第１の単結晶半導体層に対し、第２の単結晶半導体層とは反対側から、第２の単結晶半導体層の側壁面に到達する傾斜角度でＣを入射することにより、第２の単結晶半導体層の第１の単結晶半導体層側の側壁面及び第１の単結晶半導体層の第２の単結晶半導体層とは反対側の側壁面にＣを導入する工程と、第１の単結晶半導体層に対し、第２の単結晶半導体層とは反対側から、第２の単結晶半導体層の側壁面に到達しない傾斜角度でイオンを入射することにより、第１の単結晶半導体層の第２の単結晶半導体層と反対側に導入されたＣを除去する工程と、第１及び第２の単結晶半導体層の両側壁面を熱酸化した後に、ＨＦ溶液に浸すことにより、前記Ｃを導入した第２の単結晶半導体層の両側壁面に側壁保護絶縁膜を形成する工程と、前記ゲート電極及び前記側壁保護絶縁膜をマスクとして用い、第１の単結晶半導体層の露出部とＰｔとのシリサイド化反応により、第１の単結晶半導体層の両側壁面に前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層を形成する工程と、前記側壁保護絶縁膜を除去した後に、前記ゲート電極及び前記ＰｔＳｉ層をマスクとして用い、第２の単結晶半導体層の露出部とＥｒとのシリサイド化反応により、第２の単結晶半導体層の両側壁面に、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層を形成する工程、を含むことを特徴とする。
また、本発明の別の一態様に係わるＭＯＳ型半導体装置の製造方法は、絶縁膜上に、所定高さのマスク部材を用いて、薄壁状の複数の第１の単結晶半導体層及び最外側のダミー半導体層を第１の距離以下の間隔で平行に形成すると共に、薄壁状の複数の第２の単結晶半導体層を第１の距離よりも長い第２の距離以上の間隔で平行に形成し、且つ第１及び第２の単結晶半導体層を互いに平行に配置する工程と、第１及び第２の単結晶半導体層のそれぞれに対し、両側壁面上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、第１及び第２の単結晶半導体層のそれぞれに対し、前記ゲート電極をマスクにして、第１の単結晶半導体層にｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成し、第２の単結晶半導体層にｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成する工程と、第１の単結晶半導体層の配置間隔では該半導体層の側壁面にＣが到達せず、第２の単結晶半導体層の配置間隔では該半導体層の側壁面に到達する傾斜角度でＣを入射することにより、第２の単結晶半導体層の両側面にＣを導入する工程と、第１及び第２の単結晶半導体層の両側壁面を熱酸化した後に、ＨＦ溶液に浸すことにより、前記Ｃを導入した第２の単結晶半導体層の両側壁面に側壁保護絶縁膜を形成する工程と、前記ゲート電極及び前記側壁保護絶縁膜をマスクとして用い、第１の単結晶半導体層の露出部とＰｔとのシリサイド化反応により、第１の単結晶半導体層の両側壁面に前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層を形成する工程と、前記側壁保護絶縁膜を除去した後に、前記ゲート電極及び前記ＰｔＳｉ層をマスクとして用い、第２の単結晶半導体層の露出部とＥｒとのシリサイド化反応により、第２の単結晶半導体層の両側壁面に、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層を形成する工程と、を含むことを特徴とする。
また、本発明の別の一態様に係わるＭＯＳ型半導体装置の製造方法は、絶縁膜上に第１及び第２の単結晶半導体層を薄壁状に、且つ互いに配置方向が異なるように形成する工程と、第１及び第２の単結晶半導体層のそれぞれに対し、両側壁面上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、第１及び第２の単結晶半導体層のそれぞれに対し、前記ゲート電極をマスクにして、第１の単結晶半導体層にｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成し、第２の単結晶半導体層にｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成する工程と、第１の単結晶半導体層の両側壁面と平行な方向にＣを入射することにより、第１の単結晶半導体層の両側壁にはＣを導入することなく、第２の単結晶半導体層の両側壁にＣを導入する工程と、第１及び第２の単結晶半導体層の両側壁面を熱酸化した後に、ＨＦ溶液に浸すことにより、前記Ｃを導入した第２の単結晶半導体層の両側壁面に側壁保護絶縁膜を形成する工程と、前記ゲート電極及び前記側壁保護絶縁膜をマスクとして用い、第１の単結晶半導体層の露出部とＰｔとのシリサイド化反応により、第１の単結晶半導体層の両側壁面に前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層を形成する工程と、前記側壁保護絶縁膜を除去した後に、前記ゲート電極及び前記ＰｔＳｉ層をマスクとして用い、第２の単結晶半導体層の露出部とＥｒとのシリサイド化反応により、第２の単結晶半導体層の両側壁面に、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層を形成する工程、を含むことを特徴とする。
本発明によれば、薄壁状の同一の単結晶半導体層の一方の側壁面と他方の側壁面に異なる組成の金属−半導体化合物層を形成することにより、半導体層に形成するｐチャネル，ｎチャネルの何れのＭＯＳＦＥＴに対しても、常に両側壁の一方が小さいコンタクト抵抗を示すことになる。
また、薄壁状の単結晶半導体層をｐチャネルとｎチャネルで別々に設け、各々の半導体層に対して異なる組成の金属−半導体化合物層を形成することにより、ｐチャネル及びｎチャネルに適した金属材料を選択することが可能となる。さらに、Ｃの傾角入射による選択的な酸化膜形成を利用することにより、異なる金属−半導体化合物層をリソグラフィプロセスを要することなく形成することができる。
従って、ＣＭＯＳ構造においても両方の極性の素子に対してコンタクト抵抗の低減を図ることができ、Ｆｉｎ−ＭＯＳＦＥＴ構造による移動度の増大を享受しつつ、しかも製造コストの増大を回避することができる。
前述した従来の問題点を回避するためには、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴで異なる材質のシリサイドを作ることが考えられる。例えば、ｎチャネルＭＯＳＦＥＴ（電子が動く）には、φｎが０．２８ｅＶと小さなＥｒシリサイドを用い、ｐチャネルＭＯＳＦＥＴ（正孔が動く）には、φｐが０．２０ｅＶと小さなＰｔシリサイドを用いればよい。このとき、それぞれの極性に対するコンタクト抵抗の積は、単一のシリサイド材料を用いた場合のそれに対して、ショットキー障壁の合計０．６２ｅＶ（＝１．１ｅＶ−０．２０ｅＶ−０．２８ｅＶ）の減少に対応して、６桁近く低減されることになる。
しかしながら、このようにｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴで異なる材質のシリサイドを、簡便に作り分けることは極めて困難である。ｎチャネルＭＯＳＦＥＴにシリサイドを施す間は、ｐチャネルＭＯＳＦＥＴを耐熱性絶縁性物質で覆っておかなければならない。逆に、ｐチャネルＭＯＳＦＥＴにシリサイドを施す間は、ｎチャネルＭＯＳＦＥＴを耐熱性絶縁性物質で覆っておかなければならない。勿論、それぞれの絶縁物質は、それぞれ目的の素子領域のみを覆うべく、リソグラフィを用いて加工されなければならない。
また、第１のシリサイド層を形成した後、第２のシリサイド層を形成するために、マスクとなった第１の絶縁物質を第１のシリサイド層を残存させながら、選択的に除去しなければならない。さらに、第２の絶縁物質の形成は、第１のシリサイド層を熱的に毀損しない低温で行わなければならず、均質均等な膜質の確保が難しくなる。加えて、Ｆｉｎ−ＭＯＳＦＥＴのように、複数の薄壁状シリコン層を有する非常に起伏に富んだ構造の場合、近接した別極性の素子にリソグラフィを用いて別々のシリサイドを作り分けるには、極めて厳密なプロセス管理が要求される。このように、異なるシリサイド層の同一基板上での作り分けには、多くの工程と制約を伴い、製造コストの増大を招くことになる。
このように、Ｆｉｎ−ＭＯＳＦＥＴ構造により短チャネル効果を抑制し、さらにチャネル移動度の増大を利用して超高速ＭＯＳＦＥＴを形成しようとすると、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとで異なる材質のシリサイドをそれぞれのソース・ドレイン領域に作り分けることが有効である。しかし、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとで異なる材質のシリサイドをそれぞれのソース・ドレイン領域に作り分けようとすると、その製造工程は極度に複雑化するという困難があった。
なお、上記の問題は、単結晶半導体層としてシリコンを用いた場合に限るものではなく、シリコンの代わりにゲルマニウム、その他の半導体材料を用いた場合にも同様に言えることである。
そこで本発明では、リソグラフィプロセスを要することなく、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴで異なる材質の金属−半導体化合物層をそれぞれのソース・ドレイン領域に作り分けることを可能とし、これによってＦｉｎ−ＭＯＳＦＥＴ構造による移動度の増大を享受しつつ、しかも製造コストの増大を回避する。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの概略構成を説明するためのもので、（ａ）は全体構成を示す斜視図、（ｂ）はソース・ドレイン部の断面図、（ｃ）はゲート部の断面図である。
単結晶シリコン基板１００上に酸化膜等の絶縁膜１０１が形成され、その上に薄板状のシリコン層（単結晶半導体層）１０２が垂直に形成されている。シリコン層１０２の上には、絶縁膜１０３が形成されている。シリコン層１０２の両側面には、ゲート絶縁膜１０４を介してゲート電極１０５が形成されている。このゲート電極１０５は、絶縁膜１０３の側面及び上面にも形成され、これによりシリコン層１０２の両側面間でゲート電極１０５は繋がっている。
ゲート電極１０５を挟んでシリコン層１０２の両側には不純物が導入されてソース領域及びドレイン領域（ソース・ドレイン領域）が形成されている。ソース・ドレイン領域が形成されたシリコン層１０２の一方の側壁面には第１のシリサイド層１１２が形成され、他方の側壁面には第２のシリサイド層１２２が形成されている。
次に、本実施形態のＦｉｎ−ＭＯＳＦＥＴの製造方法について、図２（ａ）〜（ｆ）を参照して説明する。
図２（ａ）は、シリコン基板１００上の絶縁膜１０１上に薄板状のシリコン層１０２を形成した状態である。シリコン層１０２上には、シリコン層１０２をエッチングする際のマスクとして用いた絶縁膜１０３が残っている。また、これはゲート電極１０５を形成した後の状態である。
この状態において、ソース・ドレイン領域となるシリコン層１０２に対し、炭素（Ｃ）原子を斜めに注入することにより、ソース・ドレイン領域の一方の面１２０のみにＣを導入する。
次いで、炭素含有シリコン層を熱酸化し、形成された酸化膜を２００：１の希ＨＦ溶液中に浸すと、希ＨＦ溶液中でのエッチングの進行はあるところ（１〜２ｎｍ）で殆ど止まってしまう（例えば、文献ＵＳＰ６０５１５０９参照）。従って、図２（ｂ）に示すように、ソース・ドレイン領域の一方の側壁面１２０のみに、耐ＨＦ性酸化膜（側壁保護絶縁膜）１２１が形成され、ソース・ドレイン領域のもう一方の側壁面１１０には、シリコンが露出する。
このように、薄膜で耐ＨＦを保持することは重要な利点であることを付言しておく。例えば、１〜２ｎｍの薄膜のシリコン窒化膜を、ＣＶＤ（Chemical Vapor Deposition）法で形成した場合、このような薄膜では、十分な耐ＨＦを保持し得ないことが、実験から明らかとなっている。一方、ＨＦ処理は、自然酸化膜の除去など、良好なシリサイド化を遂行するための不可欠な前処理である。よって、シリサイドマスクとなる薄膜には、優れた耐ＨＦ性が求められるのである。
次いで、図２（ｃ）に示すように、例えばＰｔからなる第１の金属膜１３１を堆積形成する。これに熱処理を施すことにより、シリサイド化反応が、シリコンが露出した側壁面１１０で進行し、一方、側壁面１２０上では、耐ＨＦ性酸化膜１２１がマスクとして機能するので、シリサイド化は進行しない。
この結果、図２（ｄ）に示すように、側壁面１１０上にのみ、第１のシリサイド層１１２が形成される。
次いで、図２（ｅ）に示すように、エッチング性の粒子、例えばＡｒを傾角入射させることにより、第１のシリサイド層１１２に影響を与えることなく、耐ＨＦ性酸化膜１２１を除去する。ここで、耐ＨＦ性酸化膜１２１は１〜２ｎｍと薄いので容易に剥離できる。
次いで、図２（ｆ）に示すように、例えばＥｒからなる第２の金属膜１３２を堆積形成する。これに熱処理を施すことにより、シリサイド化反応が、シリコンが露出した側壁面１２０で急速に進行し、一方、側壁面１１０では、第１のシリサイド層１１２がマスクとして機能するので、シリサイド化は進行しない。
この結果、前記図１（ｂ）に示すように、側壁面１２０上にのみ、第２のシリサイド層１２２が形成される。
このように本実施形態においては、Ｆｉｎ−ＭＯＳＦＥＴの製造に際し、絶縁膜１０１上に薄壁状に形成したシリコン層１０２に対し炭素（Ｃ）原子を斜めに注入することにより、Ｆｉｎ型ソース・ドレイン領域の一方の側壁面１２０のみに耐ＨＦ性酸化膜１２１を形成することができる。このため、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を必要とせずに、もう一方の側壁面１１０のみに第１のシリサイド層１１２を形成することができる。さらに、エッチング性の粒子を傾角入射させることにより、第１のシリサイド層１１２に影響を与えることなく、耐ＨＦ性酸化膜１２１を除去することができる。このため、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を必要とせず、側壁面１２０のみに第２のシリサイド層１２２を形成することができる。
φｐが小さい第１のシリサイド層１１２とφｎが小さい第２のシリサイド層１２２とを、Ｆｉｎ−ＭＯＳＦＥＴのソース・ドレイン領域の両側面１１０，１２０に形成することにより、いずれの極性の素子に対しても、必ず、ショットキー障壁の小さいシリサイドが存在することになる。従って、シリコン層１０２にｐチャネル，ｎチャネルの何れのＭＯＳＦＥＴを作製しても、コンタクト抵抗低減効果が得られる。さらに、ＣＭＯＳ回路を作製すると、ｐチャネル，ｎチャネルの両方のＭＯＳＦＥＴに対してのコンタクト抵抗低減効果が得られる。
このように本実施形態によれば、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を必要とせず、異なる種類のシリサイドを、簡便に、意図した別々の面上に作り分けることが可能となる。従って、短チャネル効果のない、高移動度の超高速ＣＭＯＳ回路を製造コストの増大を伴わずに実現することができ、その有用性は大である。
（第２の実施形態）
図３〜図６は、本発明の第２の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す断面図である。本実施形態は、ＳＯＩ基板上に異なるシリサイド層を具備した、近接したＦｉｎ構造の超高速両極ＭＯＳＦＥＴ（Ｃ−ＭＯＳＦＥＴ）を簡便な製造工程で実現する方法である。
図３（ａ）は、シリコン基体２００，シリコン酸化膜２０１，及び単結晶シリコン層２０２からなるＳＯＩ基板と、この上にＣＶＤ（Chemical Vapor Deposition）法などにより形成された例えばシリコン窒化膜２０３、さらにこの上にリソグラフィなどの公知の手法により加工形成されたエッチングマスク、例えばフォトレジスト２０９を形成した状態を示している。
この状態から、図３（ｂ）に示すように、フォトレジスト２０９をエッチングマスクとして、ＲＩＥ（Reactive Ion Etching）法などによりシリコン窒化膜２０３及び単結晶シリコン層２０２を選択的にエッチングする。その後、エッチングマスクを除去する。これにより、垂直のシリコン壁（Ｆｉｎ）２１０，２２０を得る。
次いで、図３（ｃ）に示すように、Ｆｉｎ２１０，２２０の両側面に、ゲート絶縁膜として、例えば熱酸化膜２０４を、例えば２ｎｍ形成する。続いて、例えばＣＶＤ法によりポリシリコン膜２０５及びシリコン窒化膜２０６を堆積する。その後、ＣＭＰ（Chemical Mechnical Polishing）法により、シリコン窒化膜２０６の表面を平坦化する。
次いで、リソグラフィなどの方法により、図示しないエッチングマスクをＦｉｎ２１０，２２０と垂直方向に形成する。ここで、ポリシリコン膜２０５及びシリコン窒化膜２０６は平坦化されているので、リソグラフィ工程は比較的容易に行える。しかる後、このマスクを用いて、ポリシリコン膜２０５及びシリコン窒化膜２０６を、ＲＩＥ法により選択的にエッチングする。その後、エッチングマスクを除去することにより、Ｆｉｎ２１０，２２０を挟み込むようにポリシリコン膜２０５からなるゲート電極が形成される。
ゲート電極の形成に先立ち、リソグラフィ、イオン注入法などの方法によって、Ｆｉｎ２１０，２２０の近傍のポリシリコン膜２０５にそれぞれ、極性の異なる導電性不純物を導入することが可能である。
引き続き、例えばＣＶＤ法により、例えばシリコン窒化膜２０７を全面に堆積する。その後、シリコン窒化膜２０７を、ＲＩＥのような方法により異方性エッチングすることにより、シリコン窒化膜２０７をゲート電極の側部に側壁絶縁膜として残存させる。この際に、異方性エッチングを十分に行いＦｉｎ２１０，２２０の側部には、シリコン窒化膜２０７を残存させない。また、露出した側部のゲート絶縁膜２０４は、例えばＨＦ溶液などにより除去する。
図３（ｄ）は、この段階の構造体の断面方向への投影図である。参考のため、図７に、この段階の構造体の鳥瞰図を、図３（ｄ）に対応する投影方向Ｐを表す矢印と共に示す。以後、本実施形態の説明において示す水平方向、或いは垂直上部方向からの投影、断面、乃至簡略図等には、このようなＦｉｎ−ＭＯＳＦＥＴ構造体が仮定されているものとする。
次いで、図４（ｅ）に示すように、斜めからのイオン注入により、Ｆｉｎ２２０のみに導電性不純物、例えばｎ型不純物Ａｓを導入する。なお、ゲート電極下のみに残存しソース・ドレイン領域上には散在しないゲート絶縁膜２０４は、これ以後の工程には直接関係しないので、誤解を避け図面を簡略化するため、これ以降は図示しないことにする。
Ａｓの入射方向は、方向Ｐに垂直な面内にあり、図４（ｅ）内に示すように定義された入射角φｂは、シリコン窒化膜２０３の厚さＨｍとＦｉｎ２１０，２２０の内間隔Ｄｆと、以下に示す（Ａ−１）の関係を満たしていればよい。なお、［arctan］は［tan］の逆関数である［arc-1］を意味している。
φｂ＝＜arctan（Ｈｍ／Ｄｆ） …（Ａ−１）
また、図４（ｆ）に示すように、同様なイオン注入を、図４（ｅ）と左右対称に行うことにより、Ｆｉｎ２１０のみに導電性不純物、例えばｐ型不純物Ｂを導入することができるのは明らかである。このとき、入射方向は、方向Ｐに垂直な面内にある。図４（ｆ）内に示すように定義された入射角φａは、シリコン窒化膜２０３の厚さＨｍとＦｉｎ２１０，２２０の内間隔Ｄｆと、以下に示す（Ａ−２）の関係を満たしていればよい。
φａ＜arctan（Ｈｍ／Ｄｆ） …（Ａ−２）
ここで、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を必要とせず、異なる極性の導電性不純物を、簡便に、意図した別々のＦｉｎに導入することが可能となる。従って、ＣＭＯＳ回路の製造コストが低減されることになる。
引き続き、熱処理により、これらの不純物をＦｉｎの厚み方向に均等に拡散させると同時に活性化させ、Ｆｉｎ２１０，２２０がｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴをそれぞれ構成するようにできる。当然、ゲート電極を形成する以前、図３（ｂ）の段階で、ここに示された方法を適応して、Ｆｉｎ２１０，２２０にそれぞれ、異なる導電性の不純物を予め導入することも可能である。
次いで、図４（ｅ）と同じように、図４（ｇ）に示すように、斜めからＣ原子を注入する。このとき、入射方向は、方向Ｐに垂直な面内にあり、図４（ｇ）内に示すように定義された入射角φｃ１は、シリコン窒化膜２０３の厚さＨｍとＦｉｎ２１０，２２０の内間隔Ｄｆと、以下に示す（Ｃ−１）の関係を満たしていればよい。
φｃ１＜ arctan （Ｈｍ／Ｄｆ） …（Ｃ−１）
注入の加速エネルギーを、１ｋＶ以下とすることで、注入されるＣ原子は、Ｆｉｎ側表面の数ｎｍ以内に局在する。その結果、炭素含有シリコン側面２２１ｂが形成される。この炭素含有シリコン側面２２１ｂの炭素含有率は５atomic％程度であればよい。
さらに、図４（ｈ）に示すように、図４（ｇ）と左右反対の方向からＣ原子を注入する。このとき、入射方向は、方向Ｐに垂直な面内にあり、図４（ｈ）内に示すように定義された入射角φｃ２は、シリコン窒化膜２０３の厚さとＦｉｎの高さの合計ＨＴとＦｉｎ２１０，２２０の内間隔Ｄｆと、以下に示す（Ｃ−２）の関係を満たしていればよい。
φｃ２＞ arctan （ＨＴ／Ｄｆ） …（Ｃ−２）
注入の加速エネルギーを、１ｋＶ以下とすることで、注入されるＣ原子は、Ｆｉｎ側表面の数ｎｍ以内に局在する。その結果、炭素含有シリコン側面２１１ａ，２２１ａが形成される。これらの炭素含有シリコン側面２１１ａ，２２１ａの炭素含有率は５atomic％程度であればよい。
なお、これら一連のＣ原子注入工程は同一の処理装置で、連続的に行うことが可能である。
次いで、図５（ｉ）に示すように、図４（ｈ）と同様に、エッチング能力のある原子、例えばスパッタエッチングを行う場合はＡｒ原子を注入する。このとき、入射方向は、図５（ｉ）内に示すように定義された入射角φｃ３が、シリコン窒化膜２０３の厚さＨｍとＦｉｎ２１０，２２０の内間隔Ｄｆと、以下に示す（Ｃ−３）の関係を満たしていればよい。
φｃ３ ＜ arctan （Ｈｍ／Ｄｆ） …（Ｃ−３）
この結果、炭素含有シリコン側面２１１ａが除去され、炭素含有シリコン側面２２１ａ，２２１ｂがＦｉｎ２２０の両側面にのみ形成される。このとき、リソグラフィ工程を一切使用せずに、Ｆｉｎ２２０の両側面に選択的に炭素含有シリコンが形成されたことに注目すべきである。
この後、熱酸化を施し、ＨＦ溶液で処理することにより、図５（ｊ）に示すように、耐ＨＦ酸化膜２２２（２２２ａ，２２２ｂ）がＦｉｎ２２０の両側面にのみ形成される。一方、Ｆｉｎ２１０の両側面には、シリコンが露出する。
引き続き、第１のシリサイド化金属としてのＰｔ膜２３１を全面に、例えばスパッタ法のような公知の手法のうち効果的な方法により堆積形成する。Ｐｔ膜２３１の膜厚は、Ｆｉｎ２１０の膜厚に応じて、シリサイド化によりその一部のみをシリサイド化できるように調節する。簡単のため、図５（ｋ）に、堆積したＰｔ膜２３１のソース・ドレイン部の断面図を、投影図と重ねて示す。
これを、例えば窒素中５００℃の温度で熱処理することにより、シリコンが露出したＦｉｎ２１０の両側面で、シリサイド化反応を選択的に進行させる。続いて、未反応のＰｔを、短時間、王水に浸すことで選択的に除去して、図５（ｌ）に示すように、Ｆｉｎ２１０の側部のみに、第１のシリサイド層としてＰｔＳｉ層２１３を得る。一方、Ｆｉｎ２２０の側部には、耐ＨＦ酸化膜２２２が残存する。
次いで、前記図４（ｇ）で説明した入射角度条件を満たすように、Ａｒ原子を用いてスパッタエッチングを行う。このとき、図６（ｍ）に示すように、耐ＨＦ酸化膜２２２ｂが除去され、耐ＨＦ酸化膜２２２ａのみが残存する。
加えて、前記図４（ｈ）で説明した入射角度条件を満たすように、Ａｒ原子を用いてスパッタエッチングを行う。このとき、図６（ｎ）に示すように、耐ＨＦ酸化膜２２２ａが除去される。第１のシリサイド層としてのＰｔＳｉ層２１３もＡｒ原子に晒されるが、耐ＨＦ酸化膜２２２ａは１ｎｍ程度と極めて薄いので、ＰｔＳｉ層２１３を残したまま、耐ＨＦ酸化膜２２２ａを選択的に除去できる。
この結果、リソグラフィ工程を一切使用せずに、Ｆｉｎ２２０の両側面にシリコンが露出したことに注目すべきである。
引き続き、第２のシリサイド化金属、例えばＥｒ膜２３２を目的の膜厚で、全面に、例えばスパッタ法により堆積形成する。Ｅｒ膜２３２の膜厚は、Ｆｉｎ２２０の膜厚に応じて、シリサイド化によりその一部のみをシリサイド化できるように調節する。簡単のため、図６（ｏ）に、堆積したＥｒ膜２３２のソース・ドレイン部の断面図を、投影図と重ねて示す。
これを、例えば窒素中３００℃の温度で熱処理することにより、シリコンが露出したＦｉｎ２２０の両側面で、シリサイド化反応を選択的に進行させる。続いて、未反応のＥｒを、短時間、硫酸と過酸化水素水の混合溶液に浸すことで選択的に除去する。これにより、図６（ｐ）に示すように、Ｆｉｎ２２０の両側部のみに、第２のシリサイド層としてのＥｒＳｉ膜２２３を形成する。なお、この温度では、正確にはＥｒＳｉ1.7 程度の組成比となるが、簡便にするためにＥｒＳｉと表記する。
一方、Ｆｉｎ２１０の側部には、第１のシリサイド層としてのＰｔＳｉ膜２１３が残存するため、ＥｒＳｉ膜２２３は形成されない。ＰｔＳｉ膜２１３は、熱的に安定であり、３００℃では全く変化しない。従って、３００℃のシリサイド化反応中は、優れたシリサイド防止膜として作用する。
このように本実施形態によれば、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を一切使用せずに、Ｆｉｎ２１０，２２０の両側面に、第１のシリサイド層２１３と第２のシリサイド層２２３とを作り分けることができる。Ｆｉｎ２１０，２２０がｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴをそれぞれ構成するので、第１のシリサイド層２１３としてφｐの小さいＰｔＳｉを用い、第２のシリサイド層２２３としてφｎの小さいＥｒＳｉを用いることによって、それぞれのＭＯＳＦＥＴで、シリサイド層とのコンタクト抵抗が劇的に減少することになる。従って、短チャネル効果のない、高移動度の超高速ＣＭＯＳ回路が製造コストの増大を伴わずに実現される。
上記の工程に引き続き、例えばＣＶＤ法により、低誘電率絶縁膜を層間膜として堆積した後、ソース・ドレイン電極部へのコンタクトホールを、例えばＲＩＥ法により形成する。さらに、Ｃｕなどの配線材料物質を堆積した後、必要な形状にＲＩＥ法などを用いて配線を形成する。これに続き、公知の技術を用いて、配線工程、実装工程などを経て、半導体装置を完成させる。
本実施形態では、ゲート電極としてポリシリコンを用いたが、これ以外に、金属性の材料を用いても良いことは言うまでもない。また、ポリシリコンゲート電極の上部の窒化膜を適宜除去し、ポリシリコンゲート電極の上部、或いは全てをシリサイド化することも可能である。さらに、このシリサイド化は、ソース・ドレイン領域のシリサイド化工程と別途行うこともできるし、同時に行うこともできる。加えて、ソース・ドレイン領域を全てシリサイド化して、極性の異なるＦｉｎ構造ショットキートランジスターを同一基板に形成する場合にも、本発明は同様に適応可能である。
また、ソース・ドレイン領域のシリサイド化に先立って、ソース・ドレイン領域に追加的にシリコン層を選択成長させ、ソース・ドレイン領域の厚さを増加させることも可能である。さらに、ソース・ドレイン領域のシリサイド化を、Ｆｉｎ構造だけでなく、従来の平面構造のＭＯＳＦＥＴに対しても同時に適応することも可能である。
また、本実施形態では、エッチング性粒子としてＡｒを用いたが、これ以外に、Ｆのような、化学的エッチング性を有した元素を傾角入射しても良いことは明らかである。
（第３の実施形態）
図８〜図１０は、本発明の第３の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す断面図である。本実施形態は、ＳＯＩ基板上に、複数のＦｉｎからなり、極性により、異なるＦｉｎ間隔、異なるシリサイド層を具備したＦｉｎ構造の超高速両極ＭＯＳＦＥＴ（Ｃ−ＭＯＳＦＥＴ）を形成する方法である。
前記図３（ｄ）及び図７の構造を形成するのと同様の工程を経て、図８（ａ）に示すように、ｐ−ＭＯＳＦＥＴを構成するに要するＦｉｎ３１０（３１１〜３１４）を内間隔Ｄｆａを隔てて形成すると共に、ｎ−ＭＯＳＦＥＴを構成するに要するＦｉｎ３２０（３２１〜３２４）を内間隔Ｄｆｂを隔てて形成する。なお、図中の３００はＳＯＩ基板を構成するシリコン基体、３０１はシリコン酸化膜、３０２は単結晶シリコン層（単結晶半導体層）である。図８（ａ）〜（ｄ）は、前記図４（ｅ）に対応する簡略化された投影図である。
また、ここに、Ｄｆａ＜Ｄｆｂであり、且つ後述する関係式（Ａ−３）が成立可能なものとする。この後、全面にＢを含有するシリコン酸化膜、例えばＢＳＧを堆積し、これを熱処理することにより、Ｆｉｎ３１０，３２０にＢを拡散導入する。その後、ＢＳＧを例えばＨＦ溶液に浸して剥離する。
次いで、図８（ｂ）に示すように、斜めからのイオン注入により、Ｆｉｎ３１４，３２１〜３２４のみに導電性不純物、例えばｎ型不純物Ａｓを導入する。このとき、入射方向は、方向Ｐに垂直な面内（図面面内）にある。図８（ｂ）内に示すように定義された入射角φｂは、シリコン窒化膜３０３の厚さＨｍ，シリコン窒化膜３０３の厚さとＦｉｎの高さの合計ＨＴ、Ｆｉｎの内間隔Ｄｆａ，Ｄｆｂと、以下に示す（Ａ−３）の関係を満たしていればよい。また、Ａｓの導入量は、Ｂの導入量を上回り、注入されたＦｉｎの極性をｎ型にするに十分な量とする。
arctan（ＨＴ／Ｄｆｂ）＜φｂ＜ arctan（Ｈｍ／Ｄｆａ） …（Ａ−３）
引き続き、熱処理により、これらの不純物をＦｉｎの厚み方向に均等に拡散させると同時に活性化させ、Ｆｉｎ３１１〜３１３がｐ型、Ｆｉｎ３１４，３２１〜３２４がｎ型の極性を示すようにできる。当然、ゲート電極を形成する以前、前記図３（ｂ）の段階で、ここに示された方法を適応して、異なる導電性の不純物を予め導入することも可能である。
ここで、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を必要とせず、異なる極性の導電性不純物を、簡便に、意図した別々のＦｉｎに導入することが可能となる。従って、ＣＭＯＳ回路の製造コストが低減されることになる。
次いで、図８（ｂ）と同じように、図８（ｃ）に示すように、斜めからＣ原子を注入する。このとき、入射方向は、方向Ｐに垂直な面内にある。図８（ｃ）図に示すように定義された入射角φｃ４は、シリコン窒化膜３０３の厚さＨｍ，シリコン窒化膜３０３の厚さとＦｉｎの高さの合計ＨＴ、Ｆｉｎの内間隔Ｄｆａ，Ｄｆｂと、以下に示す（Ｃ−４）の関係を満たしていればよい。
arctan（ＨＴ／Ｄｆｂ）＜φｃ４＜ arctan（Ｈｍ／Ｄｆａ） …（Ｃ−４）
注入の加速エネルギーを、１ｋＶ以下とすることで、注入されるＣ原子は、Ｆｉｎ側表面の数ｎｍ以内に局在する、その結果、炭素含有シリコン側面３３０ｂが形成される。この炭素含有シリコン側面３３０ｂの炭素含有率は５atomic％程度であればよい。
さらに、図９（ｄ）に示すように、図８（ｃ）と左右反対の方向からＣ原子を注入する。このとき、入射方向は、方向Ｐに垂直な面内にあり、その図内に示すように定義された入射角φｃ５は、上記（Ｃ−４）と同様の関係（Ｃ−５）満たしていればよい。
arctan（ＨＴ／Ｄｆｂ）＜φｃ５＜ arctan（Ｈｍ／Ｄｆａ） …（Ｃ−５）
注入の加速エネルギーを、１ｋＶ以下とすることで、注入されるＣ原子は、Ｆｉｎ側表面の数ｎｍ以内に局在する、その結果、炭素含有シリコン側面３３０ａが形成される。この炭素含有シリコン側面３３０ａの炭素含有率は５atomic％程度であればよい。なお、これら一連のＣ原子注入工程は同一の処理装置で、連続的に行うことが可能である。
この後、熱酸化を施し、ＨＦ溶液で処理することにより、図９（ｅ）に示すように、耐ＨＦ酸化膜３４０がＦｉｎ３１１，３１４の一側面に、Ｆｉｎ３２１〜３２４の両側面に形成される。一方、Ｆｉｎ３１２，３１３の両側面には、シリコンが露出する。
引き続き、第１のシリサイド化金属、例えばＰｔ膜を目的の膜厚で、全面に、例えばスパッタ法により堆積形成する。Ｐｔ膜の膜厚は、Ｆｉｎ膜厚に応じて、シリサイド化によりその一部のみをシリサイド化できるように調節する。これを、例えば窒素中５００℃の温度で熱処理することにより、シリコンが露出したＦｉｎの側面で、シリサイド化反応を選択的に進行させる。続いて、未反応のＰｔを、短時間、王水に浸すことで選択的に除去する。これにより、図９（ｆ）に示すように、Ｆｉｎ３１１，３１４の一側面、Ｆｉｎ３１２，３１３の両側面のみに、第１のシリサイドとしてのＰｔＳｉ膜３５１を得る。一方、Ｆｉｎ３２１〜３２４の側部には、耐ＨＦ酸化膜３４０が残存する。
次いで、図１０（ｇ）（ｈ）に示すように、図８（ｃ）、図９（ｄ）で説明した入射角度条件を満たすように、エッチング能力のある原子、例えばスパッタエッチングを行う場合Ａｒ原子を注入する。これにより、耐ＨＦ酸化膜３４０が除去される。一方、第１のシリサイドとしてのＰｔＳｉ膜３５１はＡｒ原子に晒されることはない。
この結果、リソグラフィ工程を一切使用せずに、Ｆｉｎ３２１〜３２４の両側面にシリコンが露出したことになる。
引き続き、第２のシリサイド化金属、例えばＥｒ膜を目的の膜厚で、全面に、例えばスパッタ法により堆積形成する。Ｅｒ膜の膜厚は、Ｆｉｎの膜厚に応じて、シリサイド化によりその一部のみをシリサイド化できるように調節する。これを、例えば窒素中３００℃の温度で熱処理することにより、シリコンが露出したＦｉｎ３２１〜３２４の両側面で、シリサイド化反応を選択的に進行させる。続いて、未反応のＥｒを、短時間、硫酸と過酸化水素水の混合溶液に浸すことで選択的に除去する。
これにより、図１０（ｉ）に示すように、Ｆｉｎ３２１〜３２４の両側面、及びＦｉｎ３１１，３１４の外側に第２のシリサイドとしてのＥｒＳｉ膜（この温度では、正確にはＥｒＳｉ1.7 程度の組成比となるが簡便にＥｒＳｉと表記する）３５２を得る。一方、Ｆｉｎ３１１，３１４の内側、及びＦｉｎ３１２，３１３の両側面には、第１のシリサイドとしてのＰｔＳｉ膜３５１が残存するため、ＥｒＳｉは形成されない。ＰｔＳｉは、熱的に安定で、３００℃では全く変化しない。従って、３００℃のシリサイド化反応中は、優れたシリサイド防止膜として作用する。
このように、リソグラフィ工程を一切使用せずに、Ｆｉｎ３１２，３１３の両側面、Ｆｉｎ３２１〜３２４の両側面に、それぞれ第１のシリサイド層３５１、第２のシリサイド層３５２を作り分けることができる。Ｆｉｎ３１２，３１３と、Ｆｉｎ３２１〜３２４をそれぞれ、ｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴを構成するようにすれば、ＣＭＯＳ回路が形成できる。Ｆｉｎ３１１，３１４は、ダミーとして素子として使用しない。
第１のシリサイド層３５１としてφｐの小さいＰｔＳｉを用い、第２のシリサイド層３５２としてφｎの小さいＥｒＳｉを用いることによって、それぞれのＭＯＳＦＥＴで、シリサイド層とのコンタクト抵抗が劇的に減少することになる。
本実施形態では、ダミーＦｉｎ３１１，３１４（２つあれば十分）とｐ−ＭＯＳＦＥＴ用Ｆｉｎ３１２，３１３を同数用いたが、ダミーを使用する場合、ｐ−ＭＯＳＦＥＴ用のＦｉｎ３１２，３１３の数を適宜増やして、駆動力を確保できるのは言うまでもない。
上記の工程に引き続き、例えばＣＶＤ法により低誘電率絶縁膜を層間膜として堆積した後、ソース・ドレイン電極部へのコンタクトホールを、例えばＲＩＥ技術により形成する。さらに、Ｃｕなどの配線材料物質を堆積した後、必要な形状にＲＩＥ法などを用いて配線を形成する。これに引き続き、公知の技術を用いて、配線工程、実装工程などを経て、半導体装置を完成させる。
かくして、極性により異なる間隔を持つ複数のＦｉｎを用いることにより、Ｆｉｎ構造上のリソグラフィ工程を必要とせず、異なる種類のシリサイドを、簡便に、意図した別々の面上に作り分けることが可能となり、短チャネル効果のない、高移動度の超高速ＣＭＯＳ回路が製造コストの増大を伴わずに実現される。
本実施形態において、Ｆｉｎの数は、適宜変更可能である。加えて、Ｆｉｎの間隔も必ずしも一定でなくても良く、Ｄｆａをｐ−ＭＯＳＦＥＴでの最大値、Ｄｆｂをｎ−ＭＯＳＦＥＴでの最小値とすれば、上記の手法が同様に適応可能である。また、第２の実施形態で説明したように、ゲート電極の材料、ソース・ドレイン領域のシリサイド化の方法、エッチング粒子の種類等に関して、種々の変更が可能である。
このように本実施形態によれば、Ｆｉｎ−ＭＯＳＦＥＴ構造のＣＭＯＳ回路の製造にあたり、Ｆｉｎを複数とすることで、Ｆｉｎ−ＭＯＳＦＥＴの駆動力を向上させることができる。これと同時に、ｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴで、そのＦｉｎの間隔を異ならせることにより、斜めからのイオン注入を用いて、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を必要とせず、ｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴで、それぞれ別の極性の導電性不純物を導入することができる。
よって、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を必要とせず、異なる極性の導電性不純物を、簡便に、意図した別々の面上に導入することが可能となり、短チャネル効果のない、高移動度の超高速ＣＭＯＳ回路が製造コストの増大を伴わずに実現される。
さらに、ｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴで、そのＦｉｎの間隔を異ならせることにより、炭素（Ｃ）原子の斜め注入と、エッチング性粒子の傾角入射を併用して、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を必要とせず、Ｆｉｎに、それぞれｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴで別のシリサイドを作り分けることができる。よって、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を必要とせず、異なる種類のシリサイドを、簡便に、意図した別々の面上につくり分けることが可能となり、短チャネル効果のない、高移動度の超高速ＣＭＯＳ回路が製造コストの増大を伴わずに実現される。
特に、φｎ、φｐが小さい別々のシリサイド層をｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴのソース・ドレイン領域にそれぞれ形成することにより、いずれの極性の素子に対しても、必ずショットキー障壁の小さいシリサイドが存在することになり、ＣＭＯＳ回路のコンタクト抵抗低減、高速動作が確保される。
（第４の実施形態）
図１１及び図１２は本発明の第４の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す平面図である。本実施形態は、ＳＯＩ基板上に、極性により、異なる配向を持ち、異なるシリサイド層を備えたＦｉｎ構造の超高速両極ＭＯＳＦＥＴ（Ｃ−ＭＯＳＦＥＴ）を形成する方法である。
まず、前記図３（ｄ）及び図７の構造を形成するのと同様の工程を経て、Ｆｉｎ−ＭＯＳＦＥＴ構造を形成する。このとき、上部から垂直に俯瞰して図１１（ａ）に示すように、ｐ−ＭＯＳＦＥＴを構成するＦｉｎ４１０、ｎ−ＭＯＳＦＥＴを構成するＦｉｎ４２０を、それぞれ、結晶方位［１１０］，［１００］方向に垂直になるような向きに形成する。図１１（ａ）には、ゲート電極、シリコン窒化膜（Ｃａｐ）、ゲート側壁からなるゲート構造体の一部を簡略化して、４１２，４２２として示してある。また、シリコン基体上のシリコン酸化膜を象徴的に枠４３０として表す。
ｐ−ＭＯＳＦＥＴの動作に寄与する正孔は、結晶方位［１１０］方向に垂直な方向に流れるときに、移動度が増大することが知られている。一方、ｎ−ＭＯＳＦＥＴは、電子を結晶方位［１００］方向に垂直な方向に流すとき最も良い特性が得られる。従って、図１１（ａ）に示すように、Ｆｉｎの方向を、ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴで、別々に配向することで、それぞれの極性のＭＯＳＦＥＴで最高の駆動力を確保できるようになることに注目すべきである。
次いで、全面にＢを含有するシリコン酸化膜、例えばＢＳＧを堆積し、これを熱処理することにより、Ｆｉｎ４１０，４２０にＢを拡散導入する。その後、ＢＳＧを例えばＨＦ溶液に浸して剥離し、図１１（ｂ）に示すように、入射方向が結晶方向［１１０］に垂直になるように、斜めからのイオン注入により、例えばｎ型不純物Ａｓを導入する。引き続き、熱処理により、これらの不純物をＦｉｎ４２０の厚み方向（即ち［１００］方向）に均等に拡散させると同時に、活性化させる。このとき、Ａｓの導入量は、Ｂの導入量を上回り、Ｆｉｎ４２０がｎ型の極性となるに十分な量とする。一方、Ａｓの拡散距離はＦｉｎの膜厚程度であるので、端部のみにＡｓが導入されたＦｉｎ４１０は、端部以外の部分はｐ型の極性を保持する。
ここで、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を必要とせず、異なる極性の導電性不純物を、簡便に、意図した別々のＦｉｎに導入することが可能となる。従って、ＣＭＯＳ回路の製造コストを低減されることになる。
次いで、図１１（ｂ）と同じように、図１１（ｃ）に示すように、入射方向が結晶方向［１１０］に垂直になるように、斜めからＣ原子を注入する。注入の加速エネルギーを、１ｋＶ以下とすることで、注入されるＣ原子は、Ｆｉｎ側表面の数ｎｍ以内に局在する。その結果、炭素含有シリコン側面が形成される。この後、熱酸化を施し、ＨＦ溶液で処理することにより、耐ＨＦ酸化膜４４０がＦｉｎ４１０の端部と、Ｆｉｎ４２０の周囲に形成される。
引き続き、第１のシリサイド化金属、例えばＰｔ膜を目的の膜厚で、全面に、例えばスパッタ法により堆積形成する。Ｐｔ膜の膜厚は、Ｆｉｎ膜厚に応じて、シリサイド化によりその一部のみをシリサイド化できるように調節する。これを、例えば窒素中５００℃の温度で熱処理することにより、シリコンが露出したＦｉｎの側面で、シリサイド化反応を選択的に進行させる。続いて、未反応のＰｔを、短時間、王水に浸すことで選択的に除去する。これにより、図１２（ｄ）に示すように、Ｆｉｎ４１０の端部を除く両面に、第１のシリサイドとしてのＰｔＳｉ膜４５１を得る。
次いで、図１１（ｃ）と同じように、図１２（ｅ）に示すように、入射方向が結晶方向［１１０］に垂直になるように、斜めから、エッチング能力のある原子、例えばスパッタエッチングを行う場合Ａｒ原子を注入する。これにより、耐ＨＦ酸化膜が除去される。一方、第１のシリサイドとしてのＰｔＳｉ膜４５１はＡｒ原子に晒されることはない。
この結果、リソグラフィ工程を一切使用せずに、Ｆｉｎ４１０の端部と、Ｆｉｎ４２０の周囲にシリコンが露出したことになる。
引き続き、第２のシリサイド化金属、例えばＥｒ膜を目途の膜厚で、全面に、例えばスパッタ法により堆積形成する。Ｅｒの膜厚は、Ｆｉｎの膜厚に応じて、シリサイド化によりその一部のみをシリサイド化できるように調節する。これを、例えば窒素中３００℃の温度で熱処理することにより、シリコンが露出したＦｉｎの両側面で、シリサイド化反応を選択的に進行させる。続いて、未反応のＥｒを、短時間、硫酸と過酸化水素水の混合溶液に浸すことで選択的に除去する。
これにより、図１２（ｆ）に示すように、Ｆｉｎ４１０の端部と、Ｆｉｎ４２０の周囲に第２のシリサイドＥｒＳｉ膜（この温度では、正確にはＥｒＳｉ1.7 程度の組成比となるが簡便にＥｒＳｉと表記する）４５２を得る。一方、Ｆｉｎ４１０の端部を除く両面には、第１のシリサイドとしてのＰｔＳｉ４５１が残存するため、ＥｒＳｉ膜４５２は形成されない。ＰｔＳｉ膜４５１は、熱的に安定で、３００℃では全く変化しない。従って、３００℃のシリサイド化反応中は、優れたシリサイド防止膜として作用する。
このように、リソグラフィ工程を一切使用せずに、Ｆｉｎ４１０の両側面、Ｆｉｎ４２０の両側面に、それぞれ、第１のシリサイド層４５１、第２のシリサイド層４５２を作り分けることができる。Ｆｉｎ４１０，４２０がｐ−ＭＯＳＦＥＴ、ｎ−ＭＯＳＦＥＴをそれぞれ構成するので、第１のシリサイド層４５１としてφｐの小さいＰｔＳｉを用い、第２のシリサイド層４５２としてφｎの小さいＥｒＳｉを用いることによって、それぞれのＭＯＳＦＥＴで、シリサイド層とのコンタクト抵抗が劇的に減少することになる。
さらに、Ｆｉｎの方向を、ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴで、別々に配向することで、それぞれの極性のＭＯＳＦＥＴで最高の駆動力を確保できるようになることは言うまでもない。
上記の工程に引き続き、例えばＣＶＤ法により、低誘電率絶縁膜を層間絶縁膜として堆積した後、ソース、ドレイン電極へのコンタクトホールを、例えばＲＩＥ技術により形成する。さらに、Ｃｕなどの配線材料物質を堆積した後、必要な形状にＲＩＥ法などをもちいて配線を形成する。これに引き続き、公知の技術を用いて、配線工程、実装工程などを経て、半導体装置を完成させる。
かくして、極性により異なる配向を持つＦｉｎを用いることにより、Ｆｉｎ構造上のリソグラフィ工程を必要とせず、異なる種類のシリサイドを、簡便に、意図した別々の面上につくり分けることが可能となる。従って、短チャネル効果のない、高移動度の超高速ＣＭＯＳ回路が製造コストの増大を伴わずに実現される。
本実施形態においては、層間絶縁膜に特定の応力を保持させて、Ｆｉｎにその応力を伝播させることにより、Ｆｉｎ−ＭＯＳＦＥＴの移動度を変調、増大させることもできる。また、第２の実施形態で説明したように、ゲート電極の材料、ソース・ドレイン領域のシリサイド化の方法、エッチング粒子の種類等に関して、種々の変更が可能である。
このように本実施形態によれば、Ｆｉｎ−ＭＯＳＦＥＴ構造のＣＭＯＳ回路の製造にあたり、Ｆｉｎの方向を、ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴで、別々に配向することで、それぞれの極性のＭＯＳＦＥＴで最高の駆動力を確保できるようになる。これと同時に、ｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴで、そのＦｉｎの配向を異ならせることにより、斜めからのイオン注入を用いて、垂直に屹立したＦｉｎ構造上のリソグラフィ工程を必要とせず、ｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴで、それぞれ、別の極性の導電性不純物を導入することができる。
従って、先の第３の実施形態と同様の効果が得られる。しかも、ｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴで、そのＦｉｎの配向を異ならせることにより、各々のＭＯＳＦＥＴに適した配向を選択することにより、ＭＯＳＦＥＴの更なる特性向上を図ることができる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、単結晶半導体層としてシリコンを例に取り説明したが、シリコンの代わりにゲルマニウム（Ｇｅ）、その他の半導体材料を用いることも可能である。この場合、ソース・ドレイン領域にショットキー接合されるのは、シリサイド層ではなく金属−半導体化合物層ということになる。また実施形態では、ｐチャネル側にＰｔを含むシリサイド、ｎチャネル側にＥｒを含むシリサイドを形成するようにしたが、シリサイド化金属としては、φｐ，φｎが十分に小さい金属であれば用いることができる。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの概略構成を説明するための斜視図と断面図。 第１の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す断面図。 第２の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す断面図。 第２の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す断面図。 第２の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す断面図。 第２の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す断面図。 図３（ｄ）に示す構造の斜視図。 第３の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す断面図。 第３の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す断面図。 第３の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す断面図。 第４の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す平面図。 第４の実施形態に係わるＦｉｎ−ＭＯＳＦＥＴの製造工程を示す平面図。
符号の説明
１００…単結晶シリコン基板
１０１…酸化膜（絶縁膜）
１０２…薄板状シリコン層（単結晶半導体層）
１０３…絶縁膜
１０４…ゲート絶縁膜
１０５…ゲート電極
１１０，１２０…ソース・ドレイン領域の側壁面
１２１，２２２，３４０，４４０…耐ＨＦ性酸化膜（側壁保護絶縁膜）
１３１…第１の金属膜
１３２…第２の金属膜
１１２，３５１，４５１…第１のシリサイド層
１２２，３５２，４５２…第２のシリサイド層
２００，３００…ＳＯＩ基板を構成するシリコン基体
２０１，３０１…シリコン酸化膜
２０２，３０２…単結晶シリコン層（単結晶半導体層）
２０３，２０６，２０７，３０３，３０６…シリコン窒化膜
２０４…熱酸化膜（ゲート絶縁膜）
２０５，３０５…ポリシリコン膜
２１１，２２１，３３０…炭素含有シリコン側面
２０９…フォトレジスト
２１０，３１０，４１０…垂直のシリコン壁（Ｆｉｎ：第１の単結晶半導体層）
２２０，３２０，４２０…垂直のシリコン壁（Ｆｉｎ：第２の単結晶半導体層）
４１２，４２２…ゲート構造体

Claims (11)

  1. 絶縁膜上に薄壁状に形成された単結晶半導体層と、
    前記半導体層の両側壁面上にそれぞれゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極に対応して前記半導体層の両側壁面に形成され、且つ一方の側壁面をｐチャネルＭＯＳＦＥＴ用、他方の側壁面をｎチャネルＭＯＳＦＥＴ用としたソース・ドレイン領域と、
    前記半導体層の一方の側壁面に形成され、前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層と、
    前記半導体層の他方の側壁面に形成され、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層と、
    を具備してなることを特徴とするＭＯＳ型半導体装置。
  2. 絶縁膜上に薄壁状に複数個形成され、且つ第１の距離以下の間隔で平行に配置された、ｐチャネルＭＯＳＦＥＴを形成するための第１の単結晶半導体層と、
    前記絶縁膜上に薄壁状に複数個形成され、第１の距離よりも長い第２の距離以上の間隔で平行に配置され、且つ第１の単結晶半導体層と平行に配置された、ｎチャネルＭＯＳＦＥＴを形成するための第２の単結晶半導体層と、
    第１及び第２の単結晶半導体層のそれぞれに対し、両側壁面上にそれぞれゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極に対応して第１の単結晶半導体層に形成されたｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域と、
    前記ゲート電極に対応して第２の単結晶半導体層に形成されたｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域と、
    第１の単結晶半導体層の両側壁面に形成され、前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層と、
    第２の単結晶半導体層の両側壁面に形成され、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層と、
    を具備してなることを特徴とするＭＯＳ型半導体装置。
  3. 絶縁膜上に薄壁状に形成された、ｐチャネルＭＯＳＦＥＴを形成するための第１の単結晶半導体層と、
    前記絶縁膜上に薄壁状に形成され、且つ第１の単結晶半導体層とは異なる方向に沿って配置された、ｎチャネルＭＯＳＦＥＴを形成するための第２の単結晶半導体層と、
    第１及び第２の単結晶半導体層のそれぞれに対し、両側壁面上にそれぞれゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極に対応して第１の単結晶半導体層に形成されたｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域と、
    前記ゲート電極に対応して第２の単結晶半導体層に形成されたｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域と、
    第１の単結晶半導体層の両側壁面に形成され、前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層と、
    第２の単結晶半導体層の両側壁面に形成され、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層と、
    を具備してなることを特徴とするＭＯＳ型半導体装置。
  4. 第１の単結晶半導体層の側壁面は［１１０］或いはこれと等価な結晶方位に垂直であり、第２の単結晶半導体層の側壁面は［１００］或いはこれと等価な結晶方位に垂直であることを特徴とする請求項３記載のＭＯＳ型半導体装置。
  5. 絶縁膜上に薄壁状の単結晶半導体層を形成する工程と、
    前記半導体層の第１及び第２の側壁面上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極をマスクにして前記半導体層の第１の側壁面にｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成し、第２の側壁面にｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成する工程と、
    前記ｎチャネルＭＯＳトランジスタ用のソース・ドレイン領域となる第２の側壁面に、Ｃを傾角入射する工程と、
    前記半導体層の第１及び第２の側壁面を熱酸化した後に、ＨＦ溶液に浸すことにより、前記Ｃを入射した第２の側壁面に側壁保護絶縁膜を形成する工程と、
    前記ゲート電極及び前記側壁保護絶縁膜をマスクとして用い、前記半導体層の露出部とＰｔとのシリサイド化反応により、第１の側壁面上に前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層を形成する工程と、
    前記側壁保護絶縁膜を除去した後に、前記ゲート電極及び前記ＰｔＳｉ層をマスクとして用い、前記半導体層の露出部とＥｒとのシリサイド化反応により、第２の側壁面上に前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層を形成する工程、
    を含むことを特徴とするＭＯＳ型半導体装置の製造方法。
  6. 前記側壁保護絶縁膜を除去する工程として、イオンの傾角入射により前記側壁保護絶縁膜を除去することを特徴とする請求項５記載のＭＯＳ型半導体装置の製造方法。
  7. 絶縁膜上に、所定高さのマスク部材を用いて第１及び第２の単結晶半導体層を薄壁状に、且つ互いに平行に形成する工程と、
    第１及び第２の単結晶半導体層のそれぞれに対し、両側壁面上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、
    第１及び第２の単結晶半導体層のそれぞれに対し、前記ゲート電極をマスクにして、第１の単結晶半導体層にｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成し、第２の単結晶半導体層にｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成する工程と、
    第２の単結晶半導体層に対し、第１の単結晶半導体層とは反対側から、第１の単結晶半導体層の側壁面に到達しない傾斜角度でＣを入射することにより、第２の単結晶半導体層の第１の単結晶半導体層とは反対側の側壁面にＣを導入する工程と、
    第１の単結晶半導体層に対し、第２の単結晶半導体層とは反対側から、第２の単結晶半導体層の側壁面に到達する傾斜角度でＣを入射することにより、第２の単結晶半導体層の第１の単結晶半導体層側の側壁面及び第１の単結晶半導体層の第２の単結晶半導体層とは反対側の側壁面にＣを導入する工程と、
    第１の単結晶半導体層に対し、第２の単結晶半導体層とは反対側から、第２の単結晶半導体層の側壁面に到達しない傾斜角度でイオンを入射することにより、第１の単結晶半導体層の第２の単結晶半導体層と反対側に導入されたＣを除去する工程と、
    第１及び第２の単結晶半導体層の両側壁面を熱酸化した後に、ＨＦ溶液に浸すことにより、前記Ｃを導入した第２の単結晶半導体層の両側壁面に側壁保護絶縁膜を形成する工程と、
    前記ゲート電極及び前記側壁保護絶縁膜をマスクとして用い、第１の単結晶半導体層の露出部とＰｔとのシリサイド化反応により、第１の単結晶半導体層の両側壁面に前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層を形成する工程と、
    前記側壁保護絶縁膜を除去した後に、前記ゲート電極及び前記ＰｔＳｉ層をマスクとして用い、第２の単結晶半導体層の露出部とＥｒとのシリサイド化反応により、第２の単結晶半導体層の両側壁面に、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層を形成する工程、
    を含むことを特徴とするＭＯＳ型半導体装置の製造方法。
  8. 絶縁膜上に、所定高さのマスク部材を用いて、薄壁状の複数の第１の単結晶半導体層及び最外側のダミー半導体層を第１の距離以下の間隔で平行に形成すると共に、薄壁状の複数の第２の単結晶半導体層を第１の距離よりも長い第２の距離以上の間隔で平行に形成し、且つ第１及び第２の単結晶半導体層を互いに平行に配置する工程と、
    第１及び第２の単結晶半導体層のそれぞれに対し、両側壁面上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、
    第１及び第２の単結晶半導体層のそれぞれに対し、前記ゲート電極をマスクにして、第１の単結晶半導体層にｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成し、第２の単結晶半導体層にｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成する工程と、
    第１の単結晶半導体層の配置間隔では該半導体層の側壁面にＣが到達せず、第２の単結晶半導体層の配置間隔では該半導体層の側壁面に到達する傾斜角度でＣを入射することにより、第２の単結晶半導体層の両側面にＣを導入する工程と、
    第１及び第２の単結晶半導体層の両側壁面を熱酸化した後に、ＨＦ溶液に浸すことにより、前記Ｃを導入した第２の単結晶半導体層の両側壁面に側壁保護絶縁膜を形成する工程と、
    前記ゲート電極及び前記側壁保護絶縁膜をマスクとして用い、第１の単結晶半導体層の露出部とＰｔとのシリサイド化反応により、第１の単結晶半導体層の両側壁面に前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層を形成する工程と、
    前記側壁保護絶縁膜を除去した後に、前記ゲート電極及び前記ＰｔＳｉ層をマスクとして用い、第２の単結晶半導体層の露出部とＥｒとのシリサイド化反応により、第２の単結晶半導体層の両側壁面に、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層を形成する工程と、
    を含むことを特徴とするＭＯＳ型半導体装置の製造方法。
  9. 前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域及び前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成する工程として、予め第１及び第２の単結晶半導体層にｐ型不純物を導入しておき、第１の単結晶半導体層の配置間隔では該半導体層の側壁面に不純物イオンが到達せず、第２の単結晶半導体層の配置間隔では該半導体層の側壁面に不純物イオンが到達する角度を選択し、不純物イオンの傾角入射により第２の単結晶半導体層に選択的にｎ型不純物を導入することを特徴とする請求項８記載のＭＯＳ型半導体装置の製造方法。
  10. 絶縁膜上に第１及び第２の単結晶半導体層を薄壁状に、且つ互いに配置方向が異なるように形成する工程と、
    第１及び第２の単結晶半導体層のそれぞれに対し、両側壁面上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、
    第１及び第２の単結晶半導体層のそれぞれに対し、前記ゲート電極をマスクにして、第１の単結晶半導体層にｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成し、第２の単結晶半導体層にｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域を形成する工程と、
    第１の単結晶半導体層の両側壁面と平行な方向にＣを入射することにより、第１の単結晶半導体層の両側壁にはＣを導入することなく、第２の単結晶半導体層の両側壁にＣを導入する工程と、
    第１及び第２の単結晶半導体層の両側壁面を熱酸化した後に、ＨＦ溶液に浸すことにより、前記Ｃを導入した第２の単結晶半導体層の両側壁面に側壁保護絶縁膜を形成する工程と、
    前記ゲート電極及び前記側壁保護絶縁膜をマスクとして用い、第１の単結晶半導体層の露出部とＰｔとのシリサイド化反応により、第１の単結晶半導体層の両側壁面に前記ｐチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＰｔＳｉ層を形成する工程と、
    前記側壁保護絶縁膜を除去した後に、前記ゲート電極及び前記ＰｔＳｉ層をマスクとして用い、第２の単結晶半導体層の露出部とＥｒとのシリサイド化反応により、第２の単結晶半導体層の両側壁面に、前記ｎチャネルＭＯＳＦＥＴ用のソース・ドレイン領域とショットキー接合を成すＥｒＳｉ層を形成する工程、
    を含むことを特徴とするＭＯＳ型半導体装置の製造方法。
  11. 第１及び第２の単結晶半導体層を形成する工程として、第１の単結晶半導体層を側壁面が［１１０］或いはこれと等価な結晶方位に垂直となるように形成し、第２の単結晶半導体層を側壁面が［１００］或いはこれと等価な結晶方位に垂直となるように形成することを特徴とする請求項１０記載のＭＯＳ型半導体装置の製造方法。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714288B1 (ko) * 2005-12-29 2007-05-02 주식회사 하이닉스반도체 핀 트랜지스터 제조 방법
JP2007207837A (ja) 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
EP1892750B1 (en) * 2006-08-23 2012-11-28 Imec Method for doping a fin-based semiconductor device
JP4247257B2 (ja) * 2006-08-29 2009-04-02 株式会社東芝 半導体装置の製造方法
JP4487266B2 (ja) * 2006-08-30 2010-06-23 エルピーダメモリ株式会社 半導体装置
US7655989B2 (en) * 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins
JP5010310B2 (ja) * 2007-02-28 2012-08-29 株式会社東芝 半導体装置の製造方法および半導体装置
US7858505B2 (en) * 2007-05-04 2010-12-28 Freescale Semiconductor, Inc. Method of forming a transistor having multiple types of Schottky junctions
US7625790B2 (en) * 2007-07-26 2009-12-01 International Business Machines Corporation FinFET with sublithographic fin width
US7741721B2 (en) * 2007-07-31 2010-06-22 International Business Machines Corporation Electrical fuses and resistors having sublithographic dimensions
US7927938B2 (en) * 2007-11-19 2011-04-19 Micron Technology, Inc. Fin-JFET
US20110001169A1 (en) * 2009-07-01 2011-01-06 International Business Machines Corporation Forming uniform silicide on 3d structures
JP4598886B1 (ja) * 2009-07-27 2010-12-15 パナソニック株式会社 半導体装置の製造方法及びプラズマドーピング装置
WO2011013271A1 (ja) * 2009-07-27 2011-02-03 パナソニック株式会社 半導体装置の製造方法及びプラズマドーピング装置
JP2011066362A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 半導体装置
US8716797B2 (en) 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
US8709928B2 (en) * 2010-01-19 2014-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin device and method for forming the same using high tilt angle implant
US8426277B2 (en) * 2011-09-23 2013-04-23 United Microelectronics Corp. Semiconductor process
CN103137686B (zh) 2011-11-24 2016-01-06 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US9041158B2 (en) 2012-02-23 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming fin field-effect transistors having controlled fin height
US9105744B2 (en) 2012-03-01 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having inactive fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
US10515956B2 (en) 2012-03-01 2019-12-24 Taiwan Semiconductor Manufacturing Company Semiconductor devices having Fin Field Effect Transistor (FinFET) structures and manufacturing and design methods thereof
CN103515231B (zh) * 2012-06-20 2016-12-07 中芯国际集成电路制造(上海)有限公司 FinFET制造方法
KR20140040543A (ko) * 2012-09-26 2014-04-03 삼성전자주식회사 핀 구조의 전계효과 트랜지스터, 이를 포함하는 메모리 장치 및 그 반도체 장치
US8802513B2 (en) * 2012-11-01 2014-08-12 International Business Machines Corporation Fin field effect transistors having a nitride containing spacer to reduce lateral growth of epitaxially deposited semiconductor materials
US9299564B2 (en) * 2012-12-12 2016-03-29 Varian Semiconductor Equipment Associates, Inc. Ion implant for defect control
US8906759B2 (en) * 2013-02-25 2014-12-09 International Business Machines Corporation Silicon nitride gate encapsulation by implantation
US9685509B2 (en) 2013-07-30 2017-06-20 Samsung Electronics Co., Ltd. Finfet devices including high mobility channel materials with materials of graded composition in recessed source/drain regions
US9214556B2 (en) 2013-08-09 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned dual-metal silicide and germanide formation
WO2015029280A1 (ja) * 2013-08-28 2015-03-05 パナソニック株式会社 半導体集積回路装置
US9252014B2 (en) 2013-09-04 2016-02-02 Globalfoundries Inc. Trench sidewall protection for selective epitaxial semiconductor material formation
EP4224531A3 (en) 2013-09-25 2023-08-23 Tahoe Research, Ltd. Isolation well doping with solid-state diffusion sources for finfet architectures
WO2015127363A1 (en) 2014-02-21 2015-08-27 Samsung Electronics, Co., Ltd. Integrated circuit devices including contacts and methods of forming the same
CN105097536A (zh) * 2014-05-12 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
TWI615976B (zh) * 2014-07-07 2018-02-21 聯華電子股份有限公司 鰭式場效電晶體及其製造方法
US9613954B2 (en) 2014-07-08 2017-04-04 International Business Machines Corporation Selective removal of semiconductor fins
CN112670349A (zh) 2014-07-14 2021-04-16 英特尔公司 用于基于鳍状物的电子设备的固体源扩散结
US9589811B2 (en) * 2015-06-24 2017-03-07 Varian Semiconductor Equipment Associates, Inc. FinFET spacer etch with no fin recess and no gate-spacer pull-down
DE112015006974T5 (de) 2015-09-25 2019-01-24 Intel Corporation Verfahren zum Dotieren von Finnenstrukturen nicht planarer Transsistorenvorrichtungen
US9754837B1 (en) * 2016-05-20 2017-09-05 Globalfoundries Inc. Controlling within-die uniformity using doped polishing material
US10971493B2 (en) * 2017-11-27 2021-04-06 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit device with high mobility and system of forming the integrated circuit
US10361125B2 (en) 2017-12-19 2019-07-23 International Business Machines Corporation Methods and structures for forming uniform fins when using hardmask patterns
US10243015B1 (en) * 2018-01-16 2019-03-26 Omnivision Technologies, Inc. Silicon photosensor array integrated circuit on [110]substrate with deep, anisotropically-etched, trench isolation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289871A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2002289697A (ja) * 2001-03-27 2002-10-04 Toshiba Corp 相補型絶縁ゲート型トランジスタ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169848A (ja) * 1993-12-15 1995-07-04 Hitachi Ltd 半導体装置及びその製造方法
JPH10326837A (ja) 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
KR100471189B1 (ko) * 2003-02-19 2005-03-10 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289697A (ja) * 2001-03-27 2002-10-04 Toshiba Corp 相補型絶縁ゲート型トランジスタ
JP2002289871A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法

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