KR100714288B1 - 핀 트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 핀 활성 영역의 데미지를 발생시키지 않으면서, 균일한 도핑 프로파일을 형성하는데 적합한 핀 트랜지스터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 핀 트랜지스터 제조 방법은 채널을 형성할 수 있는 불순물이 도핑된 박막을 제공하는 단계; 및 상기 불순물을 확산시켜, 채널을 형성하는 단계하며, 이에 따라 본 발명은 본 발명은 빔-이온 주입과 플라즈마 도핑에 따른 문제점을 개선하기 위해, 핀 활성 영역을 형성한 후 보론을 함유한 박막(BSG막)을 증착하고, 열공정을 진행하여, 핀 활성 영역 내부로 보론을 확산시켜 핀 활성 영역 내부에 균일하면서도 핀 활성 영역의 디펙트 없이 채널을 형성하는 효과 있으며 따라서, 채널의 특성 저하를 방지할 수 있고, PR 스텝이 감소하므로, 이온 주입 공정 단계가 줄어들고 이를 통해, 제조 단가가 감소하는 효과가 있다.
핀 트랜지스터, 채널, 빔-이온 주입, 플라즈마 도핑

Description

핀 트랜지스터 제조 방법{METHOD FOR FORMING FIN FRANSISTOR DEVICE}
도 1은 핀 트랜지스터 제조를 위한 평면도.
도 2a 및 도 2b는 종래 기술에 따른 채널 형성을 위한 핀 트랜지스터 제조 방법을 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 핀 트랜지스터 제조 방법을 도시한 제1단면도.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 핀 트랜지스터 제조 방법을 도시한 제2단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 핀 활성 영역 34 : 패드질화막
35 : 핀 마스크 36 : BSG막
37 : 채널 예정 영역 38 : 게이트 절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 핀 트랜지스터 채널 이온 형성 방법에 관한 것이다.
나노스케일(Nonoscale) DRAM 셀 트랜지스터에 있어서, 우수한 온-오프(On-Off) 특성 및 높은 동작 전류(High Drive Current), 높은 패킹 밀도(High Packing Density) 등의 특성에 의하여 핀 트랜지스터가 기존의 플래너 셀(Planar cell)을 대체할 기술로 기대되고 있다.
일반적으로 핀 트랜지스터에 채널을 형성하는 방식은 빔-라인 이온 주입 공정을 진행하였다.
도 1은 핀 트랜지스터 제조를 위한 평면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)(도 2a참조)을 형성하여, 활성 영역(13)을 정의한다. 이어서, 핀 활성 영역을 구현하기 위해 반도체 기판(11)의 전면에 핀 마스크(14)를 형성한다. 핀 마스크(14)를 사용하여, 소자분리막(12)을 선택적으로 식각한다. 여기서, 'A'는 핀 마스크(14) 형성시 노출되는 영역을 의미한다.
도 2a 및 도 2b는 종래 기술에 따른 채널 형성을 위한 핀 트랜지스터 제조 방법을 도시한 단면도이며, 도 1의 Ⅱ∼Ⅱ'의 방향으로 절취한 도면이다.
도 2a에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하고, 소자분리막(12)에 의해 활성 영역이 정의된다. 핀 식각 공정을 진행하여, 핀 활성 영역(13)을 형성한다.
이어서, 핀 트랜지스터의 채널을 형성하기 위한 빔-이온(Beam ion) 주입을 실시하여 핀 활성 영역(13) 내부에 채널 영역(15a)을 형성한다.
빔-이온 주입으로 채널 예정 영역(15a)을 형성할 때, 빔-이온 주입의 특징으로 핀 활성 영역(13)의 측면에 비해 상부 쪽에 이온 주입이 많이 되어, 측면과 상부의 채널 예정 영역(15a)의 두께가 다르게 형성된다.
즉, 빔-라인 이온 주입 공정을 통하여 핀 활성 영역(13)의 측벽에 이온 주입을 진행하게 되면, 3차원으로 형성되는 핀 트랜지스터 채널 깊이에 따른 균일한 도핑 프로파일의 형성이 불가능하다. 이에 따라 2 차원적인 이온 주입을 대체하기 위해 BF3 플라즈마를 이용한 도핑 방법이 발명되었다.
도 2b에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하고, 소자분리막(12)에 의해 활성 영역이 정의된다. 핀 식각 공정을 진행하여, 핀 활성 영역(13)을 형성한다.
이어서, 핀 트랜지스터의 채널을 형성하기 위한 BF3 플라즈마 도핑을 실시하여 핀 활성 영역(13) 내부에 채널 영역(15b)을 형성한다.
그러나, BF3 가스 플라즈마를 이용한 채널 도핑 또는 플로린(Flourine)에 의한 핀 활성 영역(13)의 상부 측면에 표면 데미지(A)를 발생시켜 채널이 형성되는 실리콘 표면에 댕글링 본드(Dangling Bond)를 형성하는 부작용이 있다.
즉, 빔-이온 주입을 통하여 이온 주입을 진행하게 되면 3차원으로 형성되는 핀 활성 영역의 채널 깊이에 따른 균일한 도핑 프로파일 형성이 불가능하지만, 국부적인 특정 지역에 대한 이온 주입은 가능하다.
또한, 플라즈마 도핑을 이용하여 이온 주입을 진행하게 되면 3차원으로 형성되는 핀 활성 영역의 도핑 프로파일을 균일하게 형성할 수 있으나, 플로린 라디컬에 의한 채널 바운더리 데미지로 인한 댕글링 본드가 발생하여 트랩 레벨과 같이 작용하여 채널 특성이 저하되는 문제를 야기한다.
상기와 같은 문제는, 어닐 공정을 추가하면 해결할 수 있으나, 공정 단순화 차원에서 마이너스 효과를 갖는다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 핀 활성 영역의 데미지를 발생시키지 않으면서, 균일한 도핑 프로파일을 형성하는데 적합한 핀 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 핀 트랜지스터 제조 방법은 채널을 형성할 수 있는 불순물이 도핑된 박막을 제공하는 단계, 및 상기 불순물을 확산시켜, 채널을 형성하는 단계를 포함한다.
또한, 본 발명은 핀 활성 영역을 형성하는 단계, 상기 핀 활성 영역 표면을 따라 보론을 함유한 박막을 형성하는 단계, 상기 박막 내의 보론을 상기 핀 활성 영역 내부로 확산시켜, 채널을 형성하는 단계, 상기 보론을 함유한 박막을 제거하는 단계, 및 상기 핀 활성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 도 1의 I∼I' 방향으로 절취한 제1단면도이고, 도 4a 내지 도 4c는 도 1의 Ⅱ∼Ⅱ' 방향으로 절취한 제2단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 STI(Shallow Trench Isolatin) 소자 분리 공정을 진행하여 소자분리막(33)을 형성한다.
먼저, STI 소자 분리 공정은, 반도체 기판(31) 상에 패드 산화막(Pad oxide) 및 패드 질화막(Pad Nitride, 32)을 차례로 증착한다. 이어서, 패드 질화막(32) 상에 소자분리마스크(도시하지 않음)를 형성한다. 통상적으로 포토레지스트 패턴을 사용한다.
소자분리마스크를 사용하여 패드 질화막(32)을 패터닝하고, 패드 질화막(32)을 사용하여 패드 산화막 및 반도체 기판(31)을 선택적으로 식각하여 트렌치를 형성한다. 패드 질화막(32)을 패터닝한 후, 소자분리마스크는 스트립 공정으로 제거한다.
계속해서, 트렌치를 포함하는 반도체 기판(31) 전면에 갭필 절연막을 증착하 여 트렌치를 매립한 후, 화학적·기계적 연마(Chemical Mechanical Polishing; CMP) 또는 전면 식각(Etch Back)을 실시하여 패드 질화막(32)이 노출되는 타겟으로 갭필 절연막을 평탄화한다. 갭필 절연막은 HDP(High Density Plasma)막 또는 HARP(High Aspect Ratio Process)막을 사용한다.
통상적인 소자분리 공정에서는, 소자분리 공정 후 패드 산화막 및 패드 질화막을 제거하지만, 본 발명에서 패드 질화막(32)을 핀 마스크로도 사용하기 때문에 제거하지 않고 잔류시킨다.
소자분리막(33)이 형성됨에 따라 반도체 기판에 활성 영역(34)이 정의된다.
도 3b와 도 4a를 참조하면, 패드 질화막(32) 상에 핀 마스크(35)를 형성한다. 핀 마스크(35)는 폴리실리콘막을 사용한다. 이어서, 핀 마스크(35)를 이용한 식각공정을 실시하여 핀 마스크(35)를 통해 노출되는 패드 질화막(32)을 식각하여 활성 영역(34)의 일부를 노출시킨다. 이어서, 핀 마스크(35)를 식각베리어로 이용하여 소자분리막(33)을 선택적으로 식각하여 활성 영역이 돌출된 구조를 갖는 핀 활성 영역(34)을 형성한다. 이 때, 소자분리막(33)은 반도체 기판(31)의 표면으로부터 500∼2000Å 깊이만큼 식각한다.
도 3c와 도 4b를 참조하면, 핀 마스크(35)를 제거하고, 핀 활성 영역(34) 및 반도체 기판(31)의 표면을 따라 보론(Boron)을 함유하는 박막, 예컨대 BSG막(36)을 증착한다. 이 때, BSG막(Boro Silicate Glass, 36)은 핀 트랜지스터의 채널 도핑에 이용될 막이며, 열공정을 진행하여, BSG막(36) 내부에 분포하는 보론을 기판(31) 내부로 확산시켜 채널 예정 영역(37)을 형성한다. 열공정은, 어닐링 또는 레이저 어닐링을 사용하며, 바람직하게는 적어도 1000℃ 이상의 온도에서 실시한다.
이 때, 형성된 채널 예정 영역(37)은 보론을 함유한 박막을 열처리를 이용한 확산을 통해 형성함으로써, 종래에 빔-이온 주입에 따른 균일도 문제 및 플라즈마 도핑에 따른 핀 활성 영역의 데미지를 방지하여, 균일하면서도 채널의 특성을 개선하는 효과가 있다. 또한, 별도의 이온 주입 공정을 진행하지 않으므로, 공정의 단순화 효과가 있다.
도 3d와 도 4c를 참조하면, 채널 예정 영역을 형성한 후 습식 또는 건식 식각을 실시하여 BSG막(36)막을 제거하고, 인산 케미컬(H3PO4)을 사용하여 반도체 기판(31) 상의 패드 질화막(32)을 제거한다.
계속해서, 반도체 기판의 전면에 게이트 절연막(38)을 형성한다. 이 때, 게이트 절연막(38)은, 보론의 외부 확산(Out-diffusion)을 억제하기 위하여 저온 플라즈마 산화(Low Plasma Oxidation) 공정으로 형성한다.
또는, 저압 산화(Low Pressure Oxidation)공정을 실시하여 핀 활성 영역의 탑 코너부의 라운딩을 개선한다.
이어서, 도면에 도시하지는 않았지만, 게이트 절연막(38) 상에 게이트 전극을 증착한다.
상술한 바와 같이, 본 발명은 기존의 이온 주입의 단점을 제거하고, 3차원 구조 채널에 필요한 양만큼의 도즈만을 도핑시키는 방법으로, BSG막을 이용하여 3차원 핀 채널 보론 확산을 통하여 도핑 프로파일을 균일하게 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 빔-이온 주입과 플라즈마 도핑에 따른 문제점을 개선하기 위해, 핀 활성 영역을 형성한 후 보론을 함유한 박막(BSG막)을 증착하고, 열공정을 진행하여, 핀 활성 영역 내부로 보론을 확산시켜 핀 활성 영역 내부에 균일하면서도 핀 활성 영역의 디펙트 없이 채널을 형성하는 효과가 있다.
따라서, 채널의 특성 저하를 방지할 수 있고, 이온 주입 공정 단계가 줄어들기 때문에 PR 스텝이 감소하고 이를 통해, 제조 단가가 감소하는 효과가 있다.

Claims (11)

  1. 기판 상에 채널을 형성할 수 있는 불순물이 도핑된 박막을 형성하는 단계; 및
    어닐링 공정을 통해 상기 박막 내에 도핑된 상기 불순물을 상기 기판으로 확산시켜 채널을 형성하는 단계
    를 포함하는 핀 트랜지스터 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 어닐링 공정은 레이저 어닐링을 사용하는 핀 트랜지스터 제조 방법.
  4. 핀 활성 영역을 형성하는 단계;
    상기 핀 활성 영역 표면을 따라 보론을 함유한 박막을 형성하는 단계;
    상기 박막 내의 보론을 상기 핀 활성 영역 내부로 확산시켜, 채널을 형성하 는 단계;
    상기 보론을 함유한 박막을 제거하는 단계; 및
    상기 핀 활성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 단계
    를 포함하는 핀 트랜지스터 제조 방법.
  5. 제4항에 있어서,
    상기 보론을 함유한 박막은 BSG막을 사용하는 핀 트랜지스터 제조 방법.
  6. 제5항에 있어서,
    상기 보론을 상기 핀 활성 영역 내부로 도펀트를 확산시키는 단계는,
    열공정을 진행하는 핀 트랜지스터 제조 방법.
  7. 제6항에 있어서,
    상기 열공정은, 어닐링 또는 레이저 어닐링을 사용하는 핀 트랜지스터 제조 방법.
  8. 제4항에 있어서,
    상기 보론을 함유한 박막을 제거하는 단계는,
    습식 식각 또는 건식 식각으로 제거하는 핀 트랜지스터 제조 방법.
  9. 제4항에 있어서,
    상기 게이트 절연막은,
    저온 플라즈마 산화로 형성하는 핀 트랜지스터 제조 방법.
  10. 제4항 또는 제9항에 있어서,
    상기 게이트 절연막은,
    저압 산화 공정으로 형성하는 핀 트랜지스터 제조 방법.
  11. 제10항에 있어서,
    상기 보론을 함유한 박막을 제거하는 단계는,
    습식 식각 또는 건식 식각으로 제거하는 핀 트랜지스터 제조 방법.
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