KR20040021730A - 반도체소자의 형성방법 - Google Patents

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Abstract

반도체소자의 형성방법을 제공한다. 이 방법은 반도체기판 상에 버퍼절연막 및 하드마스크막을 차례로 형성하는 단계를 구비한다. 하드마스크막 및 버퍼절연막을 연속적으로 패터닝하여 반도체기판의 소정영역을 노출시키고, 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성한다. 트렌치 내부 측벽 및 바닥에 예비 측벽산화막을 형성하고, 예비 측벽산화막을 보론들(borons)을 함유하는 측벽산화막으로 형성시킨다. 측벽산화막을 갖는 반도체기판 전면에 콘포말한 라이너막을 형성한다. 이로 인하여, 채널영역 내의 보론들이 측벽산화막으로 세그러게이션(gegregation)되는 현상을 억제하여 트랜지스터의 역협곡 현상(Inverse Narrow Width Effect; INWE)을 억제할 수 있다.

Description

반도체소자의 형성방법{Method of forming seimconductor device}
본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히 트렌치 소자분리막을 갖는 반도체소자의 형성방법에 관한 것이다.
반도체 소자를 형성함에 있어서, 소자분리막은 반도체기판의 활성영역을 한정하는 역활을 한다. 반도체 소자의 고집적화 경향에 따라, 반도체 소자의 최소 선폭이 점점 감소하고 있다. 이로 인하여, 현재 널리 사용되고 있는 소자 분리 방법은 트렌치 소자 분리 방법이다.
트렌치 소자 분리 방법은 반도체기판의 소정영역을 선택적으로 식각하여 소정의 깊이를 갖는 트렌치를 형성하고, 트렌치 내부에 소자분리막을 형성한다.
도 1 및 도 2는 종래의 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(1) 상에 버퍼산화막(2) 및 하드마스크막(3)을 차례로 형성하고, 상기 하드마스크막(3) 및 상기 버퍼산화막(2)을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시킨다. 상기 노출된 반도체기판(1)을 선택적으로 식각하여 활성영역을 한정하는 트렌치(4)를 형성하고, 상기 트렌치(4)의 내부 측벽 및 바닥에 측벽산화막(sidewall oxide ; 5)을 형성한다. 상기 측벽산화막(5)은 열산화막으로 형성한다. 상기 측벽산화막(5)을 갖는 반도체기판(1) 전면에 콘포말한 라이너막(6)을 형성하고, 상기 라이너막(6) 상에 상기 트렌치(4) 내부를 채우는 소자분리산화막(7)을 형성한다. 상기 소자분리산화막(7)을 상기 라이너막(6)이 노출될때까지 평탄화하여 소자분리막(7a)을 형성한다. 상기 활성영역 상의 상기 버퍼절연막(2), 상기 하드마스크막(3) 및 상기 라이너막(6)을 제거하여 상기 활성영역을 노출시킨다. 상기 활성영역의 표면에 보론들(borons)로 도핑된 채널영역(8)을 형성하고, 상기 채널영역(8) 상에 게이트 패턴(11)을 형성한다. 상기 게이트 패턴(11)은 차례로 적층된 게이트절연막(9) 및 게이트 전극(10)으로 구성된다. 상기 게이트 패턴(11) 양측의 활성영역에 불순물확산층(미도시함)을 형성한다. 상기 불순물확산층은 소오스/드레인 영역에 해당한다. 상기 채널영역(8), 상기 게이트 패턴(11) 및 상기 소오스/드레인 영역은 엔모스 트랜지스터(NMOS transistor)를 구성한다. 이때, 상기 측벽산화막(5)과 접촉하는 상기 채널영역(8)의 가장자리 내부의 보론들이 상기 측벽산화막(5)으로 세그러게이션(segregation) 될 수 있다. 이는, 상기 반도체기판(1)인 실리콘층에 비하여 상기 측벽산화막(5)인 실리콘산화막의 보론들에 대한 고체 용해성(solid solubility)이 높기 때문이다. 다시 말해서, 보론들은 실리콘층에 비하여 실리콘산화막층에 훨씬 잘 녹기 때문이다. 이로 인하여, 상기 채널영역(8)의 가장자리의 보론 농도가 감소할 수 있다. 그 결과, 상기 트랜지스터에서 역협곡 현상(Inverse Narrow Width Effect)이 발생할 수 있다. 상기 역협곡 현상은 트랜지스터의 게이트 폭이 충분히 작은 상태에서 상기 게이트 폭이 줄어들수록 트랜지스터의 문턱전압이 줄어드는 현상을 말한다. 상기 역협곡 현상으로 인하여, 상기 트랜지스터는 누설전류등으로 인한, 오동작이 발생할 수 있다. 상기 트랜지스터가 디렘 셀을 구성하는 트랜지스터로 사용될 경우, 디렘 셀의 리플레쉬(reflesh) 주기가 짧아져 상기 디렘 셀을 갖는 디렘소자의 소비전력이 증가할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 채널영역 내의 보론들이 인접한 측벽산화막으로 세그러게이션(segregation)되는 현상을 억제할 수 있는 반도체 소자의 형성방법을 제공하는데 있다.
도 1 및 도 2는 종래의 트렌치 소자 분리방법을 설명하기 위한 단면도들이다.
도 3, 도 4A, 도 5 및 도 6은 본 발명의 바람직한 실시예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
도 4B는 본 발명의 실시예에 따른 반도체 소자 중 측벽산화막의 다른 형성방법을 설명하기 위한 단면도이다.
상술한 기술적 과제를 해결하기 위한 반도체 소자의 형성방법을 제공한다. 이 방법은 반도체기판 상에 버퍼절연막 및 하드마스크막을 차례로 형성하는 단계를 포함한다. 상기 하드마스크막 및 상기 버퍼절연막을 연속적으로 패터닝하여 상기반도체기판의 소정영역을 노출시킨다. 상기 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성하고, 상기 트렌치의 내부 측벽 및 바닥에 예비 측벽산화막을 형성한다. 상기 예비 측벽산화막을 보론들을 함유하는 측벽산화막으로 형성시킨다. 상기 측벽산화막을 갖는 반도체기판 전면에 콘포말한 라이너막을 형성한다.
구체적으로, 상기 예비 측벽산화막은 열산화막으로 형성하는 것이 바람직하다. 상기 측벽산화막은 상기 예비 측벽산화막에 보론 이온들을 주입하여 형성하는 것이 바람직하다. 이와는 달리, 상기 측벽산화막은 다른 방법으로 형성할 수 있다. 상기 측벽산화막을 형성하는 다른 방법은 상기 예비 측벽산화막을 갖는 반도체기판에 콘포말한 도핑 보조막을 형성하고, 상기 도핑보조막을 갖는 반도체기판에 열공정을 진행하여 상기 측벽산화막을 형성할 수 있다. 상기 측벽산화막 상의 상기 보조도핑막을 식각하여 제거한다. 이때, 상기 도핑보조막은 보론들을 함유하고, 상기 측벽산화막에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, BSG(Boro-Silicate-Glass; 이하 BSG막이라함)막으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 3, 도 4A, 도 5 및 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이고, 도 4B는 본 발명의 실시예에 따른 반도체 소자 중 측벽산화막의 다른 형성방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체기판(101) 상에 버퍼절연막(102) 및 하드마스크막(103)을 차례로 형성한다. 상기 버퍼절연막(102)은 열산화막으로 형성할 수 있고, 상기 하드마스크막(103)은 상기 반도체기판(101)과 식각선택비를 갖는 절연막, 예컨대, 실리콘질화막으로 형성할 수 있다. 상기 하드마스크막(103) 및 상기 버퍼절연막(102)을 연속적으로 패터닝하여 상기 반도체기판(101)의 소정영역을 노출시킨다. 상기 노출된 반도체기판(10)을 선택적으로 식각하여 활성영역을 한정하는 트렌치(104)를 형성한다. 상기 트렌치(104)의 내부 측벽 및 바닥에 예비 측벽산화막(105)을 형성한다. 상기 예비 측벽산화막(105)은 상기 트렌치(104) 형성시, 식각공정으로 인하여 손상된 상기 트렌치(104)의 내부 측벽 및 바닥을 치유하는 역활을 한다. 상기 예비 측벽산화막(105)은 열산화막으로 형성하는 것이 바람직하다.
도 4A 및 도 4B를 참조하면, 상기 예비 측벽산화막(105)를 갖는 반도체기판(101)에 이온들을 주입(I)하여 측벽산화막(105a)을 형성한다. 이때, 상기 상기 이온들은 보론 이온들이며, 상기 측벽산화막(105a)은 보론들을 함유한다. 상기 보론 이온들 주입(I)은 경사가 지지 않은 이온주입 및 경사진 이온주입을 포함하는 것이 바람직하다. 다시 말해서, 상기 트랜치(104)의 측벽에 형성된 상기 예비 측벽산화막(105)에 상기 보론 이온들을 주입하기 위하여 경사진 이온 주입을 진행하고, 상기 트렌치(104)의 바닥에 형성된 상기 측벽산화막(105)에 상기 보론이온들을 주입하기 위하여 경사지지 않은 이온주입을 진행하는 것이 바람직하다. 상기 보론이온들을 주입(I) 한 후, 어닐링 공정(annealing)공정을 진행하는 것이 바람직하다.
이와는 달리, 상기 측벽산화막(105)은 다른 방법으로 형성할 수 있다. 상기 측벽산화막(105)의 다른 형성방법을 도 4B에 도시하였다. 도 4B에 도시된 바와 같이, 상기 예비 측벽산화막(105)을 갖는 반도체기판(101)에 도핑보조막(m)을 콘포말하게 형성한다. 이때, 상기 도핑보조막(m)은 상기 측벽산화막(105)과 접촉한다. 상기 도핑보조막(m)은 보론들을 함유하고, 상기 예비 측벽산화막에 대하여 식각선택비를 갖는 물질막으로 형성한다. 예를 들면, BSG막으로 형성하는 것이 바람직하다. 상기 도핑보조막(m)을 갖는 반도체기판(101)에 열공정을 진행하여 측벽산화막(105a)을 형성한다. 즉, 상기 도핑보조막(m)내의 보론들을 상기 열공정으로, 상기 예비 측벽산화막(105)으로 확산시켜 상기 측벽산화막(105a)을 형성한다. 상기 열공정을 진행한 후, 상기 도핑보조막(m)은 상기 측벽산화막(105a)이 노출될때까지 식각하여 제거하는 것이 바람직하다.
도 5 및 도 6을 참조하면, 상기 측벽산화막(105a)을 갖는 반도체기판(101) 전면에 콘포말한 라이너막(106)을 형성하고, 상기 라이너막(106) 상에 상기 트렌치(104)를 채우는 소자분리절연막(107)을 형성한다. 상기 라이너막(106)은 상기 소자분리절연막(107)과 상기 반도체기판(101) 간의 열팽창 계수 차이에 의한 스트레스를 완화하고, 상기 측벽산화막(105a) 내의 보론들이 상기 소자분리절연막(107)으로 확산하는 것을 억제할 수 있는 절연막으로 형성한다. 예를 들면, 실리콘질화막으로 형성하는 것이 바람직하다. 상기 소자분리절연막(107)은 일반적인 소자분리막으로 사용되는 실리콘산화막, 예컨대, 고밀도 플라즈마 실리콘산화막으로 형성할 수 있다. 상기 소자분리절연막(107)을 상기 라이너막(106)이 노출될때까지 평탄화시키어 소자분리막(107a)을 형성한다. 상기 활성영역 상에 차례로 적층된 버퍼절연막(102), 하드마스크막(103) 및 라이너막(104)을 순차적으로 식각하여 상기 활성영역을 노출시킨다. 이때, 상기 소자분리막(107a)의 상부면은 리세스 될 수 있다. 상기 노출된 활성영역의 표면에 보론들로 도핑된 채널영역(108)을 형성한다. 이때, 상기 측벽산화막(105a)은 상술한 바와 같이, 보론들을 함유하고 있다. 이로 인하여, 상기 채널영역(108) 내의 보론들이 상기 측벽산화막(105a)으로 세그리게이션되는 현상을 억제할 수 있다. 다시 말해서, 상기 측벽산화막(105a)이 보론들을 이미 함유하고 있어, 상기 채널영역(108)내의 보론들이 상기 측벽산화막(105a)으로 확산되는 현상이 억제된다. 이로 인하여, 상기 채널영역(108)을 포함하는 트랜지스터의 역협곡 현상을 억제할 수 있다. 상기 채널영역(108)은 이온 주입공정으로 형성할 수 있다. 상기 채널영역(108) 상에 게이트 패턴(111)을 형성한다. 상기 게이트 패턴(111)은 차례로 적층된 게이트절연막(109) 및 게이트 전극(110)으로 구성된다. 상기 게이트 패턴(111)의 양측의 활성영역에 불순물확산층(미도시함)을 형성한다. 상기 불순물확산층은 소오스/드레인 영역에 해당한다. 상기 채널영역(108), 상기 게이트 패턴(111) 및 상기 소오스/드레인 영역은 엔모스 트랜지스터를 구성한다. 상기 엔모스 트랜지스터는 상술한 세그러게이션에 의한 역협곡 현상이 억제됨으로 인하여, 누설전류등으로 인한 오동작이 억제될 수 있다.
상기 채널영역(108)이 포스포러스(Phosphorus)로 도핑된 피모스 트랜지스터(미도시함)의 경우는 상기 포스포러스가 상기 측벽산화막(105a)내로 세그리게이션 되지 않는다. 오히려, 상기 측벽산화막(105a)과 접촉하는 상기 채널영역(108)의 가장자리 내의 포스포러스 농도가 높아진다. 이로 인하여, 상기 피모스 트랜지스터는 세그러게이션에 의한 역협곡 현상이 발생하지 않는다.
상기 피모스 트랜지스터의 채널영역과 접촉하는 상기 측벽산화막(105a)이 보론들을 함유하고 있을지라도, 상기 측벽산화막(105a) 내의 보론들이 상기 포스포러스로 도핑된 채널영역으로 확산되는 현상은 억제될 수 있다. 이는 상기 측벽산화막(105a)의 보론들에 대한 고체 용해성에 기인한다. 다시 말해서, 포스포러스가 도핑된 채널영역(108)이 형성된 반도체기판(101)에 비하여 상기 측벽산화막(105a)의 보론에 대한 고체 용해성이 높기 때문에, 상기 측벽산화막(105a) 내의 보론들이 상기 채널영역(108)으로 확산되는 현상이 억제될 수 있다. 그 결과, 본 발명의 실시예에 따른 반도체소자의 형성방법은 상기 엔모스 트랜지스터가 형성되는 엔모스 영역 및 상기 피모스 트랜지스터가 형성되는 피모스 영역에 동시에 형성할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 보론들을 함유하는 측벽산화막을 형성함으로써, 채널영역내의 보론들이 상기 측벽산화막으로 세그러게이션되는 현상을 억제할 수 있다. 그 결과, 상기 채널영역을 갖는 트랜지스터의 역협곡 현상을 억제하여 트랜지스터의 오동작을 억제할 수 있다.

Claims (7)

  1. 반도체기판 상에 버퍼절연막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막 및 버퍼절연막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 단계;
    상기 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치 내부 측벽 및 바닥에 예비 측벽산화막을 형성하는 단계;
    상기 예비 측벽산화막을 보론들을 함유하는 측벽산화막으로 형성시키는 단계; 및
    상기 측벽산화막을 갖는 반도체기판 전면에 콘포말한 라이너막을 형성하는 단계를 포함하는 반도체소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 예비 측벽산화막은 열산화막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 측벽산화막은 상기 예비 측벽산화막에 보론이온들을 주입하여 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 측벽산화막을 형성하는 단계는,
    상기 예비 측벽산화막을 갖는 반도체기판에 콘포말한 도핑보조막을 형성하는 단계;
    상기 도핑보조막을 갖는 반도체 기판에 열공정을 진행하여 상기 측벽산화막을 형성하는 단계; 및
    상기 측벽산화막 상의 상기 도핑보조막을 제거하는 단계를 포함하되, 상기 도핑보조막은 보론들을 함유하고 상기 측벽산화막에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  5. 제 4 항에 있어서,
    상기 도핑 보조막은 BSG막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  6. 제 1 항에 있어서,
    상기 라이너막은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  7. 제 1 항에 있어서,
    상기 라이너막을 형성한 후에,
    상기 라이너막 상에 상기 트렌치 내부를 채우는 소자분리 절연막을 형성하는 단계;
    상기 소자분리절연막을 상기 라이너막이 노출될때까지 평탄화하여 소자분리막을 형성하는 단계;
    상기 활성영역 상에 차례로 적층된 버퍼절연막, 하드마스크막 및 라이너막을 상기 활성영역이 노출되도록 제거하여 상기 트렌치 내부에 라이너를 형성하는 단계; 및
    상기 활성영역의 소정영역 표면에 소정의 보론농도를 갖는 채널영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
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