JP2008047714A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】溝型ＭＯＳＦＥＴを備える半導体装置において、しきい値電圧の増大を抑えつつ寄生容量を低減する。
【解決手段】半導体装置１０は、シリコン基板１１上に形成されたトレンチ１２の表面に接するゲート絶縁膜１３と、ゲート絶縁膜１３を介してトレンチ１２に対向するゲート電極１４とを有する。ゲート絶縁膜１３は、トレンチ１２の側壁表面に接する第１部分が、トレンチ１２の底部表面に接する第２部分よりも大きな酸化膜換算膜厚を有する。
【選択図】図１
【解決手段】半導体装置１０は、シリコン基板１１上に形成されたトレンチ１２の表面に接するゲート絶縁膜１３と、ゲート絶縁膜１３を介してトレンチ１２に対向するゲート電極１４とを有する。ゲート絶縁膜１３は、トレンチ１２の側壁表面に接する第１部分が、トレンチ１２の底部表面に接する第２部分よりも大きな酸化膜換算膜厚を有する。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に溝型ＭＯＳＦＥＴを有する半導体装置及びその製造方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶単位としてメモリセルを備える。メモリセルは、シリコン基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとで構成され、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶が行われる。近年、ＤＲＡＭの高集積化に伴い、ＤＲＡＭの配線幅は益々縮小されている。この配線幅の縮小に伴い、ＭＯＳＦＥＴでは、ゲート電極を挟んでソース／ドレイン拡散層が互いに近接する傾向にあり、ショートチャネル効果を防止する対策が必要とされている。
ショートチャネル効果を防止する対策の一つとして、溝型ＭＯＳＦＥＴ（ＲＣＡＴ：Recessed Channel Array Transistor）がある。溝型ＭＯＳＦＥＴは、プレーナ型ＭＯＳＦＥＴと異なり、ゲート電極を構成する不純物ドープ・ポリシリコン層（シリコン電極層）が、ゲート酸化膜を介して、シリコン基板の表面部分に形成されたトレンチに収容される構成を有している。溝型ＭＯＳＦＥＴ及びその製造方法は、例えば非特許文献１に記載されている。
2003 Symposium on VLSI Technology Digest of Technical Papers, p.11-12
2003 Symposium on VLSI Technology Digest of Technical Papers, p.11-12
溝型ＭＯＳＦＥＴでは、トレンチの表面に沿って略Ｕ字状のチャネルが形成されるので、配線幅の小さなＤＲＡＭであってもＭＯＳＦＥＴのチャネル長を効率的に確保し、ショートチャネル効果を抑制できる。
しかし、溝型ＭＯＳＦＥＴでは、チャネルの上部で、導電性を有するソース／ドレイン拡散層がゲート酸化膜を介してシリコン電極層と対向するため、ゲート電極に大きな寄生容量が生じ、動作速度を充分に向上できない問題があった。寄生容量を低減するために、ゲート酸化膜の厚みを大きくすることが考えられるが、ゲート酸化膜の厚みの増大はＭＯＳＦＥＴのしきい値電圧を増加させ、動作速度の低下や消費電力の増加を招く。
本発明は、上記に鑑み、溝型ＭＯＳＦＥＴを備える半導体装置及びその製造方法であって、しきい値電圧の増大を抑えつつ、寄生容量を低減した半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、半導体基板上に形成されたトレンチの表面に接するゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチに対向するゲート電極とを有する溝型ＭＯＳＦＥＴを備える半導体装置において、
前記ゲート絶縁膜は、前記トレンチの側壁表面に接する第１部分が、前記トレンチの底部表面に接する第２部分よりも大きな酸化膜換算膜厚を有することを特徴とする。
前記ゲート絶縁膜は、前記トレンチの側壁表面に接する第１部分が、前記トレンチの底部表面に接する第２部分よりも大きな酸化膜換算膜厚を有することを特徴とする。
本発明に係る半導体装置の製造方法は、溝型ＭＯＳＦＥＴを有する半導体装置の製造方法において、
半導体基板上にトレンチを形成する工程と、
前記トレンチの表面に接するシリコン酸化膜を形成する工程と、
前記トレンチの底部表面に接するシリコン酸化膜の部分を選択的に窒化する工程と、
前記トレンチの内部に底部を有するゲート電極を形成する工程と、
前記トレンチに隣接する半導体基板の表面部分にソース／ドレイン拡散層を形成する工程とを有することを特徴とする。
半導体基板上にトレンチを形成する工程と、
前記トレンチの表面に接するシリコン酸化膜を形成する工程と、
前記トレンチの底部表面に接するシリコン酸化膜の部分を選択的に窒化する工程と、
前記トレンチの内部に底部を有するゲート電極を形成する工程と、
前記トレンチに隣接する半導体基板の表面部分にソース／ドレイン拡散層を形成する工程とを有することを特徴とする。
本発明の半導体装置によれば、ゲート絶縁膜の第１部分が第２部分よりも大きな酸化膜換算膜厚を有するため、小さな酸化膜換算膜厚を有する第２部分によってしきい値電圧の増大を抑制しつつ、ソース／ドレイン拡散層とゲート電極とが対向するチャネル上部のゲート絶縁膜の厚みを増大させ、寄生容量を低減できる。
本発明の半導体装置では、前記第１部分がシリコン酸化膜で形成され、前記第２部分がシリコン酸窒化膜で形成されてもよい。本発明の半導体装置では、第２部分に対する選択的な窒化などによって、ゲート絶縁膜の第２部分が第１部分よりも大きな誘電率を有してもよい。この場合、第１部分と第２部分とが実質的に同じ厚みであってもよい。
本発明の半導体装置の好適な態様では、前記ゲート電極の前記トレンチの外部に形成されるゲート電極部分の幅が、前記トレンチの幅よりも小さい。ソース／ドレイン拡散層に対向するゲート電極の面積を縮小し、寄生容量を効果的に低減できる。
本発明に係る半導体装置の製造方法によれば、トレンチの底部表面に接するシリコン酸化膜の部分を選択的に窒化することによって、第２部分の誘電率を第１部分の誘電率よりも大きくして、第１部分が第２部分よりも大きな酸化膜換算膜厚を有するゲート絶縁膜を形成できる。
本発明に係る半導体装置の製造方法の好適な態様では、前記窒化工程は、異方性を有するプラズマ窒化処理、又は、窒素イオン注入処理である。条件を制御することによって、ゲート絶縁膜下の半導体基板を窒化することなく、ゲート絶縁膜のみを選択的に窒化できる。
本発明に係る半導体装置の製造方法の好適な態様では、前記シリコン酸化膜を形成する工程が、シリコン基板表面を酸化するラジカル酸化工程である。ゲート絶縁膜の膜質を高め、ＭＯＳＦＥＴの信頼性を高めることが出来る。ラジカル酸化工程では、トレンチの上側ほど膜厚が大きくなるようにゲート酸化膜を形成できるウェット酸化工程等と異なり、ゲート酸化膜はトレンチ内の各部分で略同じ厚みに形成される。従って、本発明に係る半導体装置の製造方法を適用することによって、寄生容量を効果的に低減できる。
本発明に係る半導体装置の製造方法の好適な態様では、前記ゲート電極を形成する工程が、前記トレンチ内部を含むシリコン基板の表面に一様にゲート電極層を堆積する工程と、前記トレンチ外部に堆積された前記ゲート電極層の部分をエッチングする工程とを有する。ソース／ドレイン拡散層に対向するゲート電極の面積を縮小し、寄生容量を効果的に低減できる。
以下に、添付図面を参照し、本発明の実施形態を更に詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭであって、シリコン基板１１を備える。シリコン基板１１の表面部分には、図示しないＳＴＩ（Shallow Trench Isolation）型の素子分離構造が形成され、ＭＯＳＦＥＴが形成される素子形成領域を区画している。
素子形成領域には溝型ＭＯＳＦＥＴを形成するためのトレンチ１２が形成され、トレンチ１２内部を含みシリコン基板１１の表面には、３.０ｎｍの一様な厚みを有するゲート絶縁膜１３が形成されている。ゲート絶縁膜１３は、ラジカル酸化法によって酸化シリコンとして形成された後、異方性を有するプラズマ窒化法によって、シリコン基板１１上及びトレンチ１２の底部上の部分のみが窒化されている。従って、ゲート絶縁膜１３は、トレンチ１２の側壁上では酸化シリコンで、シリコン基板１１上及びトレンチ１２の底部上では酸窒化シリコンでそれぞれ構成される。ラジカル酸化法は、ＩＳＳＧ（In situ steam generation）酸化法ともいう。
ゲート絶縁膜１３上には、トレンチ１２の幅と略同じ幅にパターニングされた、ゲート電極１４及び電極保護膜１５が順次に積層されている。ゲート電極１４は、ポリメタル構造を有し、下層は不純物ドープ・ポリシリコン層（シリコン電極層）１６で、上層は金属電極層１７で構成されている。シリコン電極層１６の下部分は、ゲート絶縁膜１３を介してトレンチ１２の内部に収容されている。トレンチ１２から上方に突出するゲート電極１４及び電極保護膜１５の壁面は、シリコン電極層１６のトレンチ１２内の最上部における壁面よりも、僅かに内側に形成されている。電極保護膜１５は、例えば窒化膜からなる。
ゲート電極１４の両脇のシリコン基板１１の表面付近には不純物が導入され、ソース／ドレイン拡散層１８が形成されている。溝型ＭＯＳＦＥＴでは、ソース／ドレイン拡散層１８の下方に、トレンチ１２の表面に沿って略Ｕ字状のチャネル１９が形成される。
ゲート電極１４及び電極保護膜１５の側壁には、図示しない側壁保護膜が形成されている。電極保護膜１５及び側壁保護膜を覆って、シリコン基板１１上には層間絶縁膜（図示なし）が堆積されている。層間絶縁膜及びゲート絶縁膜１３を貫通して、ソース／ドレイン拡散層１８に接続するコンタクトプラグ（図示なし）が形成され、コンタクトプラグの上端は層間絶縁膜上に形成されたキャパシタに接続している。
本実施形態の半導体装置１０では、ゲート絶縁膜１３の厚みは３．０ｎｍであり、トレンチ１２の底部上に形成されたゲート絶縁膜１３の部分を構成する酸窒化シリコンの酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）は、例えば２．３ｎｍである。従って、ゲート絶縁膜１３を２．３ｎｍの厚みを有するシリコン酸化膜で構成した従来の半導体装置と、略同じしきい値電圧が得られる。一方、トレンチ１２の側壁上に形成されたゲート絶縁膜１３の部分は、従来の半導体装置に比して、その厚みが１．３倍に増大し、寄生容量を約３／４に低下できる。
ところで、上記実施形態では、シリコン基板１１上のゲート絶縁膜１３の部分を、コンタクトプラグが形成される領域を除き、除去せずに残している。しかし、シリコン電極層１６のトレンチ１２の外部に形成される部分の幅が、トレンチ１２の幅と同等か、或いは、それよりも小さく設定されることによって、シリコン基板１１上のシリコン電極層１６の部分が完全に除去されると共に、除去された部分に層間絶縁膜が形成されている。従って、シリコン基板１１上では、ゲート絶縁膜１３を介してシリコン電極層１６とソース／ドレイン拡散層１８とが対向することが無く、寄生容量は発生しない。なお、シリコン基板１１上のゲート絶縁膜１３は除去されても構わない。
図２、３は、図１の半導体装置１０を製造する各製造段階を順次に示す断面図である。先ず、シリコン基板１１の表面部分にＳＴＩ型の素子分離構造を形成し、素子形成領域を区画する。シリコン基板１１上にパッド酸化膜２１を形成した後、パッド酸化膜２１上にマスク窒化膜２２を堆積する。なお、パッド酸化膜２１を形成することなく、素子分離構造の形成に際して形成した酸化膜をそのまま用いてもよい。
次いで、フォトリソグラフィ技術を用いて、マスク窒化膜２２上にトレンチ１２に対応した開口を有するレジストパターンを形成する。引き続き、レジストパターンを用いたドライエッチングによってマスク窒化膜２２をパターニングし、レジストパターンの開口に対応した開口２３を形成する。更に、アッシングにより、レジストパターンを除去する（図２（ａ））。
次いで、開口２３の幅の縮小を目的として、全面に薄い窒化膜を堆積した後、窒化膜のエッチバックを行う。エッチバックに際して、マスク窒化膜２２の側壁に窒化膜を残し、側壁窒化膜２４を形成する。引き続き、マスク窒化膜２２及び側壁窒化膜２４を用いたエッチングにより、マスク窒化膜２２及び側壁窒化膜２４から露出するパッド酸化膜２１を除去する。更に、マスク窒化膜２２及び側壁窒化膜２４を用いたドライエッチングにより、シリコン基板１１の表面部分にトレンチ１２を形成する（図２（ｂ））。
次いで、トレンチ１２を形成するドライエッチングでトレンチ１２表面に生じた損傷の回復を目的として、ラジカル酸化法によって、トレンチ１２内のシリコン基板１１の表面に犠牲酸化膜２５を形成する（図２（ｃ））。マスク窒化膜２２及び側壁窒化膜２４を除去した後、パッド酸化膜２１及び犠牲酸化膜２５を除去する。引き続き、ラジカル酸化法によって、図３（ｄ）に示すように、トレンチ１２内部を含むシリコン基板１１の表面にシリコン酸化膜１３ａを形成する。
なお、シリコン酸化膜１３ａの形成に際しては、ラジカル酸化法以外にも、例えばウェット酸化法（スチーム酸化法）を用いることも出来る。ウェット酸化法では、シリコン基板１１の結晶方位を反映させて、例えばトレンチの１２の上部側ほどシリコン酸化膜を厚く形成することができる。しかし、ラジカル酸化法では、ウェット酸化法よりも良好な膜質を有するシリコン酸化膜を形成でき、ＭＯＳＦＥＴの信頼性を高めることが出来る。従って、本実施形態ではラジカル酸化法を用いることとした。
引き続き、異方性を有するプラズマ窒化によって、シリコン酸化膜１３ａの窒化処理を行う。プラズマ窒化に際しては、チャンバー内の圧力を低くすることによってプラズマの指向性を高め、図３（ｅ）の符号３１に示すように、シリコン基板１１表面の鉛直方向に対して異方性を持つ条件で行う。これによって、トレンチ１２側壁上のシリコン酸化膜１３ａを殆ど窒化することなく、シリコン基板１１上及びトレンチ１２底部上のシリコン酸化膜１３ａを選択的に窒化し、ゲート絶縁膜１３を形成する。
プラズマ窒化の条件は、例えば基板温度を４００℃とし、チャンバー内の圧力を１０Ｐａに維持しつつ、Ａｒ及びＮ２をそれぞれ５００及び５０ｓｃｃｍの流量で供給し、選択的に窒化するシリコン酸化膜１３ａの部分中の窒素原子の濃度が１５atomic％になるように設定する。処理時間を調節することによって、酸窒化シリコン中の窒素濃度を所望の値に調節できる。
なお、ガスは、ＡｒとＮ２との混合ガスに限定されず、例えばＮ２の含有率を１００％としても同様の効果が得られる。また、プラズマ窒化に代えて、イオン注入法によって窒素をシリコン酸化膜１３ａ中にドープしてもよい。イオン注入法を用いる場合には、注入された窒素がシリコン酸化膜１３ａを貫通しないように、充分に低い加速エネルギーを採用する。
トレンチ１２内を含み、ゲート絶縁膜１３を介して全面に不純物ドープ・ポリシリコン膜１６ａを堆積した後、ポリシリコン膜１６ａ上に金属膜１７ａを堆積する。金属膜１７ａ上に窒化膜を堆積した後、フォトリソグラフィ技術を用いて窒化膜上にゲート電極１４に対応した平面形状を有するレジストパターンを形成する。更に、レジストパターンを用いたエッチングにより窒化膜をパターニングして、電極保護膜１５を形成する（図３（ｆ））。
次いで、電極保護膜１５を用いたドライエッチングにより金属膜１７ａ、及び、ポリシリコン膜１６ａを順次にパターニングし、ゲート絶縁膜１３上に順次に積層されたシリコン電極層１６及び金属電極層１７から成るゲート電極１４を形成する（図１）。レジストパターンの幅をトレンチ１２の幅よりも僅かに小さくすることによって、トレンチ１２から上方に突出するゲート電極１４及び電極保護膜１５の壁面が、シリコン電極層１６のトレンチ１２内の最上部における壁面よりも、僅かに内側になるように形成する。
引き続き、電極保護膜１５をマスクとして、電極保護膜１５から露出するシリコン基板１１の表面部分に不純物を注入して、ソース／ドレイン拡散層１８を形成する。これによって、ゲート電極１４とその両脇のソース／ドレイン拡散層１８とから構成される溝型ＭＯＳＦＥＴを形成する。
全面に薄い窒化膜を堆積した後、窒化膜をエッチバックすることによって、ゲート電極１４及び電極保護膜１５の側壁に側壁保護膜を形成する。電極保護膜１５及び側壁保護膜を覆って全面に層間絶縁膜を堆積した後、層間絶縁膜及びゲート絶縁膜１３を貫通してソース／ドレイン拡散層１８を露出させるコンタクトホール（図示なし）を形成する。コンタクトホールの内部に導電材料を充填してコンタクトプラグを形成した後、層間絶縁膜の上部にコンタクトプラグの上端に接続するキャパシタを形成する等の工程を経ることによって、半導体装置１０を製造できる。
本実施形態の製造方法によれば、シリコン酸化膜１３ａを形成した後、異方性を有するプラズマ窒化を行うことによって、トレンチ１２側壁上のシリコン酸化膜１３ａの部分を殆ど窒化することなく、トレンチ１２底部上のシリコン酸化膜１３ａの部分を選択的に窒化できる。本実施形態の製造方法では、従来の製造方法に比して、プラズマ窒化を行う工程を追加するだけでよいので、製造プロセスが煩雑化しない。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。例えば、上記実施形態では、半導体装置がＤＲＡＭであるとしたが、本発明は、ＤＲＡＭ以外にも、フラッシュメモリや論理回路用の半導体装置など、ＭＯＳＦＥＴを備える種々の半導体装置及びその製造方法に適用できる。
１０：半導体装置
１１：シリコン基板
１２：トレンチ
１３：ゲート絶縁膜
１３ａ：シリコン酸化膜
１４：ゲート電極
１５：電極保護膜
１６：シリコン電極層
１６ａ：ポリシリコン膜
１７：金属電極層
１７ａ：金属膜
１８：ソース／ドレイン拡散層
１９：チャネル
２１：パッド酸化膜
２２：マスク窒化膜
２３：開口
２４：側壁窒化膜
２５：犠牲酸化膜
１１：シリコン基板
１２：トレンチ
１３：ゲート絶縁膜
１３ａ：シリコン酸化膜
１４：ゲート電極
１５：電極保護膜
１６：シリコン電極層
１６ａ：ポリシリコン膜
１７：金属電極層
１７ａ：金属膜
１８：ソース／ドレイン拡散層
１９：チャネル
２１：パッド酸化膜
２２：マスク窒化膜
２３：開口
２４：側壁窒化膜
２５：犠牲酸化膜
Claims (7)
- 半導体基板上に形成されたトレンチの表面に接するゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチに対向するゲート電極とを有する溝型ＭＯＳＦＥＴを備える半導体装置において、
前記ゲート絶縁膜は、前記トレンチの側壁表面に接する第１部分が、前記トレンチの底部表面に接する第２部分よりも大きな酸化膜換算膜厚を有することを特徴とする半導体装置。 - 前記第１部分がシリコン酸化膜で形成され、前記第２部分がシリコン酸窒化膜で形成される、請求項１に記載の半導体装置。
- 前記ゲート電極の前記トレンチの外部に形成されるゲート電極部分の幅が、前記トレンチの幅よりも小さい、請求項１に記載の半導体装置。
- 溝型ＭＯＳＦＥＴを有する半導体装置の製造方法において、
半導体基板上にトレンチを形成する工程と、
前記トレンチの表面に接するシリコン酸化膜を形成する工程と、
前記トレンチの底部表面に接するシリコン酸化膜の部分を選択的に窒化する工程と、
前記トレンチの内部に底部を有するゲート電極を形成する工程と、
前記トレンチに隣接する半導体基板の表面部分にソース／ドレイン拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記窒化工程は、異方性を有するプラズマ窒化処理、又は、窒素イオン注入処理である、請求項４に記載の半導体装置の製造方法。
- 前記シリコン酸化膜を形成する工程が、シリコン基板表面を酸化するラジカル酸化工程である、請求項４に記載の半導体装置の製造方法。
- 前記ゲート電極を形成する工程が、前記トレンチ内部を含むシリコン基板の表面に一様にゲート電極層を堆積する工程と、前記トレンチ外部に堆積された前記ゲート電極層の部分をエッチングする工程とを有する、請求項４に記載の半導体装置の製造方法。
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