KR20060023308A - 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법 - Google Patents

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Abstract

로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법이 개시된다. 본 발명에 따른 반도체 소자는 반도체 기판에 형성된 소오스 및 드레인, 소오스 및 드레인 사이의 반도체 기판에 형성된 리세스 트렌치 하의 반도체 기판 영역으로서 리세스 트렌치 하부를 둘러싸는 형태의 로컬 채널 불순물 도핑 영역, 및 리세스 트렌치를 매립하여 형성된 게이트를 구비하는 로컬 리세스 채널 트랜지스터를 포함한다.

Description

로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법{Semiconductor device having local recess channel transistor and method of fabricating the same}
도 1a 및 도 1b는 종래의 리세스 채널 트랜지스터를 구비하는 반도체 소자를 보여주는 단면도들이다.
도 2는 본 발명에 따른 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자를 보여주는 단면도이다.
도 3a 내지 3i는 본 발명의 일 실시예에 따른 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 보여주는 단면도들이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 보여주는 단면도들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고 이에 따라 채널의 길이도 감소되게 된다. 또한, 트랜지스터의 채널 길이 감소는 단채널 효과(short channel effect)를 증가 시켜 트랜지스터의 오프 전류(off current)를 증가시키고 이에 따라 메모리 소자의 리프레시 특성을 저하시킨다.
최근에는 고집적 소자에서 이러한 단채널 효과에 따른 리프레시 특성 저하를 막기 위해 동일한 게이트 길이에 대해서도 채널의 길이를 증대시킬 수 있는 방법이 연구되고 있다. 그 일례로 반도체 기판 내부로 리세스 트렌치를 형성하여 리세스 채널을 형성함으로써 채널의 길이를 증대시키는 방법이 널리 연구되고 있다. 이하 도면을 참조하여 종래의 리세스 채널 트랜지스터를 구비하는 반도체 소자에 대해서 설명한다.
도 1a 및 도 1b는 종래의 리세스 채널 트랜지스터를 구비하는 반도체 소자를 보여주는 단면도들이다.
도 1a를 참조하면, 종래의 리세스 채널 트랜지스터를 구비하는 반도체 소자는 반도체 기판(100)의 소자분리영역(105)에 의해 정의되는 활성영역 내의 리세스 트렌치(140)를 매립하여 형성된 게이트들(165a, 165b), 상기 게이트들(165a, 165b) 하단부와 접촉하여 형성된 채널 불순물 도핑 영역(130) 및 문턱전압 불순물 도핑 영역(150)을 구비하는 리세스 채널 트랜지스터들(181a, 181b)을 포함한다. 또한, 상기 리세스 트랜지스터들(181a, 181b)의 상기 게이트들(165a, 165b)의 측면에는 수직 방향으로 소오스/드레인(170) 및 저 농도 도핑 영역(175)이 형성되어 상기 채 널 불순물 도핑 영역(130)과 연결되어 있다.
상기 게이트들(165a, 165b)은 게이트 길이가 다른 두 개의 게이트를 대변하여 나타낸 것이다. 좌측 게이트(165a)에 비해 우측 게이트(165b)의 게이트 길이가 길고, 이에 따라 채널 길이도 상기 우측 게이트(165b)가 더 길다. 상기 게이트들(165a, 165b)은 각각 게이트 전극막(160a, 160b)과 게이트 절연막(155a, 155b)을 구비한다. 상기 게이트 절연막들(155a, 155b)은 상기 반도체 기판(100) 내부의 참호 형태의 리세스 트렌치를 따라서 표면까지 형성되어 있다. 한편, 상기 게이트 전극막들(160a, 160b)은 금속 또는 도핑된 폴리실리콘 등으로 형성되어 있으며, 상기 게이트 절연막들(155a, 155b) 상에 상기 리세스 트렌치를 매립하고 상기 반도체 기판(100) 상으로 돌출된 형태로 형성되어 있다.
상기 리세스 트랜지스터들(181a, 181b)의 상기 채널 불순물 도핑 영역(130) 및 문턱 전압 불순물 도핑 영역(150)은 종래의 평면 트랜지스터보다 깊게 형성되어 있다는 점을 빼고는, 종래의 평면 트랜지스터와 유사하다. 하지만, 상기 리세스 트랜지스터들(181a, 181b)의 상기 게이트들(165a, 165b)에 문턱 전압 이상의 게이트 전압이 인가될 때 형성되는 리세스 채널의 모양은 종래의 평면 트랜지스터와는 다르다. 즉, 상기 게이트들(165a, 165b)의 둥근 하단면을 따라서 둥근 모양의 리세스 채널이 형성되기 때문에 종래의 평면 채널보다 유효 채널의 길이가 길어지게 된다. 따라서, 상기 리세스 트랜지스터들(181a, 181b)의 유효 채널의 길이가 길어짐에 따라, 단채널 효과에 의한 메모리 소자의 정적 또는 동적 리프레시 특성이 개선된다.
하지만, 반도체 소자의 집적도가 더욱 증가함에 따라 리세스 트렌치의 폭이 감소하여 상기 게이트들(165a, 165b)의 상기 반도체 기판(100) 내로의 리세스 깊이에 한계가 생긴다. 이에 따라 상기 채널 불순물 도핑 영역(130)에 형성되는 리세스 채널의 유효 길이도 감소하게 된다. 또한, 이렇게 상기 리세스 트랜지스터들(181a, 181b)의 리세스 깊이가 감소하면서 상기 반도체 기판(100)의 위치에 따라 상기 게이트들(165a, 165b)의 리세스 깊이의 변화폭도 상대적으로 증가하게 된다. 이에 따라, 상기 반도체 기판(100) 상의 위치에 따른 리세스 깊이의 변화는 상기 게이트들(165a, 165b)의 하단부에 생성되는 리세스 채널의 길이 뿐만 아니라 상기 게이트들(165a, 165b)과 접하는 상기 문턱전압 불순물 영역(150)의 농도 변화를 초래한다. 이러한 상기 반도체 기판(100) 상의 위치에 따른 리세스 채널의 길이 변화 및 문턱 전압 불순물 농도 변화는 결국 상기 리세스 트랜지스터들(181a, 181b)이 동일한 게이트 길이를 갖는다고 하더라도, 문턱전압 및 누설전류에 의한 리프레시 특성이 달라지게 만든다.
또한, 도 1b를 참조하면 게이트 길이의 감소에 따라 바디 바이어스(body bias)의 효과도 증대된다. 즉, 전계가 집중되는 모서리 부분에 형성되는 상기 좌측 리세스 트랜지스터(181a)의 채널 공핍 영역(190a)이 전체 채널 공핍 영역에서 차지하는 비중이 상기 우측 리세스 트랜지스터(181b)의 모서리 부분의 채널 공핍 영역(190b)이 전체에서 차지하는 비중보다 상대적으로 크다. 이에 따라, 기판 바이어스가 증가되는 경우, 전계 집중 효과가 상대적으로 큰 상기 좌측 리세스 트랜지스터(181a)의 문턱전압이 상기 우측 리세스 트랜지스터(181b)의 문턱전압보다 크게 증가하게 된다. 게이트 길이가 감소함에 따라 증가된 이러한 바디 바이어스 효과가 상기 리세스 채널 트랜지스터들(181a, 181b)에 있어서 새로운 문제로 부각되고 있다.
본 발명이 이루고자 하는 기술적 과제는 바디 바이어스 특성을 개선시키면서 반도체 기판 상에서 문턱전압의 균일도 및 리프레시 특성을 향상시키는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 트랜지스터의 유효 채널의 길이를 증대시키면서 반도체 기판 상에서 문턱전압의 균일도를 높일 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자는, 반도체 기판에 형성된 소오스 및 드레인; 상기 소오스 및 드레인 사이의 상기 반도체 기판에 형성된 리세스 트렌치 하의 상기 반도체 기판 영역으로서 상기 리세스 트렌치 하부를 둘러싸는 형태의 로컬 채널 불순물 도핑 영역; 및 상기 리세스 트렌치를 매립하여 형성된 게이트를 포함한다.
상기 로컬 리세스 채널 트랜지스터는 상기 로컬 채널 불순물 도핑 영역 내부에 상기 로컬 리세스 채널 트랜지스터의 문턱전압을 조절하기 위한 문턱전압 불순물 도핑 영역을 더 포함할 수 있다. 나아가, 상기 문턱전압 불순물 도핑 영역의 불순물 농도는 상기 로컬 채널 불순물 도핑 영역의 불순물 농도보다 높은 것이 바람직하다. 더 나아가, 상기 로컬 리세스 채널 트랜지스터가 n형 트랜지스터이고, 상 기 로컬 채널 불순물 도핑 영역은 붕소로 도핑되어 있으며, 상기 문턱전압 불순물 도핑 영역은 붕소 및 BF2로 도핑되어 있을 수 있다.
또한, 상기 반도체 기판 내의 상기 게이트의 상단부는 실린더형이고, 하단부는 구형인 것이 바람직하다. 나아가, 상기 게이트의 하단부의 너비가 상단부의 너비보다 큰 것이 바람직하다. 상기 로컬 채널 불순물 도핑 영역은 상기 게이트의 구형 하단부를 둘러싸고 있다.
또한, 상기 소오스 및 드레인은 상기 게이트 측면의 상기 로컬 채널 불순물 도핑 영역 상의 상기 반도체 기판에 형성된다. 상기 소오스 및 드레인은 상기 로컬 채널 불순물 도핑 영역과 인접하는 영역에 저 농도 도핑 영역을 각각 포함할 수 있다.
또한, 상기 게이트의 상면은 상기 반도체 기판 상으로 돌출되어 형성되어 있을 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법은, 반도체 기판 내에 선택적으로 채널 불순물 도핑을 행하여 로컬 채널 불순물 도핑 영역을 형성하는 단계; 상기 반도체 기판을 선택적으로 식각하여 상기 로컬 리세스 채널 영역을 노출하는 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치가 형성된 결과물에 문턱전압 불순물 도핑을 행하여 상기 로컬 채널 불순물 도핑 영역에 상기 리세스 트렌치 하부를 둘러싸는 형태의 문턱전압 불순물 도핑 영역을 형성하는 단계; 상기 리 세스 트렌치의 하단부를 구형으로 확장하는 단계; 상기 리세스 트렌치를 매립하도록 순차적으로 게이트 절연막 및 게이트 전극막을 형성하는 단계; 및 상기 게이트 절연막 및 게이트 전극막을 선택적으로 식각하여 게이트를 형성하는 단계를 포함한다.
상기 로컬 채널 불순물 도핑 영역을 형성하는 단계는 상기 반도체 기판 상에 버퍼막, 하드 마스크막을 순차적으로 형성하고 상기 하드 마스크막 상에 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴을 식각 보호막으로 하여 상기 하드 마스크막을 식각하는 단계; 및 상기 포토레지스트막 패턴 및 하드 마스크막을 이온주입 보호막으로 하고 상기 버퍼막을 관통하여 채널 불순물을 이온 주입하는 단계를 포함할 수 있다. 나아가 상기 하드 마스크막은 질화막으로 형성하고, 상기 버퍼막은 산화막으로 형성하는 것이 바람직하다.
또한, 상기 리세스 트렌치를 형성하는 단계는 상기 로컬 채널 불순물 도핑 영역을 형성하는 단계 후 상기 하드 마스크막에 의해 노출된 상기 버퍼막을 선택적으로 제거하는 단계 및 상기 하드 마스크막을 식각 보호막으로 상기 로컬 채널 불순물 도핑 영역이 노출될 때까지 상기 반도체 기판을 식각하는 단계를 포함할 수 있다.
또한, 상기 리세스 트렌치를 형성하는 단계는 상기 로컬 채널 불순물 도핑 영역을 형성하는 단계 후 상기 하드 마스크막에 의해 노출된 상기 버퍼막을 선택적으로 제거하는 단계 및 상기 하드 마스크막 패턴 측벽에 절연막 스페이서를 형성하는 단계 및 상기 하드 마스크막 및 상기 절연막 스페이서를 식각 보호막으로 하여 상기 로컬 채널 불순물 도핑 영역이 노출될 때까지 상기 반도체 기판을 식각하는 단계를 포함할 수 있다. 상기 절연막 스페이서를 형성하는 단계는 산화막을 형성하고 이방성 식각하여 수행하는 것이 바람직하다.
나아가, 상기 문턱전압 불순물 도핑 영역을 형성하는 단계는 상기 리세스 트렌치 측벽에 트렌치 스페이서를 형성하는 단계 및 상기 트렌치 스페이서에 의해 노출된 리세스 트렌치 하단부의 상기 반도체 기판에 문턱전압 불순물을 이온 주입하는 단계를 포함하는 것이 바람직하다. 상기 트렌치 스페이서를 형성하는 단계는 상기 리세스 트렌치가 형성된 결과물 전면에 스페이서 산화막을 형성하는 단계 및 상기 스페이서 산화막을 이방성 식각하는 단계를 포함하는 것이 더욱 바람직하다. 또한 상기 스페이서 산화막을 형성하는 단계는 상기 리세스 트렌치에 의해 노출되는 반도체 기판을 열 산화시켜 수행할 수 있고, 또는 상기 리세스 트렌치에 의해 노출되는 반도체 기판을 포함하는 전면에 MTO(medium temperature oxide)막을 증착하여 형성할 수도 있다.
상기 로컬 리세스 채널 트랜지스터가 n형 트랜지스터이고 상기 로컬 채널 불순물 도핑 영역을 형성하는 단계는 붕소를 이온 주입하며, 상기 문턱전압 불순물 도핑 영역을 형성하는 단계는 BF2를 이온 주입하여 수행할 수 있다.
상기 리세스 트렌치의 하단부를 구형으로 확장하는 단계는 상기 하드 마스크막 및 트렌치 스페이서를 식각 보호막으로 하여 상기 리세스 트렌치의 하단부의 상기 반도체 기판을 선택적으로 등방성 식각하여 수행하는 것이 바람직하다. 나아가, 상기 등방성 식각 단계는 NH4OH, H2O2 및 H2O 혼합 용액을 이용한 습식각으로 수행하는 것이 바람직하나, CF4 및 O2 기체의 라디칼(radical)을 이용하는 케미컬 드라이 에칭(chemical dry etching; CDE)을 이용하여 수행할 수도 있다.
상기 등방성 식각 단계는 상기 문턱전압 불순물 도핑 영역이 노출될 때까지 수행하는 것이 바람직하다. 상기 리세스 트렌치의 하단부를 구형으로 확장하는 단계는 상기 등방성 식각 후 표면을 둥글게 하기 위해 열처리하는 단계를 포함할 수 있다. 상기 열처리 단계는 수소 기체를 이용하여 수행할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법은, 반도체 기판 상에 로컬 채널 불순물 영역이 형성될 상기 반도체 기판을 노출하는 하드 마스크막을 형성하는 단계; 상기 하드 마스크막을 식각 보호막으로 하여 노출된 상기 반도체 기판을 선택적으로 식각하여 상기 로컬 채널 불순물 도핑 영역을 노출하는 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치 측벽에 트렌치 스페이서를 형성하는 단계; 상기 트렌치 스페이서에 의해 노출되는 상기 리세스 트렌치 하의 상기 반도체 기판에 채널 불순물 도핑 및 문턱전압 불순물 도핑을 행하여 상기 리세스 트렌치 하단을 둘러싸는 형태의 로컬 채널 불순물 도핑 영역 및 문턱전압 불순물 도핑 영역을 형성하는 단계; 상기 리세스 트렌치 하단부를 구형으로 확장하는 단계; 상기 리세스 트렌치를 매립하도록 순차적으로 게이트 절연막 및 게이트 전극막을 형성하는 단계; 및 상기 게이트 절연막 및 게이트 전극막을 선택적으로 식각하여 게이트 를 형성하는 단계를 포함한다.
상기 하드 마스크막은 질화막으로 형성하고, 상기 트렌치 스페이서는 산화막을 형성하고 이방성 식각하여 형성하는 것이 바람직하다. 또한, 상기 리세스 트렌치의 하단부를 구형으로 확장하는 단계는 상기 하드 마스크막 및 트렌치 스페이서를 식각 보호막으로 하여 상기 리세스 트렌치의 하단부의 상기 반도체 기판을 선택적으로 등방성 식각하여 수행하는 것이 바람직하다. 상기 등방성 식각 단계는 NH4OH, H2O2 및 H2O 혼합 용액을 이용한 습식각으로 수행하는 것이 바람직하나, CF4 및 O2 기체의 라디칼(radical)을 이용하는 케미컬 드라이 에칭(chemical dry etching; CDE)을 이용하여 수행할 수도 있다.
나아가, 상기 등방성 식각 단계는 상기 문턱전압 불순물 도핑 영역이 노출될 때까지 수행하는 것이 바람직하다. 상기 리세스 트렌치의 하단부를 구형으로 확장하는 단계는 상기 등방성 식각 후 표면을 둥글게 하기 위해 열처리하는 단계를 포함할 수 있다. 상기 열처리 단계는 수소 기체를 이용하여 수행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있을 수 있다.
도 2는 본 발명에 따른 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자를 보여주는 단면도이다.
도 2를 참조하면, 본 발명에 따른 반도체 소자는 반도체 기판(100)의 소자분리영역(205)에 의해 정의되는 활성영역 내의 리세스 트렌치(240)를 매립하여 형성된 게이트(265), 상기 게이트(265)의 하단부를 둘러싸는 형태의 로컬 채널 불순물 도핑 영역(230) 및 상기 로컬 채널 불순물 도핑 영역(230) 내의 문턱전압 불순물 도핑 영역(250)을 구비하는 로컬 리세스 채널 트랜지스터(281)를 포함한다.
상기 로컬 리세스 트랜지스터(281)의 상기 게이트(265)의 측면에는 수직 방향으로 소오스/드레인(270) 및 저 농도 도핑 영역(275)이 형성되어 상기 로컬 채널 불순물 도핑 영역(230)과 연결되어 있다. 상기 소오스/드레인(270) 및 저 농도 도핑 영역(275)은 상기 로컬 채널 불순물 도핑 영역(230)과는 다른 형의 불순물로 도핑되어 있다. 또한, 상기 문턱전압 불순물 도핑 영역(250)의 불순물 농도는 상기 로컬 리세스 채널 트랜지스터(281)의 문턱전압을 조절하기 위해 상기 로컬 채널 불순물 도핑 영역(230)의 불순물 농도보다 높게 형성된다. 예를 들어, 상기 로컬 리세스 채널 트랜지스터(281)가 n형 트랜지스터인 경우, 상기 로컬 채널 불순물 도핑 영역은 붕소(B)로 도핑되어 있고, 상기 문턱전압 불순물 도핑 영역(250)은 붕소 및 BF2로 도핑되어 있을 수 있다.
상기 게이트(265)는 게이트 전극막(260)과 게이트 절연막(255)을 구비한다. 상기 게이트 전극막(260)은 금속 또는 도핑된 폴리실리콘 등으로 형성되어 있으며, 상기 게이트 절연막(255)은 실리콘 산화막, 실리콘 질화막, 금속 산화막 또는 이들이 적층된 복합막으로 구성되어 있다. 상기 반도체 기판(200) 내에 리세스되어 형성된 상기 게이트(265)의 상단부는 실린더형이고, 하단부는 구형으로 되어 있는 것이 바람직하다. 상기 게이트(265)의 구형 하단부의 너비가 실린더형의 상단부의 너비보다 큰 것이 상기 로컬 리세스 채널 트랜지스터(281)의 유효 채널 길이를 늘리기 위해 더욱 바람직하다. 또한, 상기 게이트(265)의 상부는 도시한 바와 같이 상기 반도체 기판(200) 상으로 돌출되어 있거나 또는 상기 반도체 기판(200)과 나란하게 평탄화되어 있을 수도 있다.
상기 로컬 채널 불순물 도핑 영역(230) 및 문턱전압 불순물 도핑 영역(250)은 상기 각 로컬 리세스 채널 트랜지스터(281)의 게이트(265)의 구형 하단부를 둘러싸는 형태로 상기 반도체 기판(200) 내에 각 트랜지스터별로 독립적으로 구비되어 있다. 따라서, 상기의 독립적인 로컬 채널 불순물 도핑 영역(230)은 소자분리영역에 의해서만 분리되어 있는 종래의 리세스 트랜지스터의 채널 불순물 도핑 영역과는 구별된다. 즉, 상기 로컬 리세스 채널 트랜지스터(281)의 상기 게이트(265)의 리세스 깊이가 상기 반도체 기판(200) 내에서 산포를 갖는다 하더라도, 그 깊이에 따라 상기 로컬 채널 불순물 도핑 영역(230) 및 문턱전압 불순물 도핑 영역(250)이 상기 로컬 리세스 채널 트랜지스터(281)별로 따로 형성되어 문턱전압이 일정해지게 된다. 따라서, 종래의 리세스 채널 트랜지스터에서 리세스 깊이의 산포에 따라 문턱전압 불순물 농도의 분포가 생겨 문턱전압이 변화하게 되는 문제가 개선된다.
또한, 상기 로컬 리세스 채널 트랜지스터(281)의 상기 게이트(265)의 하단부 가 둥글게 형성되어 종래의 실린더형보다 유효 채널의 길이가 증가하게 된다. 이에 따라 단채널 효과에 의한 메모리 소자의 리프레시 특성이 개선된다. 또한, 바디 바이어스가 인가되는 경우, 상기 로컬 채널 불순물 도핑 영역(230) 내의 공핍층의 전계가 집중되는 모서리 부분의 비중이 감소되어 바디 바이어스가 증가함에 따라 문턱전압이 증가하게 되는 바디 효과도 감소하게 된다.
그러므로, 상기 로컬 리세스 채널 트랜지스터(281)는 각 트랜지스터별로 독립적인 상기 로컬 채널 불순물 도핑 영역(230)을 구비함으로써 종래의 리세스 게이트의 깊이에 따른 문턱전압의 균일도 저하 문제를 개선할 수 있고, 상기 게이트(265)의 하단부를 구형으로 형성하여 유효 채널의 길이를 늘려서 종래의 문턱 전압의 변화에 의한 리프레시 특성이 악화되는 문제를 개선할 수 있다.
도 3a 내지 3i는 본 발명의 일 실시예에 따른 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 보여주는 단면도들이다. 이하에서는 단면도를 참조하여 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 설명한다.
도 3a를 참조하면, 먼저 소자분리영역(305)이 형성된 반도체 기판(300) 상에 버퍼막(310), 하드 마스크막(315)을 순차 형성하고, 상기 하드 마스크막(315) 상에 포토레지스트막 패턴(320)을 형성한다. 상기 버퍼막(310)은 상기 반도체 기판(300)과 상기 하드 마스크막(315) 사이의 스트레스를 완화시킬 수 있는 산화막으로 형성하는 것이 바람직하고, 상기 반도체 기판(300)을 열 산화시켜서 형성하거나 화학적 기상 증착(chemical vapor deposition; CVD)법을 이용하여 형성할 수도 있다. 상기 하드 마스크막(315)은 산화막에 대해서 식각 선택비를 갖는 질화막 또는 산화질화막으로 형성하는 것이 바람직하며, CVD법을 이용하여 형성할 수 있다. 상기 포토레지스트막 패턴(320)은 포토레지스트막을 스핀 코팅한 후 통상적인 포토리소그래피법을 이용하여 형성할 수 있으며, 리세스 트렌치가 형성될 상기 하드 마스크막(315) 영역을 개방시킨다.
이어서, 상기 포토레지스트막 패턴(320)을 식각 보호막으로 하여 상기 하드 마스크막(315)을 식각하여 상기 포토레지스트막 패턴(320)에 의해 노출된 상기 하드마스크막(315) 아래의 상기 버퍼막(310)을 노출시킨다.
도 3b를 참조하면, 상기 포토레지스트막 패턴(320) 및 하드 마스크막(315)을 이온 주입 보호막으로 하여 상기 버퍼막(310)을 관통하여 채널 불순물을 이온 주입하여 로컬 채널 불순물 도핑 영역(330)을 형성한다. 이에 따라, 리세스 트렌치가 형성될 예정 영역 아래에 각 리세스 트렌치별로 독립적인 상기 로컬 채널 불순물 도핑 영역(330)이 형성된다.
이어서, 상기 포토레지스트막 패턴(320)을 제거한 다음, 상기 하드 마스크막(315)에 의해 노출되는 상기 버퍼막(310)을 제거하여 상기 로컬 채널 불순물 도핑 영역(330) 상의 반도체 기판(300)을 노출시킨다.
도 3c를 참조하면, 상기 로컬 채널 불순물 도핑 영역(330) 상의 상기 반도체 기판(300)을 노출하는 상기 버퍼막(310) 및 하드 마스크막(315) 측벽에 절연막 스페이서(335)를 형성한다. 상기 절연막 스페이서(335)는 산화막을 형성한 후 이방성 식각하여 형성할 수 있다. 상기 절연막 스페이서(335)는 상기 버퍼막(310) 및 하드 마스크막(315)에 의해 노출되는 상기 반도체 기판(300)의 폭을 감소시키는 역할을 한다. 따라서, 상기 절연막 스페이서(335)는 포토리소그래피 장치의 한계에 의한 패턴 폭의 한계를 보완하여 이후 형성될 리세스 트렌치 폭에 대한 포토리소그래피 마진을 증대시킬 수 있다.
도 3d를 참조하면, 상기 버퍼막(310), 하드 마스크막(315) 및 절연막 스페이서(335)를 식각 보호막으로 하여 상기 반도체 기판(300)을 식각하여 상기 로컬 채널 불순물 도핑 영역(330)을 노출시키는 리세스 트렌치(340)를 형성한다.
도 3e를 참조하면, 상기 리세스 트렌치(340) 측벽에 트렌치 스페이서(345)를 형성한다. 상기 트렌치 스페이서(345)는 상기 리세스 트렌치(340)에 의해 노출되는 상기 반도체 기판(300)을 열 산화시켜 산화막을 형성하거나, 또는 CVD법으로 MTO막을 형성한 후 이방성 식각하여 형성할 수 있다. 상기 트렌치 스페이서(345)는 상기 로컬 채널 불순물 도핑 영역(330)을 노출하는 깊이까지 형성하는 것이 바람직하다. 이에 따라, 상기 리세스 트렌치(340)의 하단부의 상기 반도체 기판(300)만이 노출된다.
도 3f를 참조하면, 상기 리세스 트렌치(340)의 하단부의 상기 반도체 기판(300)에 이온 주입을 행하여 문턱전압 불순물 도핑 영역(350)을 형성한다. 상기 문턱전압 불순물 도핑 영역(350)은 상기 로컬 채널 불순물 도핑 영역(330) 내에 형성되며, 상기 로컬 채널 불순물 도핑 영역(330)의 불순물 농도보다 높게 형성한다.
상기 리세스 트렌치(340)에 형성되는 로컬 리세스 채널 트랜지스터가 n형인 경우, 상기 로컬 채널 불순물 도핑 영역(330)은 붕소를 이온 주입하여 형성하고, 상기 문턱전압 불순물 도핑 영역(350)은 BF2를 이온 주입하여 형성할 수 있다. 여기에서, 상기 반도체 기판(300) 상의 상기 하드 마스크막(315)은 소오스/드레인이 형성될 영역에 해당하는 상기 반도체 기판(300)에 대한 이온 주입 보호막의 역할을 수행한다.
이에 따라, 식각 장치의 균일도 등의 문제에 의해 상기 리세스 트렌치(340)의 깊이에 산포가 발생하더라도 상기 반도체 기판(300)의 표면이 아닌 상기 리세스 트렌치(340) 하단의 노출된 상기 반도체 기판(300)을 통해 문턱전압 불순물 이온이 주입되기 때문에, 상기 리세스 트렌치(340)의 하단부로부터 일정한 깊이에 상기 문턱전압 불순물 도핑 영역(350)이 형성된다. 따라서, 채널이 형성될 부분의 도핑 농도를 일정하게 유지할 수 있어, 종래 리세스 트렌치의 깊이에 따라 문턱전압의 산포가 발생하는 문제가 개선된다.
도 3g를 참조하면, 상기 하드 마스크막(315) 및 트렌치 스페이서(345)를 식각 보호막으로 하여 상기 리세스 트렌치(340)의 하단부의 노출된 상기 반도체 기판(300)을 등방성 식각하여 상기 리세스 트렌치(340)의 하단부를 구형으로 확대한다.
상기 등방성 식각 단계는 상기 리세스 트렌치(340) 하단부의 노출된 상기 반도체 기판(300)만을 선택적으로 식각하기 위해 NH4OH, H2O2 및 H 2O가 혼합된 SC1 용액을 이용한 습식각으로 수행하는 것이 바람직하다. 또는, 상기 등방성 식각 단계는 CF4와 O2 기체의 라디칼을 이용한 케미컬 드라이 에치(CDE)를 이용하여 수행할 수도 있다. 이에 따라, 상기 리세스 트렌치(340)의 하단부를 좁고 경사진 모양에서 넓고 둥근 모양으로 변경할 수 있다. 이때, 상기 등방성 식각 단계는 상기 문턱전압 불순물 도핑 영역(350)이 노출될 때까지 진행하는 것이 바람직하다. 또한, 상기 리세스 트렌치(340)의 하단부를 구형으로 확장하는 단계는 상기 등방성 식각 후 상기 리세스 트렌치(340)의 상기 반도체 기판(300) 표면을 둥글게 하기 위해 열처리하는 단계를 포함할 수 있다. 상기 열처리 단계는 수소 기체를 이용하여 수행할 수 있다.
이와 같이 별도의 포토리소그래피 공정 없이 상기 트렌치 스페이서(345)를 식각 보호막으로 이용함으로써, 상기 리세스 트렌치(340)의 하단부를 선택적으로 등방성 식각하여 확대할 수 있다. 이에 따라, 경제적인 방법으로 고집적 소자의 디자인 룰을 만족하면서도 리세스 채널 트랜지스터의 유효 채널의 길이를 더욱 증가시킬 수 있다.
이어서, 상기 트렌치 스페이서(345), 절연막 스페이서(335), 하드 마스크막(315) 및 버퍼막(310)을 모두 제거하여 상기 반도체 기판(300) 및 소자분리영역(305)을 노출시킨다. 상기 트렌치 스페이서(345), 절연막 스페이서(335) 및 버퍼막(310)은 산화막으로서 희석된 불산 또는 BOE(buffered oxide etchant) 용액을 이용하여 제거할 수 있다. 또한, 상기 하드 마스크막(315)은 질화막으로서 인산 용액을 이용하여 제거할 수 있다.
도 3h를 참조하면 상기 반도체 기판(300) 및 소자분리영역(305)을 따라서 게이트 절연막(355)을 형성하고, 상기 게이트 절연막(355) 상에 상기 리세스 트렌치(340)를 매립하도록 평탄화된 게이트 전극막(360)을 형성한다. 상기 게이트 절연막 (355)은 CVD법을 이용하여 산화막, 질화막, 금속 산화막 또는 이들이 적층된 복합막으로 형성할 수 있다. 또는 상기 게이트 절연막(355)은 상기 반도체 기판(300)을 열 산화시켜 형성할 수도 있으며, 이 경우에는 상기 소자분리영역(305) 상에는 형성되지 않는다. 상기 게이트 전극막(360)은 도전성을 위해 도핑된 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다. 또한, 상기 게이트 전극막(360)의 평탄화는 에치백(etch-back) 또는 화학적 기계적 연마(chemical mechanical polishing)법을 이용하여 수행할 수 있다.
도 3i를 참조하면, 상기 게이트 절연막(355) 및 게이트 전극막(360)을 패터닝하여 게이트(365)를 형성한다. 따라서, 상기 게이트(365)는 상기 리세스 트렌치(340)를 매립하며, 상기 반도체 기판(300) 표면으로 돌출되어 형성된다. 다만, 상기 게이트 절연막(355) 및 게이트 전극막(360)을 평탄화하여 포토리소그래피 공정 없이 상기 게이트(365)를 형성할 수도 있다. 이와 같이 평탄화를 이용하여 상기 게이트(365)를 형성하게 되면, 상기 게이트(365) 상부가 상기 반도체 기판(300) 상으로 돌출되지 않고 수평을 이루며 형성된다.
이어서, 상기 게이트(365) 측면의 상기 반도체 기판(300)에 불순물 이온 주입을 행하여 저 농도 도핑 영역(375) 및 소오스/드레인 영역(370)을 순차 형성한다. 그 다음, 도면에는 도시되지 않았지만, 통상적인 방법에 따라 메모리 장치의 경우는 커패시터와 같은 저장 소자 및 금속 배선을 형성하여 반도체 소자를 제조할 수 있다.
상기 본 발명의 일 실시예에 따르면, 각 트랜지스터별로 독립된 로컬 채널 불순물 도핑 영역(330) 및 문턱전압 불순물 도핑 영역(350)에 의한 로컬 리세스 채널 형성이 가능하여 종래의 리세스 트렌치의 깊이의 산포에 의한 문턱전압의 불균일성을 개선할 수 있다. 또한, 별도의 포토리소그래피 공정 없이 트렌치 스페이서(345)를 식각 보호막으로 이용함으로써, 리세스 트렌치(340) 하단부를 선택적으로 등방성 식각하여 경제적인 방법으로 고집적 소자의 디자인 룰을 만족하면서도 유효 채널의 길이를 증가시킬 수 있다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 보여주는 단면도들이다. 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 상기 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법과 로컬 채널 불순물 도핑 영역을 형성하는 방법에 있어서 차이가 있다. 상기 본 발명의 일 실시예에서는 리세스 트렌치를 형성하기 위한 마스크를 이용하여 로컬 채널 불순물 도핑 영역을 형성하고, 리세스 트렌치를 형성하하고 이어서 문턱전압 불순물 도핑 영역을 형성하였으나, 다른 실시예에서는 리세스 트렌치를 먼저 형성하고, 로컬 채널 불순물 도핑 영역 및 문턱전압 불순물 도핑 영역을 연속적으로 형성한다. 따라서, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 상기 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 참조할 수 있으며, 동일한 참조 번호는 동일한 구성을 나타낸다.
도 4a를 참조하면, 반도체 기판(300) 상에 리세스 트렌치가 형성될 상기 반도체 기판(300)을 노출하는 버퍼막(310) 및 하드 마스크막(315)을 형성하고, 상기 버퍼막(310)과 하드 마스크막(315)의 측벽에 절연막 스페이서(335)를 형성한다. 상 기 리세스 트렌치가 형성될 상기 반도체 기판(300)을 노출하는 단계 및 구성은 도 3a 및 도 3c의 설명을 참조할 수 있다.
도 4b를 참조하면, 상기 하드 마스크막(315) 및 절연막 스페이서(335)를 식각 보호막으로 하여 상기 반도체 기판(300)을 식각하여 리세스 트렌치(340)를 형성한다.
도 4c를 참조하면, 상기 리세스 트렌치(340) 측벽에 트렌치 스페이서(345)를 형성한다. 상기 트렌치 스페이서(345)는 산화막을 CVD법으로 증착한 후 이방성 식각하여 형성할 수 있다. 상기 트렌치 스페이서(345)는 상기 로컬 채널 불순물 도핑 영역(330)을 노출하는 깊이까지 형성하는 것이 바람직하다. 이에 따라, 상기 리세스 트렌치(340)의 하단부의 상기 반도체 기판(300)만이 노출된다.
도 4d를 참조하면, 상기 리세스 트렌치(340)의 노출된 상기 반도체 기판(300) 하단부에 순차적으로 이온 주입을 행하여 로컬 채널 불순물 도핑 영역(380) 및 문턱전압 불순물 도핑 영역(385)을 형성한다. 이에 따라, 상기 리세스 트렌치(340)를 둘러싸는 형태의 각 트랜지스터마다 독립적인 로컬 리세스 채널 형성이 가능해진다.
상기 문턱전압 불순물 도핑 영역(385)은 상기 로컬 채널 불순물 도핑 영역(380) 내에 형성되며, 상기 로컬 채널 불순물 도핑 영역(380)의 불순물 농도보다 높게 형성한다.
이와 같이, 식각 장치의 균일도 등의 문제에 의해 상기 리세스 트렌치(340)의 깊이에 산포가 발생하더라도 상기 반도체 기판(300)의 표면이 아닌 상기 리세스 트렌치(340) 하단의 노출된 상기 반도체 기판(300)을 통해 로컬 리세스 채널 불순물 이온 및 문턱전압 불순물 이온이 주입되기 때문에, 상기 리세스 트렌치(340)의 하단부로부터 일정한 깊이에 상기 로컬 채널 불순물 도핑 영역(380) 및 문턱전압 불순물 도핑 영역(385)이 형성된다. 따라서, 채널이 형성될 부분의 도핑 농도를 일정하게 유지할 수 있어, 종래 리세스 트렌치의 깊이에 따라 문턱전압의 산포가 발생하는 문제가 개선된다.
도 4e를 참조하면, 상기 하드 마스크막(315) 및 트렌치 스페이서(345)를 식각 보호막으로 하여 상기 리세스 트렌치(340)의 하단부의 노출된 상기 반도체 기판(300)을 등방성 식각하여 상기 리세스 트렌치(340)의 하단부를 구형으로 확대한다. 상기 등방성 식각은 상기 문턱전압 불순물 도핑 영역(385)이 노출될 때까지 진행하는 것이 바람직하다. 한편, 상기 등방성 식각 단계는 도 3f의 설명을 참조할 수 있다.
이와 같이 별도의 포토리소그래피 공정 없이 상기 트렌치 스페이서(345)를 식각 보호막으로 이용함으로써, 상기 리세스 트렌치(340)의 하단부를 선택적으로 등방성 식각하여 확대할 수 있다. 이에 따라, 경제적인 방법으로 고집적 소자의 디자인 룰을 만족하면서도 유효 채널의 길이를 증가시킬 수 있다.
이어서, 상기 트렌치 스페이서(345), 절연막 스페이서(335), 하드 마스크막(315) 및 버퍼막(310)을 모두 제거하여 상기 반도체 기판(300) 및 소자분리영역(305)을 노출시킨다.
도 4f를 참조하면, 상기 리세스 트렌치(340)를 매립하는 게이트(365)를 형성 하고, 상기 게이트(365) 측면에 소오스/드레인(370) 및 저 농도 도핑 영역(375)을 형성한다. 상기 게이트(365) 및 소오스/드레인(370) 및 저 농도 도핑 영역(375) 형성 단계는 도 3h 및 도 3i의 설명을 참조할 수 있다. 그 다음, 도면에는 도시되지 않았지만, 통상적인 방법에 따라 메모리 장치의 경우는 커패시터와 같은 저장 소자 및 금속 배선을 형성하여 반도체 소자를 제조할 수 있다.
이와 같이, 상기 본 발명의 다른 실시예에 따르면, 각 트랜지스터별로 독립된 로컬 채널 불순물 도핑 영역(380) 및 문턱전압 불순물 도핑 영역(385)에 의한 로컬 리세스 채널 형성이 가능하여 종래의 리세스 트렌치(340)의 깊이의 산포에 의한 문턱전압의 불균일성을 개선할 수 있다. 또한, 리세스 트렌치(340) 하단부를 선택적으로 등방성 식각하여 경제적인 방법으로 고집적 소자의 디자인 룰을 만족하면서도 유효 채널의 길이를 증가시킬 수 있다. 또한, 상기 본 발명의 다른 실시예에 의하면, 리세스 트렌치(340)를 형성한 후 로컬 채널 불순물 도핑 영역(380) 및 문턱전압 불순물 도핑 영역(385)을 형성하기 때문에 낮은 에너지의 이온 주입으로 로컬 리세스 채널이 형성가능하며, 이에 따라 그 분포의 조절도 용이하다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 로컬 리세스 채널 트랜지스터는 로컬 채널 불순물 도핑 영역 및 문턱전압 불순물 도핑 영역이 로컬 리세스 채널 트랜지스터의 게이트의 구형 하단부를 둘러싸는 형태로 각 트랜지스터별로 독립적으로 구비되어 있다. 따라서, 로컬 리세스 채널 트랜지스터의 게이트 리세스 깊이가 반도체 기판 내에서 산포를 갖는다 하더라도, 그 깊이에 따라 로컬 채널 불순물 도핑 영역이 각각 따로 형성되어 문턱전압이 일정해지게 된다. 즉, 종래의 리세스 채널 트랜지스터에서 리세스 깊이의 산포에 따라 문턱전압 불순물 농도의 분포가 생겨 문턱전압이 변화하게 되는 문제가 개선된다.
또한, 로컬 리세스 채널 트랜지스터의 게이트의 하단부가 둥글게 형성되어 종래의 실린더형보다 유효 채널 길이가 증가하게 된다. 이에 따라, 단채널 효과에 의한 메모리 소자의 리프레시 특성이 개선된다. 그리고, 바디 바이어스가 인가되는 경우, 로컬 채널 불순물 도핑 영역 내의 공핍층의 전계가 집중되는 모서리 부분의 비중이 감소되어 바디 바이어스가 증가함에 따라 문턱전압이 증가하게 되는 바디 효과도 감소하게 된다.
그리고, 본 발명에 따른 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법에 의하면, 각 트랜지스터별로 독립된 로컬 채널 불순물 도핑 영역 및 문턱전압 불순물 도핑 영역을 형성하여 로컬 리세스 채널 형성이 가능하다. 또한, 별도의 포토리소그래피 공정 없이 트렌치 스페이서를 식각 보호막으로 이용함으로써, 리세스 트렌치 하단부를 선택적으로 등방성 식각하여 경제적인 방법으로 고집적 소자의 디자인 룰을 만족하면서도 유효 채널의 길이를 증가시킬 수 있다.

Claims (30)

  1. 반도체 기판에 형성된 소오스 및 드레인;
    상기 소오스 및 드레인 사이의 상기 반도체 기판에 형성된 리세스 트렌치 하의 상기 반도체 기판 영역으로서, 상기 리세스 트렌치 하부를 둘러싸는 형태의 로컬 채널 불순물 도핑 영역; 및
    상기 리세스 트렌치를 매립하여 형성된 게이트를 포함하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 로컬 채널 불순물 도핑 영역 내부에 상기 로컬 리세스 채널 트랜지스터의 문턱전압을 조절하기 위한 문턱전압 불순물 도핑 영역을 더 포함하고 있는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 문턱전압 불순물 도핑 영역의 불순물 농도는 상기 로컬 채널 불순물 도핑 영역의 불순물 농도보다 높은 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 로컬 리세스 채널 트랜지스터는 n형 트랜지스터이고, 상기 로컬 채널 불순물 도핑 영역은 붕소로 도핑되어 있으며, 상기 문턱전압 불순물 도핑 영역은 붕소 및 BF2로 도핑되어 있는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 반도체 기판 내의 상기 게이트의 상단부는 실린더형이고, 하단부는 구형인 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 게이트의 하단부의 너비가 상단부의 너비보다 큰 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 로컬 채널 불순물 도핑 영역은 상기 게이트의 구형 하단부를 둘러싸는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 소오스 및 드레인은 상기 로컬 채널 불순물 도핑 영역 상의 상기 게이트 측면의 상기 반도체 기판에 형성된 것을 특징으로 하는 로컬 리세스 채널 트랜 지스터를 구비하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 소오스 및 드레인은 상기 로컬 채널 불순물 도핑 영역과 인접하는 영역에 저 농도 도핑 영역을 각각 포함하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 게이트 상면이 상기 반도체 기판 상으로 돌출되어 형성된 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  11. 반도체 기판 내에 선택적으로 채널 불순물 도핑을 행하여 로컬 채널 불순물 도핑 영역을 형성하는 단계;
    상기 반도체 기판을 선택적으로 식각하여 상기 로컬 채널 불순물 도핑 영역을 노출하는 리세스 트렌치를 형성하는 단계;
    상기 리세스 트렌치가 형성된 결과물에 문턱전압 불순물 도핑을 행하여 상기 로컬 채널 불순물 도핑 영역 내에 상기 리세스 트렌치 하부를 둘러싸는 형태의 문턱전압 불순물 도핑 영역을 형성하는 단계;
    상기 리세스 트렌치의 하단부를 구형으로 확장하는 단계;
    상기 리세스 트렌치를 매립하도록 순차적으로 게이트 절연막 및 게이트 전극 막을 형성하는 단계; 및
    상기 게이트 절연막 및 게이트 전극막을 선택적으로 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 로컬 채널 불순물 도핑 영역을 형성하는 단계는 상기 반도체 기판 상에 버퍼막 및 하드 마스크막을 순차 형성하고, 상기 하드 마스크막 상에 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴을 식각 보호막으로 하여 상기 하드 마스크막을 식각하는 단계; 및 상기 포토레지스트막 패턴 및 하드 마스크막을 이온주입 보호막으로 하고 상기 버퍼막을 관통하여 채널 불순물을 이온 주입하여 로컬 채널 불순물 도핑 영역을 형성하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 하드 마스크막은 질화막으로 형성하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 버퍼막은 산화막으로 형성하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  15. 제 12 항에 있어서,
    상기 리세스 트렌치를 형성하는 단계는 상기 로컬 채널 불순물 도핑 영역을 형성하는 단계 후 상기 하드 마스크막에 의해 노출된 상기 버퍼막을 선택적으로 제거하는 단계 및 상기 하드 마스크막을 식각 보호막으로 상기 로컬 채널 불순물 도핑 영역이 노출될 때까지 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  16. 제 12 항에 있어서,
    상기 리세스 트렌치를 형성하는 단계는 상기 로컬 채널 불순물 도핑 영역을 형성하는 단계 후 상기 하드 마스크막에 의해 노출된 상기 버퍼막을 선택적으로 제거하는 단계, 상기 버퍼막 및 하드 마스크막 측벽에 절연막 스페이서를 형성하는 단계 및 상기 하드 마스크막 및 상기 절연막 스페이서를 식각 보호막으로 하여 상기 로컬 채널 불순물 도핑 영역이 노출될 때까지 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 절연막 스페이서를 형성하는 단계는 산화막을 형성하고 이방성 식각하 여 수행하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 문턱전압 불순물 도핑 영역을 형성하는 단계는 상기 리세스 트렌치 측벽에 트렌치 스페이서를 형성하는 단계 및 상기 트렌치 스페이서에 의해 노출된 리세스 트렌치 하단부의 상기 반도체 기판에 문턱전압 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  19. 반도체 기판 상에 로컬 채널 불순물 도핑 영역이 형성될 상기 반도체 기판을 노출하는 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막을 식각 보호막으로 하여 상기 노출된 반도체 기판을 선택적으로 식각하여 상기 로컬 채널 불순물 도핑 영역을 노출하는 리세스 트렌치를 형성하는 단계;
    상기 리세스 트렌치 측벽에 트렌치 스페이서를 형성하는 단계;
    상기 트렌치 스페이서에 의해 노출되는 상기 리세스 트렌치 하의 상기 반도체 기판에 채널 불순물 도핑 및 문턱전압 불순물 도핑을 행하여 상기 리세스 트렌치 하단부를 둘러싸는 형태의 로컬 채널 불순물 도핑 영역 및 상기 로컬 채널 불순물 도핑 영역 내의 문턱전압 불순물 도핑 영역을 형성하는 단계;
    상기 리세스 트렌치의 하단부를 구형으로 확장하는 단계;
    상기 리세스 트렌치를 매립하도록 순차적으로 게이트 절연막 및 게이트 전극막을 형성하는 단계; 및
    상기 게이트 절연막 및 게이트 전극막을 선택적으로 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 트렌치 스페이서를 형성하는 단계는 상기 리세스 트렌치가 형성된 결과물 전면에 스페이서 산화막을 형성하는 단계 및 상기 스페이서 산화막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  21. 제 20 항에 있어서,
    상기 스페이서 산화막을 형성하는 단계는 상기 리세스 트렌치에 의해 노출되는 반도체 기판을 열 산화시켜 수행하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  22. 제 20 항에 있어서,
    상기 스페이서 산화막을 형성하는 단계는 상기 리세스 트렌치에 의해 노출되 는 반도체 기판을 포함하는 전면에 화학적 기상증착법(CVD)을 이용하여 MTO(medium temperature oxide)막을 형성하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  23. 제 18 항 또는 제 19 항에 있어서,
    상기 로컬 리세스 채널 트랜지스터가 n형 트랜지스터이고, 상기 채널 불순물 도핑 영역을 형성하는 단계는 붕소를 이온 주입하며, 상기 문턱전압 불순물 도핑 영역은 BF2를 이온 주입하여 수행하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  24. 제 18 항 또는 제 19 항에 있어서,
    상기 리세스 트렌치의 하단부를 구형으로 확장하는 단계는 상기 하드 마스크막 및 트렌치 스페이서를 식각 보호막으로 하여 상기 리세스 트렌치의 하단부의 상기 반도체 기판을 선택적으로 등방성 식각하여 수행하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  25. 제 24 항에 있어서,
    상기 등방성 식각 단계는 NH4OH, H2O2 및 H2O 혼합 용액을 이용한 습식각으로 수행하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소 자의 제조 방법.
  26. 제 24 항에 있어서,
    상기 등방성 식각 단계는 CF4 및 O2 기체의 라디칼을 이용하는 케미컬 드라이 에치(chemical dry etch)를 이용하여 수행하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  27. 제 24 항에 있어서,
    상기 등방성 식각 단계는 상기 문턱전압 불순물 도핑 영역이 노출될 때까지 수행하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  28. 제 24 항에 있어서,
    상기 리세스 트렌치의 하단부를 구형으로 확장하는 단계는 상기 등방성 식각 후 표면을 둥글게 하기 위해 열처리하는 단계를 포함하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  29. 제 28 항에 있어서,
    상기 열처리하는 단계는 수소 기체를 이용하여 수행하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  30. 제 19 항에 있어서,
    상기 하드 마스크막은 질화막으로 형성하고, 상기 트렌치 스페이서는 산화막을 형성하고 이방성 식각하여 형성하는 것을 특징으로 하는 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
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