KR100823176B1 - 반도체 장치 및 그 형성 방법 - Google Patents
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Abstract
반도체 장치 및 그 형성 방법이 제공된다. 상기 방법은 기판에 활성 영역을 정의하는 단계, 상기 활성 영역에 트렌치를 형성하는 단계, 상기 트렌치 하부에 불순물 이온을 포함하는 물질막 패턴을 형성하는 단계, 상기 불순물 이온을 확산시켜 상기 기판에 상기 물질막 패턴과 접하는 불순물 영역을 형성하는 단계, 상기 물질막 패턴을 제거하는 단계, 상기 트렌치 내부면을 따라 절연막 패턴을 형성하는 단계 및 상기 트렌치를 채우는 도전 패턴을 형성하는 단계를 포함할 수 있다.
리세스 채널 트랜지스터, 트렌치, 물질막, 불순물 영역
Description
도 1은 본 발명에 따른 반도체 장치의 일 실시예를 설명하기 위한 단면도이다.
도 2는 본 발명에 따른 반도체 장치의 다른 실시예를 설명하기 위한 단면도이다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 장치의 형성 방법의 일 실시예를 설명하기 위한 단면도들이다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 장치의 형성 방법의 다른 실시예를 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명에 따른 반도체 장치의 형성 방법의 또 다른 실시예를 설명하기 위한 단면도들이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
110 : 기판 112 : 소자분리막
115 : 활성영역 120 : 마스크 패턴
130 : 트렌치 140 : 물질막
145 : 물질막 패턴 150 : 불순물 영역
160 : 게이트 절연막 170 : 게이트 전극
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 리세스 채널 트랜지스터 및 그 형성 방법에 관한 것이다.
플래너(planar) 트랜지스터는 게이트의 폭이 100nm이하로 줄어들 때, 트랜지스터의 특성을 열화시키는 여러 문제점들이 발생한다. 예컨대, 상기 문제점들로는 문턱 아래 변동(subthreshold swing) 등의 짧은 채널 효과(short channel effect), 드레인 기인 배리어 강하(drain induced barrier lowering;DIBL), 정션 누설 전류(junction leakage current) 증가 등이 있다.
리세스 채널 트랜지스터는 유효 채널 길이(effective channel length)를 효과적으로 연장시킴으로써 플래너 트랜지스터가 갖는 짧은 채널 효과 등의 문제점들을 극복할 수 있다. 그러나 상기 리세스 채널 트랜지스터는 문턱 전압을 조절하는 것이 어렵다. 즉, 문턱 전압을 조절하기 위한 이온주입 공정을 수행할 경우 채널로 사용되는 트렌치 하부에만 이온이 주입되는 것이 아니라 반도체 기판 표면에도 불순물 이온이 주입될 수 있다. 이와 같이 반도체 기판 표면에 원하지 않는 불순물 이온이 주입됨으로써 전기장이 커지고, 리프레쉬 특성이 저하될 수 있다.
본 발명의 실시예들은 동작 특성이 향상된 반도체 장치 및 그 형성 방법을 제공한다.
본 발명의 실시예들에 따른 반도체 장치의 형성 방법은: 기판에 활성 영역을 정의하는 단계; 상기 활성 영역에 트렌치를 형성하는 단계; 상기 트렌치 하부에 불순물 이온을 포함하는 물질막 패턴을 형성하는 단계; 상기 불순물 이온을 확산시켜 상기 기판에 상기 물질막 패턴과 접하는 불순물 영역을 형성하는 단계; 상기 물질막 패턴을 제거하는 단계; 상기 트렌치 내부면을 따라 절연막 패턴을 형성하는 단계; 및 상기 트렌치를 채우는 도전 패턴을 형성하는 단계를 포함할 수 있다.
상기 물질막 패턴을 형성하는 단계는 상기 트렌치 측벽에 스페이서를 형성하는 단계 및 상기 스페이서를 식각 마스크로 사용하여 상기 트렌치 밑면을 식각하여 리세스 영역을 형성하는 단계를 포함할 수 있다. 상기 물질막 패턴은 상기 리세스 영역에 형성될 수 있다. 상기 불순물 이온은 붕소 이온(boron ion)일 수 있다. 상기 물질막 패턴은 BSG(borosilicate glass)로 형성될 수 있다. 상기 불순물 이온은 열처리 공정을 수행함으로써 확산될 수 있다. 상기 불순물 영역은 상기 물질막 패턴의 프로파일을 따라 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 형성 방법은: 기판에 활성 영역을 정의하는 단계; 상기 활성 영역에 트렌치를 형성하는 단계; 상기 트렌치 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각 마스크로 사용하여 상기 트렌치 밑면을 식각하여 리세스 영역을 형성하는 단계; 상기 트렌치 및 상기 리세스 영역에 불순물 이온을 포함하는 물질막을 형성하는 단계; 상기 불순물 이온을 확산시켜 상 기 스페이서 하부의 상기 기판에 상기 물질막과 접하는 불순물 영역을 형성하는 단계; 상기 물질막 및 상기 스페이서를 제거하는 단계; 상기 트렌치 내부면을 따라 절연막 패턴을 형성하는 단계; 및 상기 트렌치를 채우는 도전 패턴을 형성하는 단계를 포함할 수 있다.
상기 불순물 이온은 붕소 이온일 수 있다. 상기 물질막 패턴은 BSG(borosilicate glass)로 형성될 수 있다. 상기 불순물 이온은 열처리 공정을 수행함으로써 확산될 수 있다. 상기 불순물 영역은 상기 스페이서 하부의 상기 물질막의 프로파일을 따라 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는: 활성 영역이 정의된 기판; 상기 활성 영역에 형성된 트렌치; 상기 트렌치 밑면 및 하부 측면을 따라 형성되고, 상기 기판 및 상기 트렌치의 상부로부터 이격된 불순물 영역; 상기 트렌치 내부면을 따라 형성된 게이트 절연막; 및 상기 트렌치를 채우는 게이트 전극을 포함할 수 있다.
상기 불순물 영역은 균일한 도핑 프로파일을 가질 수 있다. 상기 불순물 영역은 붕소 이온을 포함할 수 있다. 상기 불순물 영역은 상기 게이트 전극의 하부 프로파일과 같은 프로파일을 가질 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들(elements)을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다. 도면들에서 요소의 크기, 또는 요소들 사이의 상대적인 크기는 본 발명에 대한 더욱 명확한 이해를 위해서 다소 과장되게 도시될 수 있다. 또, 도면들에 도시된 요소의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시예들은 특별한 언급이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다.
도 1을 참조하여, 본 발명에 따른 반도체 장치의 일 실시예가 설명된다. 상기 장치는 반도체 기판(110)을 포함할 수 있다. 기판(110)에 활성 영역(115)을 정의하는 소자분리막(112)이 위치한다.
활성 영역(115)에 트렌치(130)가 위치한다. 트렌치(130)의 내부면을 따라 게이트 절연막(160)이 배치된다. 게이트 절연막(160) 상에 트렌치(130)를 채우는 게 이트 전극(170)이 위치한다. 게이트 전극(170) 양측의 활성 영역(115)이 소오스/드레인 영역이 된다. 따라서 게이트 전극(170)은 그 양측의 소오스/드레인 영역과 함께 리세스 채널 트랜지스터(RCAT:recess channel array transistor)를 구성한다.
게이트 전극(170)의 하부 프로파일을 따라 불순물 영역(150)이 위치한다. 불순물 영역(150)은 그 단면이 "U"자 형태일 수 있고, 균일한 도핑 프로파일을 가질 수 있다. 불순물 영역(150)은 붕소 이온을 포함할 수 있다.
도 2를 참조하여, 본 발명에 따른 반도체 장치의 다른 실시예가 설명된다. 본 실시예에서는 전술한 실시예와 중복되는 부분의 설명은 생략된다.
활성 영역(115)에 트렌치(130)와 트렌치 하부에 리세스 영역(132)이 위치한다. 리세스 영역(132)은 그 단면이 원형일 수 있고, 트렌치(130)보다 큰 폭을 가질 수 있다. 트렌치(130) 및 리세스 영역(132)의 내부면을 따라 게이트 절연막(160)이 배치된다. 게이트 절연막(160) 상에 트렌치(130) 및 리세스 영역(132)를 채우는 게이트 전극(170)이 위치한다. 게이트 전극(170)은 그 양측의 소오스/드레인 영역과 함께 리세스 채널 트랜지스터(RCAT:recess channel array transistor)를 구성한다.
리세스 영역(132)에 위치하는 게이트 전극(170)의 하부 프로파일을 따라 불순물 영역(150)이 위치한다. 불순물 영역(150)은 그 단면이 원형일 수 있고, 균일한 도핑 프로파일을 가질 수 있다. 불순물 영역(150)은 붕소 이온을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 불순물 영역에 의해 리세스 채널 트랜지스터의 문턱 전압이 효율적으로 조절될 수 있고, 상기 문턱 전압을 조절하기 위한 이온주입으로 활성 영역 표면에 불필요한 P형 불순물 이온이 주입되는 것이 방지될 수 있다. 또, 정션 누설 전류가 감소하고, 리프레쉬 특성이 개선되는 등 리세스 채널 트랜지스터의 동작 특성이 향상될 수 있다.
도 3a 내지 도 3c를 참조하여, 본 발명에 따른 반도체 장치의 형성 방법의 일 실시예가 설명된다.
도 3a를 참조하면, 반도체 기판(110)에 활성 영역(115)을 정의하는 소자분리막(112)이 형성된다. 기판(110) 상에 활성 영역(115)의 일부를 노출하는 마스크 패턴(120)이 형성된다. 마스크 패턴(120)은 산화막 패턴(121)과 질화막 패턴(122)을 포함할 수 있다. 산화막 패턴(121)은 기판(110)과 질화막 패턴(122) 사이에 발생할 수 있는 스트레스를 완화시켜 준다. 예컨대, 산화막 패턴(121)은 중온산화막으로 형성될 수 있고, 질화막 패턴(122)은 실리콘산화질화막(SiON)으로 형성될 수 있다.
마스크 패턴(120)을 식각 마스크로 사용하여 기판(110)을 식각하여 활성 영역(115)에 트렌치(130)가 형성된다.
도 3b를 참조하면, 트렌치(130) 하부에 불순물 이온을 포함하는 물질막 패턴(145)이 형성된다. 물질막 패턴(145)은 기판(110) 상에 물질막을 형성한 후 식각 공정을 수행함으로써 형성될 수 있다. 물질막 패턴(145)은 상기 불순물 이온으로 붕소 이온을 포함할 수 있다. 예컨대, 물질막 패턴(145)은 BSG(borosilicate glass)로 형성될 수 있다. 상기 식각 공정은 에치백(etch-back) 공정을 포함할 수 있다.
도 3c를 참조하면, 열처리 공정을 수행하여 물질막 패턴(145)과 접하는 기 판(110)에 불순물 영역(150)이 형성된다. 불순물 영역(150)은 상기 열처리 공정에 의해 물질막 패턴(145) 내 불순물 이온, 예컨대 붕소 이온이 기판(110)으로 확산됨으로써 형성될 수 있다. 상기 불순물 이온은 상기 열처리 공정에 의해 균일하게 확산될 수 있고, 이에 의해 불순물 영역(150)은 물질막 패턴(145)의 프로파일을 따라 균일하게 형성될 수 있다. 예컨대, 불순물 영역(150)은 그 단면이 "U"자 형태일 수 있고, 균일한 도핑 프로파일을 갖도록 형성될 수 있다.
다시 도 1을 참조하면, 물질막 패턴(145) 및 마스크 패턴(120)이 제거되고, 트렌치(130)의 내부면을 따라 절연막 패턴(160) 및 도전 패턴(170)이 형성된다. 물질막 패턴(145) 및 마스크 패턴(120)은 습식 식각 공정에 의해 제거될 수 있다. 절연막 패턴(160) 및 도전 패턴(170)은 기판(110) 상에 절연막 및 도전막을 형성한 후 패터닝함으로써 형성될 수 있다. 상기 절연막은 열산화 공정에 의해 산화막으로 형성될 수 있고, 상기 도전막은 폴리실리콘, 금속 및/또는 실리사이드로 형성될 수 있다.
도 4a 내지 도 4d를 참조하여, 본 발명에 따른 반도체 장치의 형성 방법의 다른 실시예가 설명된다. 전술한 실시예에서 도 3a를 참조하여 설명된 부분은 본 실시예에서도 동일하게 적용될 수 있다.
도 4a를 참조하면, 트렌치(130) 양측벽에 스페이서(135)가 형성된다. 스페이서(135)는 기판(110) 상에 마스크막(미도시) 형성한 후 에치백 공정을 수행함으로써 형성될 수 있다. 상기 마스크막은 예컨대, 산화막 또는 질화막으로 형성될 수 있다. 상기 에치백 공정에 의해 트렌치(130) 밑면에 기판(110)이 노출될 수 있다.
도 4b를 참조하면, 트렌치(130)의 측벽에 형성된 스페이서(135)를 식각 마스크로 사용하는 식각 공정을 수행하여 트렌치(130)의 밑면에 노출된 기판(110)이 식각되고, 리세스 영역(132)이 형성된다. 리세스 영역(132)은 그 단면이 원형일 수 있다. 상기 식각 공정은 등방성 식각 공정일 수 있고, 마스크막(예컨대, 산화막 또는 질화막)에 대한 기판(예컨대, 실리콘)의 식각 선택비가 큰 식각 조건이 사용될 수 있다. 상기 등방성 식각 공정에 의해 리세스 영역(132)은 트렌치(130)보다 큰 폭을 가질 수 있다.
도 4c를 참조하면, 스페이서(135)가 제거되고, 리세스 영역(132)에 불순물 이온을 포함하는 물질막 패턴(145)이 형성된다. 물질막 패턴(145)은 기판(110) 상에 물질막을 형성한 후 식각 공정을 수행함으로써 형성될 수 있다. 물질막 패턴(145)은 상기 불순물 이온으로 붕소 이온을 포함할 수 있다. 예컨대, 물질막 패턴(145)은 BSG(borosilicate glass)로 형성될 수 있다. 상기 식각 공정은 에치백(etch-back) 공정을 포함할 수 있다.
도 4d를 참조하면, 열처리 공정을 수행하여 물질막 패턴(145)과 접하는 기판(110)에 불순물 영역(150)이 형성된다. 불순물 영역(150)은 상기 열처리 공정에 의해 물질막 패턴(145) 내 불순물 이온, 예컨대 붕소 이온이 기판(110)으로 확산됨으로써 형성될 수 있다. 상기 불순물 이온은 상기 열처리 공정에 의해 균일하게 확산될 수 있고, 이에 의해 상기 불순물 영역(150)은 물질막 패턴(145)의 프로파일을 따라 균일하게 형성될 수 있다. 예컨대, 불순물 영역(150)은 그 단면이 원형일 수 있고, 균일한 도핑 프로파일을 갖도록 형성될 수 있다.
다시 도 2를 참조하면, 물질막 패턴(145) 및 마스크 패턴(120)이 제거되고, 트렌치(130) 및 리세스 영역(132)의 내부면을 따라 절연막 패턴(160) 및 도전 패턴(170)이 형성된다. 물질막 패턴(145) 및 마스크 패턴(120)은 습식 식각 공정에 의해 제거될 수 있다. 절연막 패턴(160) 및 도전 패턴(170)은 기판(110) 상에 절연막 및 도전막을 형성한 후 패터닝함으로써 형성될 수 있다. 상기 절연막은 열산화 공정에 의해 산화막으로 형성될 수 있고, 상기 도전막은 폴리실리콘, 금속 및/또는 실리사이드로 형성될 수 있다.
도 5a 및 도 5b를 참조하여, 본 발명에 따른 반도체 장치의 형성 방법의 또 다른 실시예가 설명된다. 전술한 실시예에서 도 4a 및 도 4b를 참조하여 설명된 부분은 본 실시예에서도 동일하게 적용될 수 있다.
도 5a를 참조하면, 도 4b를 참조하여 설명된 구조의 기판(110) 상에 불순물 이온을 포함하는 물질막(140)이 형성된다. 물질막(140)은 리세스 영역(132) 및 트렌치(130)를 채울 수 있다. 물질막(140)은 상기 불순물 이온으로 붕소 이온을 포함할 수 있다. 예컨대, 물질막(140)은 BSG(borosilicate glass)로 형성될 수 있다. 본 실시예에서는 스페이서(135)가 제거되지 않기 때문에, 트렌치(130)에서는 물질막(140)과 기판(110) 사이에 스페이서(135)가 개재한다. 그러나, 리세스 영역(130)에서는 물질막(140)과 기판(110)이 직접 접촉한다.
도 5b를 참조하면, 열처리 공정을 수행하여 물질막(140)과 기판(110)에 불순물 영역(150)이 형성된다. 불순물 영역(150)은 상기 열처리 공정에 의해 물질막(140) 내 불순물 이온, 예컨대 붕소 이온이 기판(110)으로 확산됨으로써 형성될 수 있다. 트렌치(130) 양측벽에 형성된 스페이서(135)가 이온 주입 마스크로 기능하기 때문에, 상기 불순물 이온은 트렌치(130) 양측벽으로 확산되지 못하고, 리세스 영역(132)에서만 물질막(140)과 직접 접촉하는 기판(110)으로 확산된다. 즉, 불순물 영역(150)은 스페이서(135) 하부의 물질막(140)의 프로파일을 따라 형성될 수 있다. 또, 상기 불순물 이온은 상기 열처리 공정에 의해 균일하게 확산될 수 있어 상기 불순물 영역(150)은 균일하게 형성될 수 있다. 예컨대, 불순물 영역(150)은 원형의 균일한 도핑 프로파일을 갖도록 형성될 수 있다.
다시 도 2를 참조하면, 물질막(140), 스페이서(135) 및 마스크 패턴(120)이 제거되고, 트렌치(130) 및 리세스 영역(132)의 내부면을 따라 절연막 패턴(160) 및 도전 패턴(170)이 형성된다. 물질막(140), 스페이서(135) 및 마스크 패턴(120)은 습식 식각 공정에 의해 제거될 수 있다. 절연막 패턴(160) 및 도전 패턴(170)은 기판(110) 상에 절연막 및 도전막을 형성한 후 패터닝함으로써 형성될 수 있다. 상기 절연막은 열산화 공정에 의해 산화막으로 형성될 수 있고, 상기 도전막은 폴리실리콘, 금속 및/또는 실리사이드로 형성될 수 있다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어 야 할 것이다.
본 발명의 실시예들에 따르면, 상기 불순물 영역이 열확산 공정에 의해 게이트 전극이 배치되는 트렌치(채널용 트렌치) 하부에만 균일하게 형성될 수 있어, 리세스 채널 트랜지스터의 문턱 전압이 효율적으로 조절될 수 있다. 또, 누설 전류가 감소하고 리프레쉬(refresh) 특성이 개선되는 등 반도체 장치의 동작 특성이 향상될 수 있다.
Claims (16)
- 기판에 활성 영역을 정의하는 단계;상기 활성 영역에 트렌치를 형성하는 단계;상기 트렌치 하부에 불순물 이온을 포함하는 물질막 패턴을 형성하는 단계;상기 불순물 이온을 확산시켜 상기 기판에 상기 물질막 패턴과 접하는 불순물 영역을 형성하는 단계;상기 물질막 패턴을 제거하는 단계;상기 트렌치 내부면을 따라 절연막 패턴을 형성하는 단계; 및상기 트렌치를 채우는 도전 패턴을 형성하는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 물질막 패턴을 형성하는 단계는:상기 트렌치 측벽에 스페이서를 형성하는 단계; 및상기 스페이서를 식각 마스크로 사용하여 상기 트렌치 밑면을 식각하여 리세스 영역을 형성하는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 2 항에 있어서,상기 물질막 패턴은 상기 리세스 영역에 형성되는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 불순물 이온은 붕소 이온인 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 물질막 패턴은 BSG(borosilicate glass)로 형성되는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 불순물 이온은 열처리 공정을 수행함으로써 확산되는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 불순물 영역은 상기 물질막 패턴의 프로파일을 따라 형성되는 반도체 장치의 형성 방법.
- 기판에 활성 영역을 정의하는 단계;상기 활성 영역에 트렌치를 형성하는 단계;상기 트렌치 측벽에 스페이서를 형성하는 단계;상기 스페이서를 식각 마스크로 사용하여 상기 트렌치 밑면을 식각하여 리세 스 영역을 형성하는 단계;상기 트렌치 및 상기 리세스 영역에 불순물 이온을 포함하는 물질막을 형성하는 단계;상기 불순물 이온을 확산시켜 상기 스페이서 하부의 상기 기판에 상기 물질막과 접하는 불순물 영역을 형성하는 단계;상기 물질막 및 상기 스페이서를 제거하는 단계;상기 트렌치 내부면을 따라 절연막 패턴을 형성하는 단계; 및상기 트렌치를 채우는 도전 패턴을 형성하는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 8 항에 있어서,상기 불순물 이온은 붕소 이온인 반도체 장치의 형성 방법.
- 제 8 항에 있어서,상기 물질막 패턴은 BSG(borosilicate glass)로 형성되는 반도체 장치의 형성 방법.
- 제 8 항에 있어서,상기 불순물 이온은 열처리 공정을 수행함으로써 확산되는 반도체 장치의 형성 방법.
- 제 8 항에 있어서,상기 불순물 영역은 상기 스페이서 하부의 상기 물질막의 프로파일을 따라 형성되는 반도체 장치의 형성 방법.
- 활성 영역이 정의된 기판;상기 활성 영역에 형성된 트렌치;상기 트렌치 밑면 및 하부 측면을 따라 형성되고, 상기 기판 및 상기 트렌치의 상부로부터 이격된 불순물 영역;상기 트렌치 내부면을 따라 형성된 게이트 절연막; 및상기 트렌치를 채우는 게이트 전극을 포함하는 반도체 장치.
- 제 13 항에 있어서,상기 불순물 영역은 균일한 도핑 프로파일을 갖는 반도체 장치.
- 제 13 항에 있어서,상기 불순물 영역은 붕소 이온을 포함하는 반도체 장치.
- 제 13 항에 있어서,상기 불순물 영역은 상기 게이트 전극의 하부 프로파일과 같은 프로파일을 갖는 반도체 장치.
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