JP2008294195A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】拡散層領域を細く形成する場合でも、拡散層領域の縮みによるコンタクト抵抗の増大を抑えることを可能とした半導体装置の製造方法を提供する。
【解決手段】素子分離領域によって分離された拡散層領域５を形成する際に、２重露光技術を用いて拡散層領域５を２段階に分けて形成する。これにより、拡散層領域５を細く形成する場合でも、拡散層領域５の長手方向の両端における縮みを抑制することができ、拡散層領域５の長手方向における両端と、コンタクトホール１２に埋め込まれたコンタクトプラグ１３との接続面積を確保しながら、コンタクト抵抗の上昇を抑えることが可能である。
【選択図】図１７
【解決手段】素子分離領域によって分離された拡散層領域５を形成する際に、２重露光技術を用いて拡散層領域５を２段階に分けて形成する。これにより、拡散層領域５を細く形成する場合でも、拡散層領域５の長手方向の両端における縮みを抑制することができ、拡散層領域５の長手方向における両端と、コンタクトホール１２に埋め込まれたコンタクトプラグ１３との接続面積を確保しながら、コンタクト抵抗の上昇を抑えることが可能である。
【選択図】図１７
Description
本発明は、更なる微細化に対応可能な半導体装置の製造方法に関する。
近年、ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では、微細化が進むにつれて、ＭＯＳ(Metal Oxide Semiconductor)トランジスタのゲート長（Ｌgate）が短くなっている。これに伴って、ゲートで制御できない基板電流が大量に流れてしまう、いわゆるパンチスルー現象もより顕著なものとなってきている。
そこで、ＤＲＡＭのセルアレイトランジスタに用いられるＭＯＳトランジスタなどでは、このようなパンチスルー現象を防止するために、チャネル領域の不純物濃度を上げる等の対策がとられている。しかしながら、チャネル領域の不純物濃度を上げると、ソース・ドレイン接合部近傍の電界が強くなり、リーク電流が増大することによって、リフレッシュ特性が悪くなるといった問題が発生してしまう。
この対策として、例えばＲＣＡＴ(Recess Channel Array Transistor)と呼ばれる半導体基板を掘り込んでトランジスタのチャンネル構造を３次元化し、ゲート長を長くするといった技術が開発されている。しかしながら、このような技術によりチャンネル構造を３次元化した場合には、チャネル抵抗の増加によるＩonの減少及びワード線容量の増加といった問題が生じてしまう。
そこで、このような問題を解決するために、また、更なる微細化を見据えて、半導体基板上にフィンを立設し、このフィンを跨ぐようにゲート電極を形成してチャネルを３次元構造としたフィン型ＦＥＴ(Fin−Field Effect Transistor)の開発が進められている。このフィン型ＦＥＴは、その構造から同じチャネル幅（Ｗ）であってもプレーナ型トランジスタよりもＩonを多く取ることができるため、微細化に適している。また、チャネルの部分をゲートで囲んでいるため、優れたゲートコントロール性を有している。さらに、フィン(チャネル)幅を５０ｎｍ程度まで細くすると、チャネルの部分が完全に空乏化するため、優れたＩoff特性やスレショールド特性を得ることができ、完全空乏化デバイスとして利用することができる（但し、Ｌgate＞Ｗとする。）。
ここで、例えば図１９に示すようなフィン型ＦＥＴ１００を用いたＤＲＡＭの一例について説明する。
このフィン型ＦＥＴ１００は、図１９に示すように、表層がシリコンからなる半導体基板１０１と、半導体基板１０１の表層に形成された溝１０２にシリコン酸化膜を埋め込むことによって形成された素子分離領域１０３と、素子分離領域１０３によって区画形成された拡散層領域１０４と、拡散層領域１０４上に形成されたゲート絶縁膜１０５を介して当該拡散層領域１０４を跨ぐように形成されたゲート電極１０６と、ゲート電極１０６を挟んだ両側の拡散層領域１０４にイオンを注入することによって形成されたソース領域１０７及びドレイン領域１０８とを備え、拡散層領域１０４が素子分離領域１０３よりも上方に突出したフィン型構造を有している。
このフィン型ＦＥＴ１００は、図１９に示すように、表層がシリコンからなる半導体基板１０１と、半導体基板１０１の表層に形成された溝１０２にシリコン酸化膜を埋め込むことによって形成された素子分離領域１０３と、素子分離領域１０３によって区画形成された拡散層領域１０４と、拡散層領域１０４上に形成されたゲート絶縁膜１０５を介して当該拡散層領域１０４を跨ぐように形成されたゲート電極１０６と、ゲート電極１０６を挟んだ両側の拡散層領域１０４にイオンを注入することによって形成されたソース領域１０７及びドレイン領域１０８とを備え、拡散層領域１０４が素子分離領域１０３よりも上方に突出したフィン型構造を有している。
また、このフィン型ＦＥＴ１００は、更に、ゲート電極１０６の両側面を覆うサイドウォールスペイサ１０９と、ゲート電極１０６上に積層されたハードマスク１１０と、ゲート電極１０６、ソース領域１０７及びドレイン領域１０８が形成された面上を覆う層間絶縁膜と、層間絶縁膜に形成されたコンタクトホールに埋め込まれたコンタクトプラグとを備えることによって、ＤＲＡＭ内のセルトランジスタを構成している。また、ＤＲＡＭ内には、周辺トランジスタや、ビット線、ワード線、容量コンタクトプラグ、キャパシタ、配線等が設けられている。
なお、図１９においては、ゲート電極１０６、ソース領域１０７及びドレイン領域１０８上を覆う層間絶縁膜と、コンタクトホールに埋め込まれたコンタクトプラグと、ソース電極及びドレイン電極との図示を省略するものとする。
なお、図１９においては、ゲート電極１０６、ソース領域１０７及びドレイン領域１０８上を覆う層間絶縁膜と、コンタクトホールに埋め込まれたコンタクトプラグと、ソース電極及びドレイン電極との図示を省略するものとする。
次に、上記フィン型ＦＥＴ１００を用いたＤＲＡＭの製造方法について、図２０〜図２９を参照しながら説明する。
なお、図２０は、上記半導体基板１０１のセルアレイ領域内に形成される素子分離領域１０３、拡散層領域１０４及びゲート電極１０６のセルアレイレイアウトを示す平面図であり、図２１は、図２０中に示す囲み部分Ｘ’を拡大して示す平面図であり、図２２は、図２０中に示す各部の切断線Ａ’〜Ｅ’を示す平面図である。
また、図２３〜図２９は、上記ＤＲＡＭの製造工程を順に示すものであり、各図中において、（ａ）は、図２２中の切断線Ａ’による断面図、（ｂ）は、図２２中の切断線Ｂ’による断面図、（ｃ）は、図２２中の切断線Ｃ’による断面図、（ｄ）は、図２２中の切断線Ｄ’による断面図、（ｅ）は、図２２中の切断線Ｅ’による断面図、（ｅ）は、その工程における平面図を示す。
なお、図２０は、上記半導体基板１０１のセルアレイ領域内に形成される素子分離領域１０３、拡散層領域１０４及びゲート電極１０６のセルアレイレイアウトを示す平面図であり、図２１は、図２０中に示す囲み部分Ｘ’を拡大して示す平面図であり、図２２は、図２０中に示す各部の切断線Ａ’〜Ｅ’を示す平面図である。
また、図２３〜図２９は、上記ＤＲＡＭの製造工程を順に示すものであり、各図中において、（ａ）は、図２２中の切断線Ａ’による断面図、（ｂ）は、図２２中の切断線Ｂ’による断面図、（ｃ）は、図２２中の切断線Ｃ’による断面図、（ｄ）は、図２２中の切断線Ｄ’による断面図、（ｅ）は、図２２中の切断線Ｅ’による断面図、（ｅ）は、その工程における平面図を示す。
上記ＤＲＡＭを製造する際は、先ず、半導体基板１０１にＳＴＩ(Shallow Trench Isolation)と呼ばれる素子分離領域１０３を形成することによって、セルアレイ領域内に複数の拡散層領域１０４を区画形成する。
具体的には、先ず、図２３に示すように、半導体基板１０１の表層上に、シリコン酸化膜２０１とシリコン窒化膜２０２とを順次積層して形成する。
次に、シリコン窒化膜２０２上にレジストを塗布した後、フォトマスク（レチクルという。）を用いて、レジストをリソグラフィ(Lithography)技術によりパターニングしながら、図３０に示すような拡散層領域１０４に対応した形状のレジストパターン３００を形成する。そして、このレジストパターン３００をマスクとして、シリコン窒化膜２０２及びシリコン酸化膜２０１をドライエッチングによりパターニングする。さらに、このレジストパターンを除去した後、パターニングされたシリコン窒化膜２０２をマスクとして、半導体基板１０１の表層をドライエッチングによりパターニングする。これにより、半導体基板１０１の表層には、図２４に示すような溝１０２が形成されることになる。
次に、図２５に示すように、拡散層領域１０４の出来上がり寸法を規定するため、溝１０２の露出した表面を酸化させることによって、その表面にシリコン酸化膜２０３を形成する。さらに、半導体基板１０１上にシリコン酸化膜２０４を成膜しながら、このシリコン酸化膜２０４を溝１０２内に埋め込み形成する。そして、シリコン窒化膜２０２をストッパとして、シリコン酸化膜２０４が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜２０２の表面が露出するまで平坦化を行う。
次に、図２６に示すように、シリコン窒化膜２０２をマスクとして、溝１０２内のシリコン酸化膜２０４をウェットエッチングにより除去しながら、素子分離領域１０３と拡散層領域１０４とが同じ高さとなるように、溝１０２内に埋め込まれたシリコン酸化膜２０４の高さを調整する。その後、シリコン窒化膜２０２をウェットエッチングにより除去する。
これにより、半導体基板１０１のセルアレイ領域内には、上述した素子分離領域１０３によって分離された複数の拡散層領域１０４が形成される。また、シリコン窒化膜２０２を除去した後は、図示を省略するが、セル領域及び周辺領域のトランジスタのためのウェル及びチャネル形成のためのイオン注入を行い、活性化のための熱処理を行う。
次に、図２７に示すように、半導体基板１０１上にレジストを塗布した後、レジストをリソグラフィ(Lithography)技術によりパターニングしながら、セルアレイ領域のみ開口を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、溝１０２内に埋め込まれたシリコン酸化膜２０４をウェットエッチングにより除去しながら、素子分離領域１０３に凹みが形成されるように、溝１０２内に埋め込まれたシリコン酸化膜２０４の高さを調整する。また、このとき拡散層領域１０４の表面に形成されたシリコン酸化膜２０１，２０３も除去されるため、拡散層領域１０４の表面も露出した状態となる。さらに、周辺トランジスタ領域は、レジストパターンに覆われているため、この領域のシリコン酸化膜２０４はエッチングされない。
次に、図２８に示すように、露出した拡散層領域１０４の表面を酸化させることによってゲート絶縁膜１０５を形成し、その上にゲート電極１０６となるＰを多く含むポリシリコン膜と、ハードマスク１１０となるシリコン窒化膜とを順次積層して形成する。その後、シリコン窒化膜上にレジストを塗布した後、レジストをリソグラフィ(Lithography)技術によりパターニングしながら、ゲート電極１０６に対応した形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、シリコン窒化膜をドライエッチングによりパターニングする。さらに、このレジストパターンを除去した後、パターニングされたシリコン窒化膜をマスクとして、ポリシリコン膜をドライエッチングにより除去しながら、ゲート絶縁膜１０５が露出するまでパターニングを行う。これにより、拡散層領域１０４上に形成されたゲート絶縁膜１０５を介してゲート電極１０６及びハードマスク１１０が拡散層領域１０４を跨ぐように形成される。
図２８の形成後、拡散層領域１０４にイオンを注入することによって、ＬＤＤ(Lightly-Doped-Drain)領域（図示せず。）を形成する。その後、図２９に示すように、半導体基板１０１上に、上記ハードマスク１１０として用いた同種の絶縁膜（ここではシリコン窒化膜）を形成し、異方性エッチングを用いてシリコン窒化膜をエッチバックする。これにより、ゲート電極１０６の両側面にシリコン窒化膜が残存し、この残存したシリコン窒化膜によってサイドウォールスペイサ１０９が形成される。
さらに、図２９に示すように、半導体基板１０１上の全面を覆うように、ＢＰＳＧ膜(Boro Phospho Silicate Glass)と、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)−ＮＳＧ(Non-doped Silicate Glass)膜との積層膜からなる層間絶縁膜２０５を形成する。そして、ゲート電極１０６を挟んだ両側の拡散層領域１０４上に、この層間絶縁膜２０５を貫通するコンタクトホール１１１を形成する。その後、このコンタクトホール１１１を通して拡散層領域１０４にリンやヒ素のイオン注入を行うことによって、ソース領域１０７及びドレイン領域１０８（何れもｎ型拡散層）を形成する（図２９において図示せず。）。
それから、図２９に示すように、半導体基板１０１上に、リンを多量に含んだアモルファスシリコン膜を成膜しながら、このアモルファスシリコン膜をコンタクトホール１１１内に埋め込み形成する。そして、このアモルファスシリコン膜が形成された面に、ドライエッチングによるエッチバックとＣＭＰによる研磨とを施すことによって、層間絶縁膜２０５上に成膜されたアモルファスシリコン膜を除去する。これにより、コンタクトホール１１１に埋め込まれたコンタクトプラグ１１２が形成される。
その後、図示を省略するが、半導体基板１０１上に層間絶縁膜を成膜して、ポリプラグの抵抗を下げるため、不純物活性化のための熱処理を行う。そして、コンタクトプラグ１１２を介してソース領域１０７及びドレイン領域１０８と電気的に接続されるソース電極及びドレイン電極を形成する。さらに、既存の方法を用いて、周辺トランジスタのコンタクトや、全てのトランジスタや部位に電位を与えるビット線、ワード線、容量コンタクトプラグ、キャパシタ、配線等を形成する。
以上のような工程を経ることによって、上記フィン型ＦＥＴ１００を用いたＤＲＡＭを製造することができる。
以上のような工程を経ることによって、上記フィン型ＦＥＴ１００を用いたＤＲＡＭを製造することができる。
ところで、従来の製造方法では、上述したように半導体基板１０１の表層に溝１０２を形成すると共に、この溝１０２の露出した表面を酸化させることによって、拡散層領域１０４の出来上がり寸法を規定している（例えば、特許文献１〜３を参照）。
しかしながら、このような方法を用いて拡散層領域１０４を細くしていった場合には、一般的に矩形状を為す拡散層領域１０４は、その長手方向と短手方向の両方から縮んでしまうために、ソース領域１０７及びドレイン領域１０８に接続されるコンタクトプラグ１１２の接続面積が減少してしまう。したがって、この場合には、コンタクト抵抗の上昇を招くといった問題が発生してしまう。
特に、上述したＤＲＡＭなどでは、メモリセルの縮小に伴って、拡散層領域１０４の形状を維持することが困難になってきている。具体的に、拡散層領域１０４を細く形成しようとした場合には、上述した図３０に示すように、リソグラフィ技術により拡散層領域１０４に対応した形状のレジストパターン３００を形成する際に、このレジストパターン３００の角部が丸みを帯びるなどの変形が生じてしまう。この場合、図３１に示すように、最終的に拡散層領域１０４の長手方向の両端も丸みを帯びた形状となるため、この両端に位置する容量コンタクトプラグ側のコンタクトホール１１１と拡散層領域１０４との接する面積が小さくなる。したがって、コンタクトホール１１１に埋め込まれたコンタクトプラグ１１２の底面と拡散層領域１０４との接続面積が減少することによって、コンタクト抵抗の上昇やバラツキの増大などが懸念されている。
また、上述したフィン型ＦＥＴの拡散層領域１０４を形成する他の方法については、例えば下記（１），（２）のような方法が従来より提案されている。
（１） トレンチシリコンエッチ用の(ハード)マスクをシュリンク後、トレンチシリコンエッチを行い、拡散層領域を細く形成した後、ＳＴＩを形成する。
（２） トレンチシリコンエッチ後に拡散層領域の出来上がり寸法が５０ｎｍ以下となるのを狙って、酸化を３０〜４０ｎｍ程度行うことにより、拡散層を細く形成し、その後、ＳＴＩを形成する。
しかしながら、何れの方法も、拡散層領域が長手方向と短手方向の両方から縮んでしまうために、この拡散層領域を細くしようとすると、上述した拡散層領域の両端にあるコンタクトプラグとの接続面積の減少によってコンタクト抵抗の上昇を招くといった問題が発生してしまう。
特開２００１-１８５７０１号公報
特開平６-３２６２７３号公報
特開２００４-２１４６８２号公報
（１） トレンチシリコンエッチ用の(ハード)マスクをシュリンク後、トレンチシリコンエッチを行い、拡散層領域を細く形成した後、ＳＴＩを形成する。
（２） トレンチシリコンエッチ後に拡散層領域の出来上がり寸法が５０ｎｍ以下となるのを狙って、酸化を３０〜４０ｎｍ程度行うことにより、拡散層を細く形成し、その後、ＳＴＩを形成する。
しかしながら、何れの方法も、拡散層領域が長手方向と短手方向の両方から縮んでしまうために、この拡散層領域を細くしようとすると、上述した拡散層領域の両端にあるコンタクトプラグとの接続面積の減少によってコンタクト抵抗の上昇を招くといった問題が発生してしまう。
本発明は、このような従来の事情に鑑みて提案されたものであり、拡散層領域を細く形成する場合でも、拡散層領域の縮みによるコンタクト抵抗の増大を抑えることを可能とした半導体装置の製造方法を提供することを目的とする。
この目的を達成するために、請求項１に係る発明は、少なくとも表層がシリコンからなる基板と、前記基板の表層に形成された溝にシリコン酸化膜を埋め込むことによって形成された素子分離領域と、前記素子分離領域によって区画形成された拡散層領域と、前記拡散層領域上に形成されたゲート絶縁膜を介して当該拡散層領域を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の拡散層領域にイオン注入することによって形成されたソース領域及びドレイン領域と、前記ゲート電極、前記ソース領域及び前記ドレイン領域が形成された面上を覆う層間絶縁膜と、前記層間絶縁膜に形成されたコンタクトホールに埋め込まれたコンタクトプラグとを備える半導体装置の製造方法であって、前記基板の表層上にシリコン酸化膜とシリコン窒化膜とを順次積層して形成する工程と、前記シリコン窒化膜上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングすることによって、第１の方向に延在する第１のレジストパターンを複数並べて形成する工程と、前記第１のレジストパターンをマスクとして、前記シリコン窒化膜及び前記シリコン酸化膜をドライエッチングによりパターニングする工程と、前記第１のレジストパターンを除去した後、前記パターニングされたシリコン窒化膜をマスクとして、前記基板の表層をドライエッチングによりパターニングしながら、前記基板の表層に溝を形成する工程と、前記溝の露出した表面を酸化させることによって、前記拡散層領域の前記第１の方向と直交する方向の幅を規定する工程と、前記基板上にシリコン酸化膜を成膜しながら、このシリコン酸化膜を前記溝内に埋め込み形成する工程と、前記シリコン酸化膜が成膜された面を化学機械研磨により研磨しながら、前記シリコン窒化膜の表面が露出するまで平坦化する工程と、前記シリコン窒化膜上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングすることによって、前記第１の方向とは異なる第２の方向に延在する第２のレジストパターンを複数並べて形成する工程と、前記第２のレジストパターンをマスクとして、前記シリコン窒化膜及び前記シリコン酸化膜をドライエッチングによりパターニングする工程と、前記第２のレジストパターンを除去した後、前記パターニングされたシリコン窒化膜をマスクとして、前記基板の表層をドライエッチングによりパターニングしながら、前記基板の表層に溝を形成する工程と、前記基板上にシリコン酸化膜を成膜しながら、このシリコン酸化膜を前記溝内に埋め込み形成する工程と、前記シリコン酸化膜が成膜された面を化学機械研磨により研磨しながら、前記シリコン窒化膜の表面が露出するまで平坦化する工程とを含むことを特徴とする。
以上のように、本発明に係る半導体装置の製造方法によれば、拡散層領域を細く形成する場合でも、拡散層領域の長手方向の両端における縮みを抑制することができるため、拡散層領域の両端に位置するコンタクトプラグとの接続面積を確保しながら、コンタクト抵抗の上昇を抑えることが可能である。したがって、本発明によれば、半導体装置の更なる微細化に対応することが可能となる。
以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
本実施の形態では、例えば図１に示すように、半導体装置としてフィン型ＦＥＴ１を用いたＤＲＡＭ（半導体記憶装置）に、本発明の製造方法を適用した場合を例に挙げて説明する。
このフィン型ＦＥＴ１は、図１に示すように、表層がシリコンからなる半導体基板２と、半導体基板２の表層に形成された溝３にシリコン酸化膜を埋め込むことによって形成された素子分離領域４と、素子分離領域４によって区画形成された拡散層領域５と、拡散層領域５上に形成されたゲート絶縁膜６を介して当該拡散層領域５を跨ぐように形成されたゲート電極７と、ゲート電極７を挟んだ両側の拡散層領域５にイオンを注入することによって形成されたソース領域８及びドレイン領域９とを備え、拡散層領域５が素子分離領域４よりも上方に突出したフィン型構造を有している。
このフィン型ＦＥＴ１は、図１に示すように、表層がシリコンからなる半導体基板２と、半導体基板２の表層に形成された溝３にシリコン酸化膜を埋め込むことによって形成された素子分離領域４と、素子分離領域４によって区画形成された拡散層領域５と、拡散層領域５上に形成されたゲート絶縁膜６を介して当該拡散層領域５を跨ぐように形成されたゲート電極７と、ゲート電極７を挟んだ両側の拡散層領域５にイオンを注入することによって形成されたソース領域８及びドレイン領域９とを備え、拡散層領域５が素子分離領域４よりも上方に突出したフィン型構造を有している。
また、このフィン型ＦＥＴ１は、更に、ゲート電極７の両側面を覆うサイドウォールスペイサ１０と、ゲート電極７上に積層されたハードマスク１１と、ゲート電極７、ソース領域８及びドレイン領域９が形成された面上を覆う層間絶縁膜と、層間絶縁膜に形成されたコンタクトホールに埋め込まれたコンタクトプラグとを備えることによって、ＤＲＡＭ内のセルトランジスタを構成している。また、ＤＲＡＭ内には、周辺トランジスタや、ビット線、ワード線、容量コンタクトプラグ、キャパシタ、配線等が設けられている。また、拡散層領域５の両側面には、ＳｉＮからなるサイドウォール（図示せず。）が設けられている。
なお、図１においては、ゲート電極７、ソース領域８及びドレイン領域９上を覆う層間絶縁膜と、コンタクトホールに埋め込まれたコンタクトプラグと、ソース電極及びドレイン電極との図示を省略するものとする。
なお、図１においては、ゲート電極７、ソース領域８及びドレイン領域９上を覆う層間絶縁膜と、コンタクトホールに埋め込まれたコンタクトプラグと、ソース電極及びドレイン電極との図示を省略するものとする。
次に、上記フィン型ＦＥＴ１００を用いたＤＲＡＭの製造方法について、図２〜図１６を参照しながら説明する。
なお、図２は、上記半導体基板２のセルアレイ領域内に形成される素子分離領域４、拡散層領域５及びゲート電極７のセルアレイレイアウトを示す平面図であり、図３は、図２中に示す囲み部分Ｘを拡大して示す平面図であり、図４は、図２中に示す各部の切断線Ａ〜Ｅを示す平面図である。また、図５〜図１３は、上記ＤＲＡＭの製造工程を順に示すものであり、各図中において、（ａ）は、図４中の切断線Ａによる断面図、（ｂ）は、図４中の切断線Ｂによる断面図、（ｃ）は、図４中の切断線Ｃによる断面図、（ｄ）は、図４中の切断線Ｄによる断面図、（ｅ）は、図４中の切断線Ｅによる断面図、（ｅ）は、その工程における平面図を示す。
なお、図２は、上記半導体基板２のセルアレイ領域内に形成される素子分離領域４、拡散層領域５及びゲート電極７のセルアレイレイアウトを示す平面図であり、図３は、図２中に示す囲み部分Ｘを拡大して示す平面図であり、図４は、図２中に示す各部の切断線Ａ〜Ｅを示す平面図である。また、図５〜図１３は、上記ＤＲＡＭの製造工程を順に示すものであり、各図中において、（ａ）は、図４中の切断線Ａによる断面図、（ｂ）は、図４中の切断線Ｂによる断面図、（ｃ）は、図４中の切断線Ｃによる断面図、（ｄ）は、図４中の切断線Ｄによる断面図、（ｅ）は、図４中の切断線Ｅによる断面図、（ｅ）は、その工程における平面図を示す。
上記ＤＲＡＭを製造する際は、先ず、半導体基板２にＳＴＩ(Shallow Trench Isolation)と呼ばれる素子分離領域４を形成することによって、セルアレイ領域内に複数の拡散層領域５を区画形成する。
具体的には、先ず、図５に示すように、半導体基板２の表層上に、シリコン酸化膜５１とシリコン窒化膜５２とを順次積層して形成する。なお、本例では、熱酸化法を用いて、厚さ約９ｎｍのシリコン酸化膜５１と、ＬＰ−ＣＶＤ(Low Pressure−chemical Vapor Deposition)法を用いて、厚さ約１２０ｎｍのシリコン窒化膜５２とを成膜した。
次に、シリコン窒化膜５２上にレジストを塗布した後、第１のフォトマスク（レチクルという。）を用いて、レジストをリソグラフィ(Lithography)技術によりパターニングしながら、図１５（ａ）に示すような第１の方向に延在するストライプ状の第１のレジストパターン８１を複数並べて形成する。
第１のフォトマスクは、一般的に矩形状を為す拡散層領域５を長手方向（本例では第１の方向に対応する。）にパターニングするためのものであり、この第１のフォトマスクを用いることにより、シリコン窒化膜５２上には、図１５（ａ）に示すように、拡散層領域５の長手方向に沿ったストライプ状の第１のレジストパターン８１が互いに平行に並んで複数形成されることになる。
そして、図５に示すように、このような第１のレジストパターン８１をマスクとして、シリコン窒化膜５２及びシリコン酸化膜５１をドライエッチングによりパターニングする。さらに、この第１のレジストパターンを除去した後、パターニングされたシリコン窒化膜５２をマスクとして、半導体基板２の表層をドライエッチングによりパターニングする。これにより、半導体基板２の表層には、図６に示すような拡散層領域５の長手方向に沿った溝３ａが形成されることになる。なお、本例では、深さ約２５０ｎｍの溝３ａを形成した。また、このときシリコン窒化膜５２も５０ｎｍ程度削られることになる。
次に、図７に示すように、拡散層領域５の長手方向（第１の方向）と直交する方向の幅を規定するため、溝３ａの露出した表面を酸化させることによって、その表面にシリコン酸化膜５３を形成する。これにより、拡散層領域５となる部分の長手方向（第１の方向）と直交する方向の側面のみを縮ませる（スリミングという。）ことができる。なお、本例では、拡散層領域５の長手方向と直交する方向の幅が５０ｎｍ程度となるように、面方位の出ない酸化法を用いて溝３ａの表面にシリコン酸化膜５３を形成した。
酸化後は、半導体基板２上にシリコン酸化膜５４ａを成膜しながら、このシリコン酸化膜５４ａを溝３ａ内に埋め込み形成する。そして、シリコン窒化膜５２をストッパとして、シリコン酸化膜５４ａが成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜５２の表面が露出するまで平坦化を行う。なお、本例では、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法を用いて、半導体基板２上の全面に亘って厚さ約５５０ｎｍのシリコン酸化膜５４ａを成膜した。
次に、シリコン窒化膜５２上にレジストを塗布した後、第２のフォトマスク（レチクルという。）を用いて、レジストをリソグラフィ(Lithography)技術によりパターニングしながら、図１５（ｂ）に示すような第２の方向に延在するストライプ状の第２のレジストパターン８２を複数並べて形成する。
第２のフォトマスクは、一般的に矩形状を為す拡散層領域５を短手方向（本例では第２の方向に対応する。）にパターニングするためのものであり、この第２のフォトマスクを用いることにより、シリコン窒化膜５２上には、図１５（ｂ）に示すように、拡散層領域５の短手方向に沿ったストライプ状の第２のレジストパターン８２が互いに平行に並んで複数形成されることになる。
そして、図８に示すように、このような第２のレジストパターン８２をマスクとして、シリコン窒化膜５２及びシリコン酸化膜５１をドライエッチングによりパターニングする。さらに、この第２のレジストパターンを除去した後、パターニングされたシリコン窒化膜５２をマスクとして、半導体基板２の表層をドライエッチングによりパターニングする。これにより、半導体基板２の表層には、図９に示すような拡散層領域５の短手方向に沿った溝３ｂが形成されることになる。なお、本例では、深さ約２５０ｎｍの溝３ｂを形成した。また、このときシリコン窒化膜５２も５０ｎｍ程度削られるため、シリコン窒化膜５２の厚さは２０ｎｍ程度となる。
次に、図１０に示すように、再度、拡散層領域５の出来上がり寸法を規定するため、溝３ｂの露出した表面を熱酸化させることによって、その表面にシリコン酸化膜５３を形成する。その後、半導体基板２上にシリコン酸化膜５４ｂを成膜しながら、このシリコン酸化膜５４ｂを溝３ｂ内に埋め込み形成する。そして、シリコン窒化膜５２をストッパとして、シリコン酸化膜５４ｂが成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜５２の表面が露出するまで平坦化を行う。なお、本例では、ＨＤＰ−ＣＶＤ法又はＳＯＧ(Spin On Glass)法を用いて、半導体基板２上の全面に亘って厚さ４００〜５５０ｎｍ程度のシリコン酸化膜５４ｂを成膜した。
次に、図１１に示すように、シリコン窒化膜５２をマスクとして、溝３ｂ内のシリコン酸化膜５４ｂをウェットエッチングにより除去しながら、素子分離領域４と拡散層領域５とが同じ高さとなるように、溝３ｂ内に埋め込まれたシリコン酸化膜５４ｂの高さを調整する。その後、シリコン窒化膜５２をウェットエッチングにより除去する。なお、本例では、約１６０℃の熱リン酸を用いたウェットエッチングによりシリコン窒化膜５２を除去した。
これにより、半導体基板２のセルアレイ領域内には、図１６に示すように、上述した素子分離領域４によって分離された複数の拡散層領域５が形成される。また、シリコン窒化膜５２を除去した後は、図示を省略するが、セル領域及び周辺領域のトランジスタのためのウェル及びチャネル形成のためのイオン注入を行い、活性化のための熱処理を行う。なお、フィン型ＦＥＴ１では、プレーナ型トランジスタと比べてゲートコントロール性が良いため、閾値調節のためのチャネルドーピングを実施しない、又はチャネルドーピングを実施した場合でも、ｐ型の不純物を低濃度で注入して、チャネル領域の濃度が１．０×１０１８ｃｍ−３程度を越えないようにする。
次に、図１２に示すように、半導体基板２上にレジストを塗布した後、レジストをリソグラフィ(Lithography)技術によりパターニングしながら、拡散層領域５に対応した形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、溝３ａ，３ｂ（以下、まとめて溝３という。）内に埋め込まれたシリコン酸化膜５４ａ，５４ｂ（以下、まとめてシリコン酸化膜５４という。）をウェットエッチングにより除去しながら、素子分離領域５に凹みが形成されるように、溝３内に埋め込まれたシリコン酸化膜５４の高さを調整する。なお、本例では、ＨＦを含んだ溶液を用いて、溝３内に埋め込まれたシリコン酸化膜５４を１００ｎｍ程度除去した。また、このとき拡散層領域５の表面に形成されたシリコン酸化膜５１，５３も除去されるため、拡散層領域５の表面が露出した状態となる。
次に、図１３に示すように、露出した拡散層領域５の表面を酸化させることによってゲート絶縁膜６を形成し、その上にゲート電極７となるＰを多く含むポリシリコン膜と、ハードマスク１１となるシリコン窒化膜とを順次積層して形成する。その後、シリコン窒化膜上にレジストを塗布した後、レジストをリソグラフィ(Lithography)技術によりパターニングしながら、ゲート電極７に対応した形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、シリコン窒化膜をドライエッチングによりパターニングする。さらに、このレジストパターンを除去した後、パターニングされたシリコン窒化膜をマスクとして、ポリシリコン膜をドライエッチングにより除去しながら、ゲート絶縁膜６が露出するまでパターニングを行う。これにより、拡散層領域５上に形成されたゲート絶縁膜６を介してゲート電極７及びハードマスク１１が拡散層領域５を跨ぐように形成される。
なお、本例では、熱酸化法を用いて厚さ６〜７ｎｍ程度のゲート絶縁膜６を形成した。さらに、それぞれＬＰ−ＤＶＤ法を用いて、厚さ約１００ｎｍのポリシリコン膜と、厚さ約１００ｎｍのシリコン窒化膜とを順次成膜した。なお、本例では、ポリシリコン膜をゲート電極７の材料として用いたが、ポリシリコン膜の上部にＷＳｉ等のシリサイド層を持つポリサイド構造、又は上部にＷなどのメタル層を持つポリメタル構造のような多層構造のゲート電極７を形成してもよい。
なお、本例では、熱酸化法を用いて厚さ６〜７ｎｍ程度のゲート絶縁膜６を形成した。さらに、それぞれＬＰ−ＤＶＤ法を用いて、厚さ約１００ｎｍのポリシリコン膜と、厚さ約１００ｎｍのシリコン窒化膜とを順次成膜した。なお、本例では、ポリシリコン膜をゲート電極７の材料として用いたが、ポリシリコン膜の上部にＷＳｉ等のシリサイド層を持つポリサイド構造、又は上部にＷなどのメタル層を持つポリメタル構造のような多層構造のゲート電極７を形成してもよい。
次に、図１４に示すように、拡散層領域５にイオンを注入することによって、ＬＤＤ(Lightly-Doped-Drain)領域（図示せず。）を形成する。その後、半導体基板２上に、上記ハードマスク１１として用いた同種の絶縁膜（ここではシリコン窒化膜）を形成し、異方性エッチングを用いてシリコン窒化膜をエッチバックする。これにより、ゲート電極７の両側面にシリコン窒化膜が残存し、この残存したシリコン窒化膜によってサイドウォールスペイサ１０が形成される。なお、本例では、ＬＰ−ＣＶＤ法を用いて、厚さ約４０ｎｍのシリコン窒化膜を成膜し、最終的にサイドウォールスペイサ１０の厚さは３０ｎｍ程度とした。
さらに、図１４に示すように、半導体基板２上の全面を覆うように、ＢＰＳＧ膜(Boro Phospho Silicate Glass)と、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)−ＮＳＧ(Non-doped Silicate Glass)膜との積層膜からなる層間絶縁膜５５を形成する。そして、ゲート電極７を挟んだ両側の拡散層領域５上に、この層間絶縁膜５５を貫通するコンタクトホール１２を形成する。その後、このコンタクトホール１２を通して拡散層領域５にリンやヒ素のイオン注入を行うことによって、ソース領域８及びドレイン領域９（何れもｎ型拡散層）を形成する（図１４において図示せず。）。
なお、本例では、ＣＶＤ法によりＢＰＳＧ膜を６００ｎｍ〜７００ｎｍ程度成膜した後、８００℃のリフローとＣＭＰ技術により、このＢＰＳＧ膜の表面を平坦化した。そして、このＢＰＳＧ膜上に、ＬＰ−ＣＶＤ法によりＴＥＯＳ−ＮＳＧ膜を２００ｎｍ程度成膜し、ＢＰＳＧ酸化膜とＴＥＯＳ−ＮＳＧ膜とからなる層間絶縁膜５５を形成した。また、本例では、注入されるリンを２０ｋｅＶ／５．０Ｅ１２ｃｍ−３程度、ヒ素を１０ｋｅＶ／１．０Ｅ１２ｃｍ−３程度とした。
なお、本例では、ＣＶＤ法によりＢＰＳＧ膜を６００ｎｍ〜７００ｎｍ程度成膜した後、８００℃のリフローとＣＭＰ技術により、このＢＰＳＧ膜の表面を平坦化した。そして、このＢＰＳＧ膜上に、ＬＰ−ＣＶＤ法によりＴＥＯＳ−ＮＳＧ膜を２００ｎｍ程度成膜し、ＢＰＳＧ酸化膜とＴＥＯＳ−ＮＳＧ膜とからなる層間絶縁膜５５を形成した。また、本例では、注入されるリンを２０ｋｅＶ／５．０Ｅ１２ｃｍ−３程度、ヒ素を１０ｋｅＶ／１．０Ｅ１２ｃｍ−３程度とした。
それから、図１４に示すように、半導体基板２上に、リンを多量に含んだアモルファスシリコン膜を成膜しながら、このアモルファスシリコン膜をコンタクトホール１２内に埋め込み形成する。そして、このアモルファスシリコン膜が形成された面に、ドライエッチングによるエッチバックとＣＭＰによる研磨とを施すことによって、層間絶縁膜５５上に成膜されたアモルファスシリコン膜を除去する。これにより、コンタクトホール１２に埋め込まれたコンタクトプラグ１３が形成される。なお、本例では、アモルファスシリコン膜の不純物濃度を１.０×１０２０〜４.５×１０２０ｃｍ−３程度とした。
その後、図示を省略するが、半導体基板２上に層間絶縁膜を成膜して、ポリプラグの抵抗を下げるため、不純物活性化のための熱処理を行う。そして、コンタクトプラグ１３を介してソース領域８及びドレイン領域９と電気的に接続されるソース電極及びドレイン電極を形成する。さらに、既存の方法を用いて、周辺トランジスタのコンタクトや、全てのトランジスタや部位に電位を与えるビット線、ワード線、容量コンタクトプラグ、キャパシタ、ＡｌやＣｕ等からなる配線などを形成する。なお、本例では、プラズマ(Plasma)−ＣＶＤ法により層間絶縁膜を２００ｎｍ程度成膜した後、１０００℃程度の熱処理を行った。
以上のような工程を経ることによって、上記フィン型ＦＥＴ１を用いたＤＲＡＭを製造することができる。
以上のような工程を経ることによって、上記フィン型ＦＥＴ１を用いたＤＲＡＭを製造することができる。
上述したように、本発明の製造方法では、図１５（ａ）に示すような第１のフォトマスクを用いて、リソグラフィ技術により第１の方向に延在する第１のレジストパターン８１を複数並べて形成した後、この第１のレジストパターン８１をマスクとして、ドライエッチングによるシリコン窒化膜５２及びシリコン酸化膜５１のパターニングを行い、更に、パターニングされたシリコン窒化膜５２をマスクとして、ドライエッチングにより半導体基板２の表層に拡散層領域５の長手方向に沿った溝３ａを形成する。そして、この溝３ａの露出した表面を酸化させることによって、その表面にシリコン酸化膜５３を形成する。これにより、拡散層領域５となる部分の長手方向（第１の方向）と直交する方向の側面のみを縮ませることができる。酸化後は、シリコン酸化膜５４ａを溝３ａ内に埋め込み形成し、シリコン窒化膜５２をストッパとしてＣＭＰによる平坦化を行う。
平坦化した後は、図１５（ｂ）に示すような第２のフォトマスクを用いて、リソグラフィ技術により第２の方向に延在する第２のレジストパターン８２を複数並べて形成した後、この第２のレジストパターン８２をマスクとして、ドライエッチングによるシリコン窒化膜５２及びシリコン酸化膜５１のパターニングを行い、更に、パターニングされたシリコン窒化膜５２をマスクとして、ドライエッチングにより半導体基板２の表層に拡散層領域５の短手方向に沿った溝３ｂを形成する。そして、シリコン酸化膜５４ｂを溝３ｂ内に埋め込み形成し、シリコン窒化膜５２をストッパとしてＣＭＰによる平坦化を行った後、ウェットエッチングによりシリコン窒化膜５２を除去する。
これにより、本発明の製造方法では、図１６に示すように、拡散層領域５の長手方向の両端における縮みを抑えつつ、拡散層領域５の長手方向と直交する方向の幅を縮めることができる。
したがって、本発明の製造方法によれば、図１７に示すように、拡散層領域５を細く形成する場合でも、拡散層領域５の長手方向の両端における縮みを抑制することができるため、拡散層領域５の長手方向における両端と、コンタクトホール１２に埋め込まれたコンタクトプラグ１３との接続面積を確保しながら、コンタクト抵抗の上昇を抑えることが可能である。
したがって、本発明の製造方法によれば、図１７に示すように、拡散層領域５を細く形成する場合でも、拡散層領域５の長手方向の両端における縮みを抑制することができるため、拡散層領域５の長手方向における両端と、コンタクトホール１２に埋め込まれたコンタクトプラグ１３との接続面積を確保しながら、コンタクト抵抗の上昇を抑えることが可能である。
特に、本発明の製造方法では、上述したフィン型ＦＥＴ１を完全空乏化デバイスとして利用するために、フィン(チャネル)幅を５０ｎｍ以下にまで細くした場合でも、拡散層領域５の両端に位置するコンタクトプラグ１３との接続面積を確保しながら、コンタクト抵抗の上昇を抑えることが可能なことから、更なる微細化に対応することが可能となっている。
なお、本発明の製造方法は、上述した半導体装置としてフィン型ＦＥＴ１を用いたＤＲＡＭを製造する場合に限定されるものではなく、半導体基板に素子分離領域によって分離された拡散層領域を形成する場合において幅広く適用することが可能である。
また、半導体装置は、上述した図１に示すフィン型ＦＥＴ１の構造に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば図１８に示すフィン型ＦＥＴ２１は、拡散層領域５の両側の素子分離領域４を堀り込んで、そこにゲート電極７の一部を埋め込んだ構造を有している。
なお、図１８に示すフィン型ＦＥＴ２１においては、上記フィン型ＦＥＴ１と同等の部位については説明を省略すると共に、図面において同じ符号を付すものとする。また、図１８においては、ゲート電極７の両側面を覆うサイドウォールスペイサ１０と、ゲート電極７、ソース領域８及びドレイン領域９が形成された面上を覆う層間絶縁膜５５と、層間絶縁膜５５に形成されたコンタクトホール１２に埋め込まれたコンタクトプラグ１３との図示を省略するものとする。
本発明の製造方法は、このような構造を有するフィン型ＦＥＴ２１を製造する場合においても大変有効である。
なお、図１８に示すフィン型ＦＥＴ２１においては、上記フィン型ＦＥＴ１と同等の部位については説明を省略すると共に、図面において同じ符号を付すものとする。また、図１８においては、ゲート電極７の両側面を覆うサイドウォールスペイサ１０と、ゲート電極７、ソース領域８及びドレイン領域９が形成された面上を覆う層間絶縁膜５５と、層間絶縁膜５５に形成されたコンタクトホール１２に埋め込まれたコンタクトプラグ１３との図示を省略するものとする。
本発明の製造方法は、このような構造を有するフィン型ＦＥＴ２１を製造する場合においても大変有効である。
また、本発明に用いられる半導体基板は、少なくとも表層がシリコンからなる基板であればよく、そのような基板としては、シリコン基板の他にも、埋め込み酸化(ＢＯＸ:Buried Oxide)膜上にシリコン薄膜を形成したＳＯＩ(Silicon on Insulator)基板を用いること可能である。そして、このようなＳＯＩ基板を用いた場合には、ソース・ドレイン間の接合容量を低減できることから、更なる高速化デバイスの開発が可能となる。
１…フィン型ＦＥＴ（半導体装置） ２…半導体基板 ３，３ａ，３ｂ…溝 ４…素子分離領域（ＳＴＩ） ５…拡散層領域 ６…ゲート絶縁膜 ７…ゲート電極 ８，９…ソース領域・ドレイン領域 １０…サイドウォールスペイサ １１…ハードマスク １２…コンタクトホール １３…コンタクトプラグ
５１…シリコン酸化膜 ５２…シリコン窒化膜 ５３…シリコン酸化膜 ５４，５４ａ，５４ｂ…シリコン酸化膜 ５５…層間絶縁膜 ８１…第１のレジストパターン ８２…第２のレジストパターン
１００…フィン型ＦＥＴ（半導体装置） １０１…半導体基板 １０２…溝 １０３…素子分離領域（ＳＴＩ） １０４…拡散層領域 １０５…ゲート絶縁膜 １０６…ゲート電極 １０７，１０８…ソース領域・ドレイン領域 １０９…サイドウォールスペイサ １１０…ハードマスク １１１…コンタクトホール １１２…コンタクトプラグ
２０１…シリコン酸化膜 ２０２…シリコン窒化膜 ２０３…シリコン酸化膜 ２０４…シリコン酸化膜 ２０５…層間絶縁膜 ３００…レジストパターン
５１…シリコン酸化膜 ５２…シリコン窒化膜 ５３…シリコン酸化膜 ５４，５４ａ，５４ｂ…シリコン酸化膜 ５５…層間絶縁膜 ８１…第１のレジストパターン ８２…第２のレジストパターン
１００…フィン型ＦＥＴ（半導体装置） １０１…半導体基板 １０２…溝 １０３…素子分離領域（ＳＴＩ） １０４…拡散層領域 １０５…ゲート絶縁膜 １０６…ゲート電極 １０７，１０８…ソース領域・ドレイン領域 １０９…サイドウォールスペイサ １１０…ハードマスク １１１…コンタクトホール １１２…コンタクトプラグ
２０１…シリコン酸化膜 ２０２…シリコン窒化膜 ２０３…シリコン酸化膜 ２０４…シリコン酸化膜 ２０５…層間絶縁膜 ３００…レジストパターン
Claims (1)
- 少なくとも表層がシリコンからなる基板と、前記基板の表層に形成された溝にシリコン酸化膜を埋め込むことによって形成された素子分離領域と、前記素子分離領域によって区画形成された拡散層領域と、前記拡散層領域上に形成されたゲート絶縁膜を介して当該拡散層領域を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の拡散層領域にイオン注入することによって形成されたソース領域及びドレイン領域と、前記ゲート電極、前記ソース領域及び前記ドレイン領域が形成された面上を覆う層間絶縁膜と、前記層間絶縁膜に形成されたコンタクトホールに埋め込まれたコンタクトプラグとを備える半導体装置の製造方法であって、
前記基板の表層上にシリコン酸化膜とシリコン窒化膜とを順次積層して形成する工程と、
前記シリコン窒化膜上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングすることによって、第１の方向に延在する第１のレジストパターンを複数並べて形成する工程と、
前記第１のレジストパターンをマスクとして、前記シリコン窒化膜及び前記シリコン酸化膜をドライエッチングによりパターニングする工程と、
前記第１のレジストパターンを除去した後、前記パターニングされたシリコン窒化膜をマスクとして、前記基板の表層をドライエッチングによりパターニングしながら、前記基板の表層に溝を形成する工程と、
前記溝の露出した表面を酸化させることによって、前記拡散層領域の前記第１の方向と直交する方向の幅を規定する工程と、
前記基板上にシリコン酸化膜を成膜しながら、このシリコン酸化膜を前記溝内に埋め込み形成する工程と、
前記シリコン酸化膜が成膜された面を化学的機械研磨により研磨しながら、前記シリコン窒化膜の表面が露出するまで平坦化する工程と、
前記シリコン窒化膜上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングすることによって、前記第１の方向とは異なる第２の方向に延在する第２のレジストパターンを複数並べて形成する工程と、
前記第２のレジストパターンをマスクとして、前記シリコン窒化膜及び前記シリコン酸化膜をドライエッチングによりパターニングする工程と、
前記第２のレジストパターンを除去した後、前記パターニングされたシリコン窒化膜をマスクとして、前記基板の表層をドライエッチングによりパターニングしながら、前記基板の表層に溝を形成する工程と、
前記基板上にシリコン酸化膜を成膜しながら、このシリコン酸化膜を前記溝内に埋め込み形成する工程と、
前記シリコン酸化膜が成膜された面を化学的機械研磨により研磨しながら、前記シリコン窒化膜の表面が露出するまで平坦化する工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007137687A JP2008294195A (ja) | 2007-05-24 | 2007-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2007137687A JP2008294195A (ja) | 2007-05-24 | 2007-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008294195A true JP2008294195A (ja) | 2008-12-04 |
Family
ID=40168613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007137687A Pending JP2008294195A (ja) | 2007-05-24 | 2007-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008294195A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113611666A (zh) * | 2021-07-02 | 2021-11-05 | 芯盟科技有限公司 | 晶体管阵列及其制造方法、半导体器件及其制造方法 |
-
2007
- 2007-05-24 JP JP2007137687A patent/JP2008294195A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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