KR20220169174A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 신뢰성이 개선된 반도체 장치 및 제조 방법에 관한 것으로, 본 기술에 따른 반도체 장치 제조 방법은 기판 상부에 복수의 비트라인 구조물을 형성하는 단계; 상기 비트라인 구조물들 사이에 라인형 오프닝을 정의하는 단계; 상기 라인형 오프닝들의 에지들에 스탑퍼 구조물을 형성하는 단계; 상기 라인형 오프닝들에 각각 라인 패턴들을 채우는 단계; 상기 라인 패턴들을 식각하여 복수의 콘택플러그 및 복수의 분리홈을 형성하는 단계; 및 상기 분리홈들 내에 플러그분리층을 채우는 단계를 포함할 수 있다.
Description
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 스탑퍼구조물을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 이웃하는 패턴구조물들 사이에 절연물질(Dielectric material)이 형성된다. 반도체 장치가 고집적화됨에 따라 패턴구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스(Parasitic capacitance)가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능(Performance)이 저하된다.
본 발명의 실시예들은 신뢰성이 개선된 반도체 장치 및 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 셀어레이영역 및 셀어레이에지영역을 포함하는 기판; 상기 기판 상부의 복수의 비트라인 구조물; 상기 셀어레이에지영역의 기판 상부에 형성된 스탑퍼 구조물; 상기 셀어레이영역의 비트라인구조물들 사이에 형성된 복수의 스토리지노드콘택플러그; 및 상기 스탑퍼 구조물 상부에 형성된 더미 플러그를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은, 반도체 장치 제조 방법은 기판 상부에 복수의 비트라인 구조물을 형성하는 단계; 상기 비트라인 구조물들 사이에 라인형 오프닝을 형성하는 단계; 상기 라인형 오프닝들의 에지들에 스탑퍼 구조물을 형성하는 단계; 상기 라인형 오프닝들에 각각 라인 패턴들을 채우는 단계; 상기 라인 패턴들을 식각하여 복수의 콘택플러그 및 복수의 분리홈을 형성하는 단계; 및 상기 분리홈들 내에 플러그분리층을 채우는 단계를 포함할 수 있다.
본 기술은 셀어레이에지영역에 스탑퍼 구조물을 형성하여 스토리지노드콘택플러그의 식각 불량을 방지할 수 있다.
도 1a는 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 2a 내지 도 2n는 실시예들에 따른 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 2a 내지 도 2n는 실시예들에 따른 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a는 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체장치(100)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 매립워드라인(207)을 포함하는 셀트랜지스터 및 비트라인(213)을 포함할 수 있다.
반도체장치(100)를 자세히 살펴보기로 한다.
기판(201)에 소자분리층(202) 및 활성영역(203)이 형성될 수 있다. 소자분리층(202)에 의해 복수의 활성영역(203)이 정의될 수 있다. 기판(201)은 반도체 프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(202)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
기판(201)에 게이트트렌치(205)가 형성될 수 있다. 게이트트렌치(205)의 표면 상에 게이트절연층(206)이 형성된다. 게이트절연층(206) 상에 게이트트렌치(205)를 부분적으로 채우는 매립 워드라인(207)이 형성될 수 있다. 매립 워드라인(207) 상에 게이트캡핑층(208)이 형성될 수 있다. 매립 워드라인(207)의 상부 표면은 기판(201)의 표면보다 낮은 레벨일 수 있다. 매립 워드라인(207)은 저저항 금속물질일 수 있다. 매립 워드라인(207)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립 워드라인(207)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다. 매립 워드라인(206)은 '매립게이트전극'이라고 지칭될 수 있다. 매립 워드라인(207)은 제1 방향(D1)으로 길게 연장될 수 있다.
기판(201)에 제1 및 제2불순물영역(209, 210)이 형성될 수 있다. 제1 및 제2불순물영역(209, 210)은 게이트트렌치(205)에 의해 서로 이격될 수 있다. 제1 및 제2불순물영역(209, 210)은 소스/드레인영역이라고 지칭될 수 있다. 제1 및 제2불순물영역(209, 210)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 이로써, 매립 워드라인(207), 제1 및 제2불순물영역(209, 210)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 매립 워드라인(207)에 의해 숏채널효과를 개선할 수 있다.
기판(201) 상에 비트라인콘택플러그(212)가 형성될 수 있다. 비트라인콘택플러그(212)는 제1불순물영역(209)에 접속될 수 있다. 비트라인콘택플러그(212)는 비트라인콘택홀(211) 내에 위치할 수 있다. 비트라인콘택홀(211)은 하드마스크층(204)을 관통하여 기판(201)으로 연장될 수 있다. 하드마스크층(204)은 기판(201) 상에 형성될 수 있다. 하드마스크층(204)은 절연물질을 포함할 수 있다. 비트라인콘택홀(211)은 제1불순물영역(209)을 노출시킬 수 있다. 비트라인콘택플러그(212)의 하부면은 소자분리층(202) 및 활성영역(203)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(212)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(212)의 일부는 비트라인콘택홀(211)의 직경보다 더 작은 선폭을 가질 수 있다. 비트라인콘택플러그(212) 상에 비트라인(213)이 형성될 수 있다. 비트라인(213) 상에 비트라인하드마스크(214)가 형성될 수 있다. 비트라인콘택플러그(212), 비트라인(213) 및 비트라인하드마스크(214)의 적층구조물은 비트라인구조물이라고 지칭할 수 있다. 비트라인(213)은 매립 워드라인(207)과 교차하는 제2 방향(D2)으로 연장된 라인 형상을 가질 수 있다. 비트라인(213)의 일부는 비트라인콘택플러그(212)와 접속될 수 있다. 제1 방향을 따라 비트라인(213)과 비트라인콘택플러그(212)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(213)은 비트라인콘택플러그(212)를 커버링하면서 제2 방향(D2)으로 연장될 수 있다. 비트라인(213)은 텅스텐과 같은 금속물질을 포함할 수 있다. 비트라인하드마스크(214)는 실리콘질화물과 같은 절연물질을 포함할 수 있다.
비트라인구조물의 측벽에 스페이서구조물(BLS)이 형성될 수 있다. 스페이서 구조물(BLS)은 비트라인콘택플러그(212)의 측벽에 위치하도록 연장될 수 있다. 예를 들어, 비트라인(213) 양측벽의 스페이서구조물(BLS)은 제1스페이서(215), 제2스페이서(217) 및 제3스페이서(218)을 포함할 수 있다. 비트라인콘택플러그(212)의 스페이서구조물(BLS)은 제1스페이서(215) 및 갭필스페이서(216)를 포함할 수 있다. 스페이서구조물(BLS)은 실리콘질화물, 실리콘산화물, 저유전율 물질 또는 이들의 조합을 포함할 수 있다. 저유전율 물질은 SiBN, SiCO, SiCN, SiBCN 또는 이들의 조합을 포함할 수 있다. 제1스페이서(215) 및 갭필스페이서(216)는 실리콘질화물을 포함할 수 있고, 제2스페이서(217)은 실리콘산화물 또는 저유전율물질을 포함할 수 있다. 다른 실시예에서 스페이서구조물(BLS)은 다층 스페이서를 포함할 수 있다. 예를 들어, NKON, NKNAN, NKOK, NKOKN, NKAKN, KOK 또는 KAK을 포함할 수 있으며, 여기서 N은 실리콘질화물을 지칭하고, K는 저유전율 물질을 지칭하며, O는 실리콘산화물을 지칭하고, A는 에어갭을 지칭할 수 있다. 다른 실시예에서 스페이서구조물(BLS)의 최외각 스페이서는 저유전율 물질을 포함할 수 있다.
이웃하는 비트라인구조물 사이에 스토리지노드콘택플러그(221)가 형성될 수 있다. 스토리지노드콘택플러그(221)는 제2불순물영역(210)에 접속될 수 있다. 스토리지노드콘택플러그(221)는 폴리실리콘, 금속질화물, 금속물질, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 스토리지노드콘택플러그(221)는 폴리실리콘, 코발트실리사이드 및 텅스텐의 순서로 적층될 수 있다.
비트라인구조물과 평행하는 방향에서 볼 때, 이웃하는 스토리지노드콘택플러그(221) 사이에 플러그분리층(222)이 형성될 수 있다. 플러그분리층(222)은 이웃하는 비트라인구조물 사이에 형성될 수 있다. 플러그분리층들(222)에 의해 제2 방향(D2)을 따라 이웃하는 스토리지노드콘택플러그들(221)이 분리될 수 있다. 이웃하는 비트라인구조물 사이에서, 제2 방향(D2)을 따라 복수의 플러그분리층(222)과 복수의 스토리지노드콘택플러그(221)가 번갈아 교대로 위치할 수 있다. 스토리지노드콘택플러그(221)는 스페이서구조물(BLS)의 제3스페이서(218)에 직접 접촉할 수 있고, 제3스페이서(218)는 저유전율 물질을 포함할 수 있다.
스토리지노드콘택플러그(222) 상에 메모리요소(도시 생략)가 형성될 수 있다. 메모리요소는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다.
플러그분리층(222)은 실리콘질화물 또는 저유전율물질을 포함할 수 있다. 플러그분리층(222)이 저유전율 물질을 포함하는 경우, 플러그분리층(222)을 사이에 두고 이웃하는 스토리지노드콘택플러그(221) 사이의 기생캐패시턴스를 감소시킬 수 있다. 플러그분리층(222)은 SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
도 1a 및 도 1b에 따르면, 반도체 장치(100)는 셀어레이영역(CA)과 셀어레이에지영역(ME)을 포함할 수 있다. 셀어레이영역(CA)에는 복수의 스토리지노드콘택플러그들(221)이 형성될 수 있고, 셀어레이에지영역(ME)에는 복수의 더미 플러그들(221D)이 형성될 수 있다. 더미 플러그들(221D) 아래에는 스탑퍼 구조물(230)이 위치할 수 있다. 셀어레이에지영역(ME)은 셀어레이영역(CA)의 가장자리를 지칭할 수 있다. 또한, 셀어레이에지영역(ME)은 셀어레이영역(CA)과 주변회로영역(도시 생략) 사이의 경계 영역을 지칭할 수도 있다. 셀어레이영역(CA)은 셀매트영역일 수 있고, 셀어레이에지영역(ME)은 셀매트에지영역일 수 있다.
스토리지노드콘택플러그들(221)의 저면은 더미 플러그들(221D)의 저면보다 낮은 레벨에 위치할 수 있다. 더미 플러그들(221D) 아래에 스탑퍼 구조물(230)을 형성하여 스토리지노드콘택플러그들(221)과 레벨링(Leveling) 구조를 형성할 수 있다. 후술하겠지만, 스토리지노드콘택플러그(221) 및 더미 플러그(221D)는 동시에 형성될 수 있다. 예를 들어, 셀어레이영역(CA) 및 셀어레이에지영역(ME)에 라인형의 폴리실리콘층을 형성한 후, 라인형의 폴리실리콘층을 식각하여 스토리지노드콘택플러그(221) 및 더미 플러그(221D)를 동시에 형성할 수 있다.
상술한 바와 같이, 셀어레이에지영역(ME)에 스탑퍼 구조물(230)을 형성하여 스토리지노드콘택플러그(221) 및 더미 플러그(221D)를 형성하기 위한 식각 난이도를 낮출 수 있고, 식각 불량을 방지할 수 있다.
스탑퍼 구조물(230)은 스페이서구조물(BLS)의 일부분과 동일한 물질로 형성될 수 있다. 예를 들어, 스탑퍼 구조물(230)은 실리콘질화물, 실리콘산화물 또는 이들의 조합을 포함할 수 있다. 스페이서구조물(BLS)을 실리콘질화물들과 실리콘산화물들의 다층 구조로 형성한 후, 스탑퍼 구조물(230)을 형성하기 위해 마스크층을 이용하여 실리콘질화물들 또는 실리콘산화물들을 일부분 잔류시킬 수 있다. 본 실시예에서, 스탑퍼 구조물(230)은 제1 스탑퍼(231) 및 제2 스탑퍼(232)의 스택을 포함할 수 있다. 제1 스탑퍼(231) 및 제2 스탑퍼(232)는 실리콘질화물을 포함할 수 있다. 제1 스탑퍼(231)와 제1스페이서(215)는 동일 물질, 예를 들어 실리콘질화물일 수 있다. 제2 스탑퍼(232)와 갭필스페이서(216)는 동일 물질, 예를 들어 실리콘질화물일 수 있다.
도 2a 내지 도 2n은 실시예들에 따른 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 2a 내지 도 2n은 도 1a의 A-A'선에 따른 제조 방법의 일예를 설명하고 있다.
도 2a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 기판(11)은 셀어레이영역(CA) 및 셀어레이에지영역(ME)을 포함할 수 있다. 소자분리층(12)에 의해 복수의 활성영역(13)이 정의된다. 소자분리층(12)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
다음으로, 기판(11) 내에 매립워드라인구조물(Buried Word line structure)이 형성될 수 있다. 매립워드라인구조물은 게이트트렌치(15), 게이트트렌치(15)의 바닥면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 매립워드라인(17), 매립워드라인(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다.
매립워드라인구조물을 형성하는 방법은 다음과 같다.
먼저, 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역들(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위해, 식각장벽으로서 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 마스크패턴에 의해 패터닝된 형상일 수 있다. 하드마스크층(14)은 실리콘산화물을 포함할 수 있다. 하드마스크층(14)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다. 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다.
도시하지 않았으나, 소자분리층(12)의 일부를 리세스시켜 게이트트렌치(15) 아래의 활성영역(13)을 돌출시킬 수 있다. 예를 들어, 게이트트렌치(15)의 길이 방향을 따라 게이트트렌치(15) 아래의 소자분리층(12)을 선택적으로 리세스시킬 수 있다. 이에 따라, 게이트트렌치(15) 아래에 핀영역(fin region, 도면부호 생략)이 형성될 수 있다. 핀영역은 채널영역의 일부가 될 수 있다.
다음으로, 게이트트렌치(15)의 바닥면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 바닥 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전율물질(high-k material), 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전율물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전율물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다.
다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(16) 상에 매립 워드라인(17)이 형성될 수 있다. 매립 워드라인(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 매립 워드라인(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 매립 워드라인(17)의 상부 표면은 활성영역(13)의 상부 표면보다 낮은 레벨일 수 있다. 매립 워드라인(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 매립 워드라인(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W) 스택으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W) 스택은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 매립 워드라인(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 매립 워드라인(17)이라고 지칭할 수 있다. 매립 워드라인(17)으로서 티타늄질화물/텅스텐(TiN/W) 스택과 폴리실리콘층의 더블 게이트 구조가 사용될 수도 있다.
다음으로, 매립 워드라인(17) 상에 게이트캡핑층(18)이 형성될 수 있다. 게이트캡핑층(18)은 절연물질을 포함할 수 있다. 매립 워드라인(17) 상에서 게이트트렌치(15)의 나머지 부분이 게이트캡핑층(18)으로 채워진다. 게이트캡핑층(18)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 게이트캡핑층(18)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 게이트캡핑층(18)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다. 게이트캡핑층(18)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 게이트캡핑층(18) 형성시 CMP(Chemical Mechanical Polishing) 공정이 수행될 수 있다.
게이트캡핑층(18) 형성 이후에, 불순물 영역들(19, 20)이 형성될 수 있다. 불순물 영역들(19, 20)은 임플란트(Implantation) 등의 도핑 공정에 의해 형성될 수 있다. 불순물 영역들(19, 20)은 제1 불순물영역(19) 및 제2 불순물영역(20)을 포함할 수 있다. 제1 및 제2 불순물영역(19, 20)은 동일 도전형의 불순물로 도핑될 수 있다. 제1 및 제2 불순물영역(19, 20)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1 불순물영역(19)은 제2 불순물영역(20)보다 더 깊을 수 있다. 제1 및 제2 불순물영역(19, 20)은 소스/드레인영역이라고 지칭될 수 있다. 제1 불순물영역(19)은 비트라인콘택플러그가 접속될 영역일 수 있고, 제2 불순물영역(20)은 스토리지노드콘택플러그가 접속될 영역일 수 있다. 제1 불순물영역(19)과 제2 불순물영역(20)은 서로 다른 활성영역(13)에 위치할 수 있다. 또한, 제1 불순물영역(19)과 제2 불순물영역(20)은 게이트트렌치들(15)에 의해 서로 이격되어 각각의 활성영역들(13)에 위치할 수도 있다.
매립 워드라인(17), 제1 및 제2 불순물영역(19, 20)에 의해 메모리셀의 셀트랜지스터가 형성될 수 있다.
도 2b에 도시된 바와 같이, 비트라인콘택홀(21)이 형성될 수 있다. 비트라인콘택홀(21)을 형성하기 위해 콘택마스크(도시 생략)을 이용하여 하드마스크층(14)을 식각할 수 있다. 비트라인콘택홀(21)은 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 비트라인콘택홀(21)에 의해 기판(11)의 일부분이 노출될 수 있다. 비트라인콘택홀(21)은 일정 선폭으로 제어된 직경을 가질 수 있다. 비트라인콘택홀(21)은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 비트라인콘택홀(21)에 의해 제1 불순물영역(19)이 노출될 수 있다. 비트라인콘택홀(21)은 활성영역(13)의 단축의 폭보다 더 큰 직경을 가질 수 있다. 따라서, 비트라인콘택홀(21)을 형성하기 위한 식각 공정에서 제1 불순물영역(19), 소자분리층(12) 및 게이트캡핑층(18)의 일부가 식각될 수 있다. 즉, 비트라인콘택홀(21) 아래의 게이트캡핑층(18), 제1 불순물영역(19) 및 소자분리층(12)이 일정 깊이 리세스될 수 있다. 이에 따라, 비트라인콘택홀(21)의 저부를 기판(11) 내부로 확장시킬 수 있다. 비트라인콘택홀(21)이 확장됨에 따라, 제1 불순물영역(19)의 표면이 리세스될 수 있고, 제1 불순물영역(19)의 표면은 활성영역(13)의 표면보다 낮은 레벨이 될 수 있다.
도 2c에 도시된 바와 같이, 예비 플러그(Pre-plug, 22A)가 형성된다. 예비 플러그(22A)는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 예를 들어, 예비 플러그(22A)는 인이 도핑된 에피택셜층, 예를 들어 SEG SiP을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그(22A)를 형성할 수 있다. 다른 실시예에서, 예비 플러그(22A)는 폴리실리콘층 증착 및 CMP 공정에 의해 형성될 수 있다. 예비 플러그(22A)는 비트라인콘택홀(21)을 채울 수 있다. 예비 플러그(22A)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다.
도 2d에 도시된 바와 같이, 비트라인도전층(23A)과 비트라인하드마스크층(24A)이 적층될 수 있다. 예비 플러그(22A) 및 하드마스크층(14) 상에 비트라인도전층(23A)과 비트라인하드마스크층(24A)을 순차적으로 적층할 수 있다. 비트라인도전층(23A)은 금속함유물질을 포함한다. 비트라인도전층(23A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인도전층(23A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 비트라인도전층(23A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 비트라인하드마스크층(24A)은 비트라인도전층(23A) 및 예비 플러그(22A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 비트라인하드마스크층(24A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 비트라인하드마스크층(24A)은 실리콘질화물로 형성될 수 있다.
도 2e에 도시된 바와 같이, 비트라인구조물을 형성할 수 있다. 비트라인구조물은 비트라인콘택플러그(22), 비트라인(23) 및 비트라인하드마스크(24)의 스택을 포함할 수 있다. 비트라인콘택플러그(22), 비트라인(23) 및 비트라인하드마스크(24)는 비트라인마스크층(도시 생략)을 이용한 식각 공정에 의해 형성될 수 있다.
비트라인마스크층을 식각장벽으로 하여 비트라인하드마스크층(24A) 및 비트라인도전층(23A)을 식각한다. 이에 따라, 비트라인(23) 및 비트라인하드마스크(24)가 형성될 수 있다. 비트라인(23)은 비트라인도전층(23A)의 식각에 의해 형성될 수 있다. 비트라인하드마스크(24)는 비트라인하드마스크층(24A)의 식각에 의해 형성될 수 있다.
연속해서, 비트라인(23)과 동일한 선폭으로, 예비 플러그(22A)를 식각할 수 있다. 이에 따라 비트라인콘택플러그(22)가 형성될 수 있다. 비트라인콘택플러그(22)는 제1 불순물영역(19) 상에 형성될 수 있다. 비트라인콘택플러그(22)는 제1 불순물영역(19)과 비트라인(23)을 상호 접속시킬 수 있다. 비트라인콘택플러그(22)는 비트라인콘택홀(21) 내에 형성될 수 있다. 비트라인콘택플러그(22)의 선폭은 비트라인콘택홀(21)의 직경보다 작다. 따라서, 비트라인콘택플러그(22)의 양측에 갭(25)이 정의될 수 있다.
상술한 바와 같이, 비트라인콘택플러그(22)가 형성되므로써 비트라인콘택홀(21) 내에 갭(25)이 형성된다. 이는 비트라인콘택플러그(22)가 비트라인콘택홀(21)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(25)은 비트라인콘택플러그(22)를 에워싸는 서라운딩 형상이 아니라, 비트라인콘택플러그(22)의 양측벽에 독립적으로 형성된다. 결국, 비트라인콘택홀(21) 내에는 하나의 비트라인콘택플러그(22)와 한 쌍의 갭(25)이 위치하며, 한 쌍의 갭(25)은 비트라인콘택플러그(22)에 의해 분리된다. 갭(25)의 저면은 소자분리층(12)의 내부로 확장될 수 있다. 갭(25)의 저면은 제1 불순물영역(19)의 리세스된 상부 표면보다 낮은 레벨일 수도 있다.
비트라인콘택플러그(22), 비트라인(23) 및 비트라인하드마스크(24)의 순서로 적층된 구조물은, 비트라인구조물이라고 지칭될 수 있다. 탑뷰로 볼 때, 비트라인구조물은 어느 한 방향으로 길게 연장된 라인 형상의 패턴구조물일 수 있다.
이웃하는 비트라인구조물들 사이에 라인형 오프닝(LO)이 정의될 수 있다. 라인형 오프닝(LO)은 비트라인구조물들에 평행할 수 있다. 라인형 오프닝(LO)에 의해 하드마스크층(14)이 노출될 수 있다. 라인형 오프닝(LO)은 셀어레이영역(CA)으로부터 셀어레이에지영역(ME)까지 연장될 수 있다. 라인형 오프닝(LO)에 의해 셀어레이에지영역(MAT)의 하드마스크층(14)도 노출될 수 있다.
도 2f에 도시된 바와 같이, 비트라인구조물들 상에 제1스페이서층(26A)이 형성될 수 있다. 제1스페이서층(26A)은 비트라인콘택플러그(22)의 양측벽 및 비트라인(23)의 양측벽을 커버링할 수 있다. 제1스페이서층(26A)은 비트라인하드마스크(24)의 양측벽 및 상부면을 커버링할 수도 있다. 제1스페이서층(26A)은 절연물질을 포함할 수 있다. 본 실시예에서, 제1스페이서층(26A)은 실리콘질화물을 포함할 수 있다.
제1스페이서층(26A) 상에 제2스페이서층(27A)이 형성될 수 있다. 제2스페이서층(27A)과 제1스페이서층(26A)과 동일 물질일 수 있다. 제2스페이서층(27A)은 실리콘질화물을 포함할 수 있다. 제2스페이서층(27A)은 제1스페이서층(26A) 상에서 비트라인구조물들의 상부면 및 측면에서 컨포멀하게 형성될 수 있다. 제2스페이서층(27A)은 비트라인콘택플러그(22) 양측의 갭(25)을 채울 수 있다.
셀어레이에지영역(ME)에 제1스페이서층(26A) 및 제2스페이서층(27A)이 형성될 수 있다. 예를 들어, 제1 스페이서층(26A) 및 제2스페이서층(27A)은 셀어레이영역(CA)으로부터 셀어레이에지영역(ME)까지 연장될 수 있다.
도 2g에 도시된 바와 같이, 마스크층(28)이 형성될 수 있다. 마스크층(28)은 셀어레이에지영역(ME)을 마스킹할 수 있다. 마스크층(28)은 포토레지스트패턴을 포함할 수 있다. 마스크층(28)에 의해 셀어레이영역(CA)의 제2스페이서층(27A)이 선택적으로 노출될 수 있다.
다음으로, 제2스페이서층(27A)의 선택적 식각이 수행될 수 있다. 예를 들어, 제2스페이서층(27A)은 비트라인콘택플러그(22) 양측의 갭(25)을 채우도록 트리밍될 수 있다. 이에 따라, 비트라인콘택플러그(22) 양측의 갭(25)에 제2스페이서층(27)이 잔류할 수 있고, 비트라인(23) 양측의 제1스페이서층(26A) 상에는 제2스페이서층(27A)이 잔류하지 않을 수 있다. 제2스페이서층(27A)이 셀어레이에지영역(ME)에 잔류할 수 있다.
갭(25)을 채우는 제2스페이서층을 '갭필스페이서(27)'라고 약칭하고, 셀어레이에지영역에 잔류하는 제2스페이서층을 '스탑 라이너(27L)'라고 약칭한다. 스탑라이너(27L) 아래에 제1스페이서층(26A)이 잔류할 수도 있다. 이하, 셀어레이에지영역(ME)에 잔류하는 제1스페이서층을 도면부호 '26L'로 도시하며, 셀어레이에지영역(ME)에 잔류하는 제1스페이서층(26L) 및 스탑 라이너(27L)의 스택을 '스탑퍼구조물(ESL)'이라고 지칭한다.
도 2h에 도시된 바와 같이, 마스크층을 제거한 후에, 스탑라이너(27L) 상에 제3스페이서층(29A)이 형성될 수 있다. 제3스페이서층(29A)은 실리콘산화물을 포함할 수 있다. 제3스페이서층(29A)은 셀어레이영역(CA) 및 셀어레이에지영역(ME)에 형성될 수 있다. 셀어레이영역(CA)에서는 제1스페이서층(26A) 상에 제3스페이서층(29A)이 형성될 수 있고, 셀어레이에지영역(ME)에서는 스탑라이너(27L) 상에 제3스페이서층(29A)이 형성될 수 있다.
도 2i에 도시된 바와 같이, 제3스페이서층(29A)을 식각하여 제3스페이서(29)를 형성할 수 있다. 제3스페이서(29)를 형성하기 위해 제3스페이서층(29A)의 에치백 공정이 수행될 수 있다. 제3스페이서(29)는 갭필스페이서(28)의 상부를 커버링할 수 있다. 제3스페이서(29)는 제1스페이서층(26A)을 사이에 두고 비트라인(23)의 양측벽에 위치할 수 있다. 셀어레이에지영역(ME)에서는 스탑라이너(27L) 상에 제3스페이서층(29A)이 잔류할 수 있다.
도 2j에 도시된 바와 같이, 제3스페이서(29) 및 제3스페이서층(29A) 상에 제4스페이서층(30A)이 형성될 수 있다. 제4스페이서층(30A)은 실리콘질화물을 포함할 수 있다.
도 2k에 도시된 바와 같이, 제4스페이서층(30A)을 선택적으로 식각하여 라인형 오프닝(LO)의 측벽에 제4스페이서(30)를 형성할 수 있다.
제4 스페이서(30)에 자기-정렬되도록 하부 물질들을 식각할 수 있다. 이에 따라, 비트라인구조물들 사이에서 활성영역(13)의 일부분을 노출시키는 복수의 리세스영역들(31)이 형성될 수 있다. 리세스 영역들(31)을 형성하기 위해 이방성 식각 또는 이방성식각과 등방성 식각의 조합을 이용할 수 있다. 예를 들어, 비트라인구조물들 사이에서 제4스페이서층(30A), 제1스페이서층(26A)을 순차적으로 이방성식각하고, 이후 노출되는 활성영역(13)의 일부분을 등방성식각할 수 있다. 다른 실시예에서, 하드마스크층(14)도 등방성식각할 수도 있다. 리세스영역들(31)에 의해 활성영역(13)의 일부분들 및 갭필스페이서(28)가 노출될 수 있다.
리세스영역들(31)은 기판(11) 내부로 확장될 수 있다. 리세스영역들(31)을 형성하는 동안에, 소자분리층(12), 게이트캡핑층(18) 및 제2 불순물영역(20)이 일정 깊이 리세스될 수 있다. 리세스영역들(31)의 바닥면은 비트라인콘택플러그(22)의 상부 표면보다 낮은 레벨일 수 있다. 리세스영역들(31)의 바닥면은 비트라인콘택플러그(22)의 바닥면보다 높은 레벨일 수 있다. 라인형 오프닝들(LO)과 리세스영역들(31)은 상호 연결될 수 있다. 라인형 오프닝들(LO)과 리세스영역들(31)의 수직 구조는 '스토리지노드콘택홀'이라고 지칭될 수 있다.
리세스영역들(31)을 형성하는 동안에 제4페이서층(30A) 및 제1스페이서층(26A)의 식각에 의해 비트라인구조물의 측벽에 스페이서구조물(BLS)이 형성될 수 있다. 스페이서구조물(BLS)은 서로 다른 유전율을 갖는 물질들을 포함할 수 있다.
스페이서구조물(BLS)은 제1스페이서(26), 제3스페이서(29) 및 제4스페이서(30)를 포함할 수 있다. 제1스페이서(26)는 비트라인콘택플러그(22) 및 비트라인(23)의 측벽에 직접 접촉할 수 있다. 제3스페이서(29)는 제1스페이서(26)를 커버링할 수 있고, 제4스페이서(30)는 제3스페이서(29)를 커버링할 수 있다. 갭필스페이서(28)와 비트라인콘택플러그(22) 사이에 제1스페이서(26)가 위치할 수 있다. 제4스페이서(30)와 제1스페이서(26) 사이에 제3스페이서(29)가 위치할 수 있다.
비트라인(23)의 측벽에는 제1스페이서(26), 제3스페이서(29) 및 제4스페이서(30)가 순차적으로 적층될 수 있다. 비트라인콘택플러그(22)의 측벽에는 제1스페이서(26) 및 갭필 스페이서(28)가 적층될 수 있다.
도 2l에 도시된 바와 같이, 라인형 오프닝들(LO) 각각을 채우는 라인 패턴들(32)이 형성될 수 있다. 라인 패턴들(32)은 라인형 오프닝들(LO) 및 리세스영역들(31)을 채울 수 있다. 라인 패턴들(32)은 제2불순물영역들(20)과 접촉할 수 있다. 라인 패턴들(32)은 비트라인구조물과 이웃할 수 있다. 탑뷰로 볼 때, 복수의 비트라인구조물 사이에 복수의 라인 패턴들(32)이 위치할 수 있다.
라인 패턴들(32)은 셀어레이영역(CA)에 형성되면서, 셀어레이에지영역(ME)까지 연장될 수 있다. 라인 패턴들(32)은 스탑퍼 구조물(ESL)에 의해 셀어레이영역(CA)과 셀어레이에지영역(ME)에서 레벨링 구조가 형성될 수 있다. 레벨링 구조는 셀어레이영역(CA)에 형성되는 라인 패턴들(32)의 저면이 셀어레이에지영역(ME)에 형성되는 라인 패턴들(32)의 저면보다 낮은 구조를 지칭하고, 이러한 레벨링 구조에 의해 후속 식각 공정의 난이도를 개선할 수 있다.
도 2m에 도시된 바와 같이, 라인 패턴들(32)에 교차하는 방향으로 연장되는 마스크층을 이용하여 라인 패턴들(32)을 식각할 수 있다. 이에 따라 복수의 콘택플러그(32P) 및 복수의 분리홈(32C)을 형성할 수 있다. 탑뷰로 볼 때, 이웃하는 비트라인구조물들 사이에 복수의 콘택플러그(32P)이 위치할 수 있고, 콘택플러그들(32P) 사이에 분리홈들(32C)이 배치될 수 있다. 분리홈(32C)을 형성하기 위한 식각 동안에, 하부의 스탑퍼 구조물(ESL)에 의해 레벨링 구조가 형성될 수 있다. 셀어레이에지영역(ME)에 형성되는 콘택플러그들은 더미 플러그(32D)라고 약칭할 수 있다. 더미 플러그들(32D)의 저면과 콘택플러그들(32P)의 저면은 서로 다른 레벨에 위치할 수 있다. 예를 들어, 콘택플러그들(32P)의 저면보다 더미 플러그들(32D)의 저면이 더 높은 레벨에 있을 수 있다.
본 실시예는, 스탑퍼 구조물(ESL)을 형성함에 따라 스토리지노드콘택플러그(221) 및 더미 플러그(221D)를 형성하기 위한 식각 난이도를 낮출 수 있고, 식각 불량을 방지할 수 있다. 스탑퍼 구조물(ESL)을 형성함에 따라 이웃하는 더미 플러그들(221D)을 분리시키도록 충분히 식각을 진행할 수 있고, 이로써 더미플러그(221D)의 미식각(unetch)으로 인한 더미 플러그들(221D)과 스토리지노드콘택플러그(221) 간의 브릿지 발생을 방지할 수 있다. 예를 들어, 스토리지노드콘택플러그(221)를 형성하기 위한 식각 공정이 완료되기 이전에 더미 플러그(221D)를 형성하기 위한 식각 공정을 완료할 수 있고, 이에 따라 이웃하는 더미 플러그들(221D)을 완전히 분리시킬 수 있다. 스토리지노드콘택플러그(221)를 형성하기 위한 식각 공정이 완료될때까지 스탑퍼 구조물(ESL)에 의해 더미 플러그(221D) 아래의 하부 구조물들이 식각되는 것을 방지할 수 있다.
도 2n에 도시된 바와 같이, 분리홈들(32C)을 채우는 플러그분리층(33)을 형성할 수 있다. 플러그분리층(33)을 형성하기 위해, 실리콘질화물의 증착 및 CMP(Chemical Mechanical Polishing)를 순차적으로 수행할 수 있다.
도시하지 않았으나, 후속하여 후속하여 스토리지노드콘택플러그(221) 상에 캐패시터의 스토리지노드를 형성할 수 있다. 다른 실시예에서, 캐패시터의 스토리지노드를 형성하기 이전에, 스토리지노드콘택플러그(221)를 에치백한 이후에, 에치백된 스토리지노드콘택플러그(221) 상에 금속실리사이드 및 금속물질을 순차적으로 형성할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 기판 202 : 소자분리층
203 : 활성영역 204 : 하드마스크층
205 : 트렌치 206 : 게이트절연층
207 : 매립워드라인 208 : 게이트캡핑층
209, 210 : 제1,2불순물영역
212 : 비트라인콘택플러그 213 : 비트라인
214 : 비트라인하드마스크 221 : 스토리지노드콘택플러그
221D : 더미 플러그 230 : 스탑퍼구조물
BLS : 스페이서구조물 CA : 셀어레이영역
ME : 셀어레이에지영역
203 : 활성영역 204 : 하드마스크층
205 : 트렌치 206 : 게이트절연층
207 : 매립워드라인 208 : 게이트캡핑층
209, 210 : 제1,2불순물영역
212 : 비트라인콘택플러그 213 : 비트라인
214 : 비트라인하드마스크 221 : 스토리지노드콘택플러그
221D : 더미 플러그 230 : 스탑퍼구조물
BLS : 스페이서구조물 CA : 셀어레이영역
ME : 셀어레이에지영역
Claims (17)
- 셀어레이영역 및 셀어레이에지영역을 포함하는 기판;
상기 기판 상부의 복수의 비트라인 구조물;
상기 셀어레이에지영역의 기판 상부에 형성된 스탑퍼 구조물;
상기 셀어레이영역의 비트라인구조물들 사이에 형성된 복수의 스토리지노드콘택플러그; 및
상기 스탑퍼 구조물 상부에 형성된 더미 플러그
를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 더미 플러그의 저면은 상기 스토리지노드콘택플러그들의 저면보다 높은 레벨에 위치하는 반도체 장치.
- 제1항에 있어서,
상기 스탑퍼 구조물은 실리콘질화물, 실리콘산화물 또는 이들의 조합을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 비트라인 구조물들의 양측벽에 형성된 다층 스페이서를 더 포함하는 반도체 장치.
- 제3항에 있어서,
상기 다층 스페이서와 상기 스탑퍼 구조물은 동일 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 비트라인 구조물은 비트라인콘택플러그, 상기 비트라인콘택플러그 상의 비트라인 및 상기 비트라인 상의 비트라인하드마스크의 적층구조를 포함하는 반도체 장치.
- 제6항에 있어서,
상기 비트라인 콘택플러그 및 비트라인의 측벽을 커버링하는 제1스페이서;
상기 제1스페이서 상에서 상기 비트라인콘택플러그의 양측벽에 위치하는 갭필스페이서; 및
상기 제1스페이서 상에서 상기 비트라인의 양측벽을 커버링하는 제2스페이서를 포함하되,
상기 스탑퍼 구조물은 상기 갭필스페이서와 동일 물질을 포함하는 반도체 장치.
- 제7항에 있어서,
상기 갭필 스페이서 및 스탑퍼 구조물은 실리콘질화물을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 스토리지노드콘택플러그 및 더미 플러그는 폴리실리콘을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 비트라인구조물들 사이의 플러그 분리층들을 더 포함하고, 상기 스토리지노드콘택플러그 및 더미 플러그는 상기 플러그 분리층들 사이에 위치하는 반도체 장치.
- 제10항에 있어서,
상기 플러그 분리층들은 실리콘질화물을 포함하는 반도체 장치.
- 기판 상부에 복수의 비트라인 구조물을 형성하는 단계;
상기 비트라인 구조물들 사이에 라인형 오프닝을 형성하는 단계;
상기 라인형 오프닝들의 에지들에 스탑퍼 구조물을 형성하는 단계;
상기 라인형 오프닝들에 각각 라인 패턴들을 채우는 단계;
상기 라인 패턴들을 식각하여 복수의 콘택플러그 및 복수의 분리홈을 형성하는 단계; 및
상기 분리홈들 내에 플러그분리층을 채우는 단계
를 포함하는 반도체 장치 제조 방법.
- 제12항에 있어서,
상기 스탑퍼 구조물을 형성하는 단계는,
상기 비트라인 구조물들 상에 스페이서층을 형성하는 단계;
상기 스페이서층 상에 상기 라인형 오프닝들의 에지들을 커버링하는 마스크층을 형성하는 단계; 및
상기 라인형 오프닝들의 에지들에 잔류하는 상기 스탑퍼 구조물을 형성하기 위해, 상기 마스크층을 이용하여 상기 스페이서층을 식각하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제12항에 있어서,
상기 스탑퍼 구조물은 실리콘질화물, 실리콘산화물 또는 이들의 조합을 포함하는 반도체 장치 제조 방법.
- 제12항에 있어서,
상기 비트라인 구조물들 사이에 라인형 오프닝을 정의하는 단계는,
상기 비트라인구조물들 상에 다층 스페이서층을 형성하는 단계를 포함하고, 상기 스탑퍼 구조물은 상기 다층 스페이서층의 일부분을 잔류시키는 반도체 장치 제조 방법.
- 제15항에 있어서,
상기 다층 스페이서층와 스탑퍼 구조물은 동일 물질을 포함하는 반도체 장치 제조 방법.
- 제12항에 있어서,
상기 라인 패턴들을 식각하여 복수의 콘택플러그 및 복수의 분리홈을 형성하는 단계는,
상기 라인 패턴들에 교차하는 방향으로 연장되는 마스크층을 형성하는 단계; 및
상기 마스크층을 이용하여 상기 라인 패턴들을 식각하는 단계
를 포함하는 반도체 장치 제조 방법.
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