CN114093941A - 一种晶体管器件、其形成方法和dram - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 239000004020 conductor Substances 0.000 claims abstract description 35
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 229910003460 diamond Inorganic materials 0.000 claims abstract description 15
- 239000010432 diamond Substances 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims description 25
- 230000004888 barrier function Effects 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000012670 alkaline solution Substances 0.000 claims description 6
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- QNRATNLHPGXHMA-XZHTYLCXSA-N (r)-(6-ethoxyquinolin-4-yl)-[(2s,4s,5r)-5-ethyl-1-azabicyclo[2.2.2]octan-2-yl]methanol;hydrochloride Chemical compound Cl.C([C@H]([C@H](C1)CC)C2)CN1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OCC)C=C21 QNRATNLHPGXHMA-XZHTYLCXSA-N 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 238000000347 anisotropic wet etching Methods 0.000 claims description 3
- 238000005260 corrosion Methods 0.000 claims description 3
- 230000007797 corrosion Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 2
- 238000009966 trimming Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 13
- 238000005549 size reduction Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000006872 improvement Effects 0.000 description 9
- 210000003739 neck Anatomy 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 238000011955 best available control technology Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
本发明涉及一种晶体管器件、其形成方法和DRAM，属于半导体技术领域，解决了现有技术中由晶体管的尺寸减小而导致的短沟道效应和电流泄露问题。晶体管器件包括：半导体衬底；栅极沟槽，位于所述半导体衬底中，所述栅极沟槽包括上部和下部，所述下部的截面呈菱形；栅介质层，位于所述栅极沟槽的内壁上；栅导体层，位于所述下部；以及隔离层，位于所述上部，其中，所述隔离层和所述栅导体层位于所述栅介质层的内壁上。改善了短沟道效应并减少了电流泄露。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶体管器件、其形成方法和DRAM。
背景技术
存储器是数字系统中用以存储大量信息的设备或部件，是计算机和数字设备中的重要组成部分。存储器可分为随机存取存储器(RAM)和只读存储器(ROM)两大类。RAM包括DRAM、PRAM、MRAM等，晶体管是制造这些RAM的关键部件之一。晶体管的栅极用于控制源极与漏极之间的电流。在理想情况下，当栅极加上合适的电压时，源极与漏极之间产生电流；反之当不施加栅极电压时，源极与漏极之间电流关断。
然而，随着RAM的集成度不断提高，晶体管的尺寸不断减小。相应地，栅极长度或沟道长度减小，栅介质层越来越薄，所以无法控制沟道电流产生短沟道效应(Short ChannelEffect)。
现有技术中有通过降低工艺温度，减少热预算以防止掺杂剂扩散或者形成更深的栅沟槽来改善短沟道效应。如图1所示，是现有技术中的一种形成DRAM中BCAT的方法。先在衬底中形成较深的沟槽，然后在沟槽中淀积栅介质层，在沟槽的下部形成栅导体层，然后将沟槽的上部通过介质材料盖层来隔离。然而随着集成电路技术的进一步微缩，现有的晶体管的源漏之间的距离仍然不足，晶体管中依然存在短沟道效应和电流泄露的技术问题，因此有必要提供一种能够更加有效改善短沟道效应的晶体管制造技术。
发明内容
鉴于上述的分析，本发明实施例旨在提供一种晶体管器件、其形成方法和DRAM，用以解决现有的由晶体管的尺寸减小而导致的短沟道效应和电流泄露问题。
一方面，本发明实施例提供了一种晶体管器件，包括：半导体衬底；栅极沟槽，位于所述半导体衬底中，所述栅极沟槽包括上部和下部，所述下部的截面呈菱形；栅介质层，位于所述栅极沟槽的内壁上；栅导体层，位于所述下部；以及隔离层，位于所述上部，其中，所述隔离层和所述栅导体层位于所述栅介质层的内壁上。
上述技术方案的有益效果如下：通过形成具有刻面的多个菱形的第二沟槽，来增加栅极长度或沟道长度的物理距离，进而增加了源极和漏极之间的物理距离，因此显著改善了短沟道效应的问题。
基于上述器件的进一步改进，所述栅导体层包括阻挡层和栅金属层，所述阻挡器和所述栅金属层的截面均呈菱形，其中，所述阻挡层包围所述栅金属层。
基于上述器件的进一步改进，所述阻挡层包括TiN；所述栅金属层包括W；以及所述隔离层包括SiN。
另一方面，本发明实施例提供了一种DRAM，包括以上所述的晶体管器件。
又一方面，本发明实施例提供了一种晶体管器件的制造方法，包括：提供半导体衬底；在所述半导体衬底中形成第一沟槽；在所述第一沟槽下方形成截面为菱形的第二沟槽；在所述第一沟槽和所述第二沟槽的内壁上形成栅介质层；在所述第二沟槽中的所述栅介质层的内壁上形成栅导体层；以及在所述栅导体层上形成隔离层。
基于上述方法的进一步改进，在所述半导体衬底中形成第一沟槽进一步包括：在所述半导体衬底上方形成氧化物层；对所述氧化物层进行蚀刻以形成第一开口；对所述半导体衬底进行继续蚀刻以形成第二开口；以及在所述第二开口中对所述半导体衬底进行修整蚀刻，使所述第二开口中的半导体衬底凹进而保持所述氧化物层未被蚀刻，其中，所述第一开口相比于所述第二开口具有突出部分，所述第一沟槽包括第一开口和第二开口。
基于上述方法的进一步改进，在形成所述第一沟槽之后并且在所述第一沟槽下方形成截面为菱形的第二沟槽之前进一步包括：在所述第一沟槽的侧壁上形成牺牲侧墙；以及将所述牺牲侧墙作为抗蚀膜，通过干蚀刻工艺使所述第一沟槽向下凹进，其中，凹进部分的深度小于
基于上述方法的进一步改进，在所述第一沟槽的侧壁和底部上形成牺牲侧墙进一步包括：在所述第一沟槽上共形沉积牺牲氧化物膜，其中，所述牺牲氧化物膜的厚度为10至
以及对所述牺牲氧化物膜的底部进行蚀刻，以在所述第一沟槽的侧壁上形成所述牺牲侧墙。
基于上述方法的进一步改进，在所述第一沟槽下方形成截面为菱形的第二沟槽进一步包括：使用基于HF的蚀刻剂对所述牺牲侧墙进行湿蚀刻，使所述牺牲侧墙的厚度大于
以及使用碱性溶液对所述凹进部分进行各向异性湿蚀刻，使所述凹进部分形成为具有刻面的菱形的第二沟槽。
基于上述方法的进一步改进，所述碱性溶液包括TMAH、KOH、和/或NH4OH。
基于上述方法的进一步改进，在形成具有刻面的菱形的第二沟槽之后，使用基于HF的湿蚀刻剂对所述第一开口的侧壁和所述牺牲侧墙进行时间蚀刻，使得所述第一开口形成为第三开口，其中，所述第三开口的侧壁和所述第二开口的侧壁在垂直方向上对准，在所述第一沟槽和所述第二沟槽的界面处形成颈部，以及所述颈部的宽度小于所述第一沟槽的宽度并小于所述菱形的第二沟槽的最大宽度。
基于上述方法的进一步改进，所述在所述第二沟槽中的所述栅介质层的内壁上形成栅导体层，进一步包括：在第一沟槽和第二沟槽中形成栅导体层并将栅导体层回刻至第二沟槽中；在所述栅导体层上形成隔离层进一步包括：利用隔离层材料填充所述第一沟槽；以及通过回蚀刻工艺去除所述第一沟槽外部的隔离层材料，其中，所述隔离层材料为氮化硅。
与现有技术相比，本发明至少可实现如下有益效果之一：
1、通过上部开口下方形成具有刻面的多个菱形的第二沟槽，使得源极与漏极之间的电流沿着菱形的第二沟槽的外围流动，从而改变源极与漏极件的电流流通路径；
2、增加了栅极长度或沟道长度的物理距离，进而增加了源极和漏极之间的物理距离，因此显著地改善了短沟道效应的技术问题；以及
3、本发明通过上部开口下方形成第二沟槽并在第二沟槽中形成字线因此增加了字线顶面的深度增加，另外埋入接触件位于字线的侧上方并且其底面深度不变，这样会增加埋入接触件和字线的间隔距离，进而减少了电流泄露，改善刷新。
本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
图1为采用现有技术所形成的晶体管器件的示意图；
图2为根据本发明实施例的晶体管器件的示意图；
图3为根据本发明实施例的晶体管器件在形成过程中的中间阶段的示意图；
图4为根据本发明实施例的晶体管器件在形成过程中的中间阶段的示意图；
图5为根据本发明实施例的晶体管器件在形成过程中的中间阶段的示意图；
图6为根据本发明实施例的晶体管器件在形成过程中的中间阶段的示意图；
图7为根据本发明实施例的晶体管器件在形成过程中的中间阶段的示意图；
图8为根据本发明实施例的晶体管器件在形成过程中的中间阶段的示意图；
图9为根据本发明实施例的晶体管器件在形成过程中的中间阶段的示意图；以及
图10为根据本发明实施例的示出了电流流经路径的晶体管器件的示意图。
附图标记：
202-半导体衬底；204-氧化物层；206-第一开口；208-第二开口；210-突出部分；212-第一沟槽(上部)；214-牺牲侧墙；216-凹进部分；218-第二沟槽(下部)；220-第三开口(开口)；222-颈部；224-栅介质层；226-阻挡层；228-栅金属层；230-隔离层；232-栅导体层；234-电流流经路径
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
动态随机存取存储器(Dynamic Random Access Memory，DRAM)包括埋入单元阵列晶体管，其中，广泛应用于DRAM中的晶体管是BCAT(Buried Channel Array Transistor，掩埋沟道阵列晶体管)。在本文的一些实施例中，将以BCAT晶体管的形成为例，对本发明的实施例进行详细说明。应当清楚，本发明的技术不仅可以应用于DRAM，也可以应用于其他的具有埋入沟道的晶体管中。
本发明的一个具体实施例，公开了一种晶体管器件。下文中，将参考图2，对本发明实施例的晶体管器件进行详细描述。
参考图2，晶体管器件包括：半导体衬底202；栅极沟槽，位于半导体衬底202中，其中，该栅极沟槽可以包括上部212(即，下文中的第一沟槽)和下部218(即，下文中的第二沟槽)，下部218的截面呈菱形；栅介质层224，位于栅极沟槽的内壁上；栅导体层，位于下部218，该栅导体层包括阻挡层226和栅金属层228，该阻挡器226和栅金属层228的截面均呈菱形，其中，阻挡层226包围栅金属层228，阻挡层226可以包括TiN和栅金属层228可以包括W；以及隔离层230，位于上部，其中，隔离层230和栅导体层位于栅介质层224的内壁上，隔离层230可以包括SiN。另外，半导体衬底202上方还形成有氧化物层，上部212包括氧化物层中的开口220和半导体衬底202中的第二开口208(参考图3)。
本发明的另一个具体实施例，公开了一种DRAM，包括以上所述的晶体管器件。在DRAM器件中，晶体管通常为BCAT(掩埋沟道晶体管)，栅极埋入于衬底的当中，从而在衬底当中有源区中产生沟道。在该晶体管上方，可以包括位线、存储节点接触以及上方的电容器，构成完整的DRAM产品。
本发明的又一个具体实施例，公开了晶体管器件的形成方法。下文中，将参照图3至图10对晶体管器件的形成方法进行详细描述。
参考图3，晶体管器件的制造方法包括：提供半导体衬底。半导体衬底的材料可以是多晶硅、单晶硅或者其他Ⅲ-Ⅴ族材料、复合半导体材料，衬底的类型也可以是SOI衬底。
参考图3和图4，在提供半导体衬底之后，在半导体衬底202中形成第一沟槽。具体地，在半导体衬底中形成第一沟槽可以进一步包括参考图3，在半导体衬底上方形成氧化物层204，该氧化物层204可以包括二氧化硅SiO2。然后，对氧化物层204进行蚀刻以形成多个第一开口206；对半导体衬底进行继续蚀刻以形成多个第二开口208；以及参考图4，在多个第二开口208中对半导体衬底202进行修整蚀刻(Trim etch)，使多个第二开口208中的半导体衬底202凹进而保持氧化物层未被蚀刻，其中，多个第一开口206相比于多个第二开口208具有突出部分210，第一沟槽212包括第一开口206和第二开口208。附图中仅示出了两个第一开口和第二开口，但是附图中第一开口和第二开口的数量仅是示例性的，而不是为了限制第一开口和第二开口的数量。
通过对氧化物层和半导体衬底进行蚀刻以及对半导体衬底进行修整蚀刻，使得接下来更容易生成牺牲侧墙。
参考图5，在形成第一沟槽212之后进一步包括：在多个第一沟槽212的侧壁(这里的侧壁为内侧壁或者内壁)上形成牺牲侧墙。具体地，在多个第一沟槽的侧壁和底部上形成牺牲侧墙进一步包括：在多个第一开口、多个第一沟槽上共形沉积牺牲氧化物膜，其中，该牺牲氧化物膜的厚度为
至
以及对牺牲氧化物膜的底部进行蚀刻，以在多个第一沟槽的侧壁上形成牺牲侧墙214。继续参考图5，在形成牺牲侧墙214之后，将牺牲侧墙214作为抗蚀膜，通过干蚀刻工艺使多个第一沟槽向下凹进，其中，多个凹进部分216的深度小于
参考图6，在形成多个凹进部分216之后，在第一沟槽212下方形成截面为菱形的第二沟槽(Recessed Channel)218。在第一沟槽212下方形成截面为菱形的第二沟槽218进一步包括：使用基于HF的蚀刻剂对牺牲侧墙214进行湿蚀刻，使牺牲侧墙的厚度大于
以及使用碱性溶液对多个凹进部分216进行各向异性湿蚀刻，使多个凹进部分216形成为具有刻面的多个菱形的第二沟槽218，其中，碱性溶液包括TMAH、KOH、和/或NH4OH。具体地，通过在第一开口206处的突出部分210作为蚀刻掩模，对底部的半导体衬底202进行蚀刻以能够形成向沟槽内部凹进的颈部222。菱形的第二沟槽的截面形状为菱形在颈部222处去除一个角而形成五边形或者类西格玛形。该菱形具有下部的两条长边、被去除一个角而剩余的边形成的两条短边。具体地，在菱形的第二沟槽在长边与短边相交的两个交叉点处具有最大宽度。菱形的第二沟槽的最大宽度大于第一沟槽的宽度，使得源极和漏极之间的电流为沿着菱形的第二沟槽的外围流动，颈部222和菱形的第二沟槽通过改变电流路径而延长了源极与漏极之间的物理，从而显著地改善短沟道效应。
在现有技术中，晶体管的形成方法包括：在衬底上形成氧化物层；对氧化物层和衬底进行蚀刻以形成开口；在开口的侧壁和底部上形成栅介质层；在开口的下部形成阻挡层和栅金属层，然后用氮化硅填充剩余开口。然而，本实施例通过形成具有刻面的多个菱形的第二沟槽，来增加栅极长度或沟道长度的物理距离，进而增加了源极和漏极之间的物理距离，因此显著改善了短沟道效应的问题。
通过侧壁上的牺牲侧墙作为抗蚀膜，能够对侧壁上的有源衬底进行保护，防止第一沟槽扩大而降低晶体管的集成度。
参考图7，在形成具有刻面的多个菱形的第二沟槽之后，使用基于HF的湿蚀刻剂对多个第一开口206的侧壁和牺牲侧墙214进行时间蚀刻(timing etch)，去除第一开口206处的突出部分210，使得多个第一开口206形成为多个第三开口220，其中，多个第三开口220的侧壁和多个第一沟槽212的侧壁在垂直方向上对准，在第一沟槽212和第二沟槽218的界面处形成颈部222，以及颈部222的宽度小于第一沟槽212的宽度并小于菱形的第二沟槽218的最大宽度。因此，该颈部222相对于第一沟槽212和第二沟槽218的侧壁，向内凹进以有助于形成菱形的第二沟槽218。
与现有技术相比较，本实施例通过时间蚀刻去除第一开口206的突出部分210，使得第三开口220的氧化物层的垂直线与第二开口208的垂直线一致，以有利于栅介质层、阻挡层、栅金属层和隔离层的形成。
参考图8，在形成菱形的第二沟槽218并且去除突出部分210之后，在第一沟槽212和第二沟槽218的内壁上形成栅介质层。具体地，第一沟槽212的侧壁上和菱形的第二沟槽218(的侧壁这里为内侧壁或者内壁)和底面上沉积氧化物材料以形成栅介质层(GateSpacer)224。
参考图9，在形成栅介质层之后，在第二沟槽218中的栅介质层的内壁上形成栅导体层232。栅导体层232可以包括阻挡层(metal barrier)226和栅金属层228，该阻挡层226和栅金属层228的截面均为菱形。具体地，在第二沟槽218中的栅介质层224的内壁上形成栅导体层232进一步包括：在第一沟槽212和第二沟槽218中形成栅导体层232并将栅导体层232回刻至第二沟槽218中。例如，在第一沟槽212和第二沟槽218中形成栅导体层232还包括：在第二沟槽218中的栅介质层224的内壁上形成阻挡层226；以及在第二沟槽218中的阻挡层226上填充栅金属层228。将栅导体层232回刻至第二沟槽218中还包括回刻第一沟槽212中的阻挡层226和栅金属层228而保留第二沟槽218中的阻挡层226和栅金属层228以及第一沟槽212和第二沟槽218中的栅介质层224。
参考图10，在形成栅金属层228之后，在栅导体232上形成隔离层(capping)230。具体地，在栅导体层232上形成隔离层230进一步包括：利用隔离层材料填充多个第一沟槽212；以及通过回蚀刻工艺去除多个第一沟槽外部的隔离层材料，其中，隔离层材料为氮化硅。
阻挡层和栅金属层构成金属字线，以及隔离层与栅金属层接触。在图10中，示出了电流流经路径234，晶体管的源极和漏极位于开口相对侧并且位于半导体衬底202的表面处。由于菱形的第二沟槽的形成，使得增加了源极和漏极之间的物理距离。
在DRAM的制造中，完成上述BACT制造后，可以进行后续的位线、存储节点的制造。例如，可以使半导体衬底进入至有源区形成位线接触凹槽，然后填充导电材料形成位线接触部，接着在半导体衬底表面形成位线，并通过位线接触部与有源区电连接。接着形成位线侧墙，以位线和侧墙为掩模进一步可使半导体衬底至有源区中，并形成存储节点接触部，最后在其上形成电容器。从而完成DRAM器件层的制造。
与现有技术相比，本发明实施例提供的晶体管器件及其形成方法至少可实现如下有益效果之一：
1、通过上部开口下方形成具有刻面的多个菱形的第二沟槽，使得源极与漏极之间的电流沿着菱形的第二沟槽的外围流动，从而改变源极与漏极件的电流流通路径；
2、增加了栅极长度或沟道长度的物理距离，进而增加了源极和漏极之间的物理距离，因此显著地改善了短沟道效应的技术问题；以及
3、本发明通过上部开口下方形成第二沟槽并在第二沟槽中形成字线因此增加了字线顶面的深度增加，另外埋入接触件位于字线的侧上方并且其底面深度不变，这样会增加埋入接触件和字线的间隔距离，进而减少了电流泄露，改善刷新。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (12)
1.一种晶体管器件，其特征在于，包括：
半导体衬底；
栅极沟槽，位于所述半导体衬底中，所述栅极沟槽包括上部和下部，所述下部的截面呈菱形；
栅介质层，位于所述栅极沟槽的内壁上；
栅导体层，位于所述下部；以及
隔离层，位于所述上部，其中，所述隔离层和所述栅导体层位于所述栅介质层的内壁上。
2.根据权利要求1所述的晶体管器件，其特征在于，
所述栅导体层包括阻挡层和栅金属层，所述阻挡器和所述栅金属层的截面均呈菱形，其中，所述阻挡层包围所述栅金属层。
3.根据权利要求1所述的晶体管器件，其特征在于，
所述阻挡层包括TiN；
所述栅金属层包括W；以及
所述隔离层包括SiN。
4.一种DRAM，其特征在于，包括权利要求1至3任一项所述的晶体管器件。
5.一种晶体管器件的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底中形成第一沟槽；
在所述第一沟槽下方形成截面为菱形的第二沟槽；
在所述第一沟槽和所述第二沟槽的内壁上形成栅介质层；
在所述第二沟槽中的所述栅介质层的内壁上形成栅导体层；以及
在所述栅导体层上形成隔离层。
6.根据权利要求5所述的晶体管器件的形成方法，其特征在于，在所述半导体衬底中形成第一沟槽进一步包括：
在所述半导体衬底上方形成氧化物层；
对所述氧化物层进行蚀刻以形成第一开口；
对所述半导体衬底进行继续蚀刻以形成第二开口；以及
在所述第二开口中对所述半导体衬底进行修整蚀刻，使所述第二开口中的半导体衬底凹进而保持所述氧化物层未被蚀刻，其中，所述第一开口相比于所述第二开口具有突出部分，所述第一沟槽包括第一开口和第二开口。
7.根据权利要求6所述的晶体管器件的形成方法，其特征在于，在形成所述第一沟槽之后并且在所述第一沟槽下方形成截面为菱形的第二沟槽之前进一步包括：
在所述第一沟槽的侧壁上形成牺牲侧墙；以及
将所述牺牲侧墙作为抗蚀膜，通过干蚀刻工艺使所述第一沟槽向下凹进，其中，凹进部分的深度小于
8.根据权利要求7所述的晶体管器件的形成方法，其特征在于，在所述第一沟槽的侧壁和底部上形成牺牲侧墙进一步包括：
在所述第一沟槽上共形沉积牺牲氧化物膜，其中，所述牺牲氧化物膜的厚度为
至
以及
对所述牺牲氧化物膜的底部进行蚀刻，以在所述第一沟槽的侧壁上形成所述牺牲侧墙。
9.根据权利要求7所述的晶体管器件的形成方法，其特征在于，在所述第一沟槽下方形成截面为菱形的第二沟槽进一步包括：
使用基于HF的蚀刻剂对所述牺牲侧墙进行湿蚀刻，使所述牺牲侧墙的厚度大于
以及
使用碱性溶液对所述凹进部分进行各向异性湿蚀刻，使所述凹进部分形成为具有刻面的菱形的第二沟槽。
10.根据权利要求9所述的晶体管器件的形成方法，其特征在于，
所述碱性溶液包括TMAH、KOH、和/或NH4OH。
11.根据权利要求9所述的晶体管器件的形成方法，其特征在于，
在形成具有刻面的菱形的第二沟槽之后，使用基于HF的湿蚀刻剂对所述第一开口的侧壁和所述牺牲侧墙进行时间蚀刻，使得所述第一开口形成为第三开口，其中，所述第三开口的侧壁和所述第二开口的侧壁在垂直方向上对准，在所述第一沟槽和所述第二沟槽的界面处形成颈部，以及所述颈部的宽度小于所述第一沟槽的宽度并小于所述菱形的第二沟槽的最大宽度。
12.根据权利要求5所述的晶体管器件的形成方法，其特征在于，
所述在所述第二沟槽中的所述栅介质层的内壁上形成栅导体层，进一步包括：在第一沟槽和第二沟槽中形成栅导体层并将栅导体层回刻至第二沟槽中；
在所述栅导体层上形成隔离层进一步包括：利用隔离层材料填充所述第一沟槽；以及通过回蚀刻工艺去除所述第一沟槽外部的隔离层材料，其中，所述隔离层材料为氮化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010751373.8A CN114093941A (zh) | 2020-07-30 | 2020-07-30 | 一种晶体管器件、其形成方法和dram |
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|---|---|---|---|---|
| WO2023226081A1 (zh) * | 2022-05-23 | 2023-11-30 | 长鑫存储技术有限公司 | 半导体结构及其制作方法、存储器 |
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2020
- 2020-07-30 CN CN202010751373.8A patent/CN114093941A/zh active Pending
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