JP2620499B2 - トレンチ構造およびその形成方法 - Google Patents
トレンチ構造およびその形成方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【０００１】
【産業上の利用分野】本発明はトレンチ構造に関する。
より具体的には、本発明は、環状の酸化物層（以下「酸
化物カラー層」と呼ぶ）、ドープされた多結晶シリコン
層、拡散障壁層を有するサイドウオール構造を有するト
レンチ構造に関する。トレンチ・サイドウオール構造
は、記憶用キャパシタ（以下「記憶ノード」と呼ぶ）用
の多結晶シリコンと酸化物カラー層間の漏洩を減少させ
る。
より具体的には、本発明は、環状の酸化物層（以下「酸
化物カラー層」と呼ぶ）、ドープされた多結晶シリコン
層、拡散障壁層を有するサイドウオール構造を有するト
レンチ構造に関する。トレンチ・サイドウオール構造
は、記憶用キャパシタ（以下「記憶ノード」と呼ぶ）用
の多結晶シリコンと酸化物カラー層間の漏洩を減少させ
る。
【０００２】
【従来の技術】トレンチ構造のキャパシタを有するＤＲ
ＡＭ（以下「トレンチＤＲＡＭ」と呼ぶ）セルに対す
る、１つの重大な欠点は、トレンチ・サイドウオールを
通る寄生サイドウオール・リーク電流である。これは
Ｎ．Ｃ．Ｃ Ｌｕ ｅｔ ａｌ，ＩＥＥＥ Ｊ． Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ＳＣ−２１：
６２７（１９８６）に説明される寄生サイドウオール・
トランジスタの形成による。寄生ＭＯＳトランジスタ
は、トレンチに隣接して形成されるチャネルのサイドウ
オール部にリーク電流を通過させる。このような漏洩
は、例えば、ビット線コンタクトから記憶ノード、記憶
ノードから基板へ生じる。この寄生サイドウオール漏洩
を減少させる１つの方法は、トレンチの最上部（トレン
チの首部）の近傍のトレンチの周りに垂直に設けられた
環状の酸化物の厚みを増加することである。しかしなが
ら、トレンチ開口のサイズは固定にして、カラーの厚み
はトレンチ内の記憶ノードの厚みを犠牲にして増加され
る。それ故、カラーの厚みを増加することは、記憶ノー
ドのコンタクトに使用されるコンタクト領域を減少し、
記憶ノード多結晶シリコンのＲＣ時定数を増加し、また
他の製造上の制限をもたらす。
ＡＭ（以下「トレンチＤＲＡＭ」と呼ぶ）セルに対す
る、１つの重大な欠点は、トレンチ・サイドウオールを
通る寄生サイドウオール・リーク電流である。これは
Ｎ．Ｃ．Ｃ Ｌｕ ｅｔ ａｌ，ＩＥＥＥ Ｊ． Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ＳＣ−２１：
６２７（１９８６）に説明される寄生サイドウオール・
トランジスタの形成による。寄生ＭＯＳトランジスタ
は、トレンチに隣接して形成されるチャネルのサイドウ
オール部にリーク電流を通過させる。このような漏洩
は、例えば、ビット線コンタクトから記憶ノード、記憶
ノードから基板へ生じる。この寄生サイドウオール漏洩
を減少させる１つの方法は、トレンチの最上部（トレン
チの首部）の近傍のトレンチの周りに垂直に設けられた
環状の酸化物の厚みを増加することである。しかしなが
ら、トレンチ開口のサイズは固定にして、カラーの厚み
はトレンチ内の記憶ノードの厚みを犠牲にして増加され
る。それ故、カラーの厚みを増加することは、記憶ノー
ドのコンタクトに使用されるコンタクト領域を減少し、
記憶ノード多結晶シリコンのＲＣ時定数を増加し、また
他の製造上の制限をもたらす。
【０００３】蓄積された情報の保存のために蓄積された
電荷の漏洩を最小にすることは、ダイナミック・ランダ
ムアクセス・メモリ（ＤＲＡＭ）の機能動作にとって重
要である。ほとんどのトレンチＤＲＡＭセルについて、
このことは他のセルの特徴に影響することなしに、寄生
サイドウオール漏洩を最低レベルにまで減少させること
を意味している。カラーの厚みのみを増加することは、
特に、記憶セルがスケールダウンされる場合に記憶セル
密度が増加するので、実行可能な手段ではない。それ
故、増加されたカラーの厚みに関連する、これらの欠点
を有しないトレンチ・サイドウオール漏洩を減少させる
他の方法を見付けだすことが望ましい。
電荷の漏洩を最小にすることは、ダイナミック・ランダ
ムアクセス・メモリ（ＤＲＡＭ）の機能動作にとって重
要である。ほとんどのトレンチＤＲＡＭセルについて、
このことは他のセルの特徴に影響することなしに、寄生
サイドウオール漏洩を最低レベルにまで減少させること
を意味している。カラーの厚みのみを増加することは、
特に、記憶セルがスケールダウンされる場合に記憶セル
密度が増加するので、実行可能な手段ではない。それ
故、増加されたカラーの厚みに関連する、これらの欠点
を有しないトレンチ・サイドウオール漏洩を減少させる
他の方法を見付けだすことが望ましい。
【０００４】
【発明が解決しようとする課題】本発明の目的は、トレ
ンチ・サイドウオールでの漏洩を減少させるトレンチ・
サイドウオール構造を提供することにある。ここに開示
するトレンチ・サイドウオール構造は現在および未来の
ＤＲＡＭについて寄生サイドウオール漏洩を減少させる
実行可能な他の手段である。
ンチ・サイドウオールでの漏洩を減少させるトレンチ・
サイドウオール構造を提供することにある。ここに開示
するトレンチ・サイドウオール構造は現在および未来の
ＤＲＡＭについて寄生サイドウオール漏洩を減少させる
実行可能な他の手段である。
【０００５】
【課題を解決するための手段】本発明は、トレンチの記
憶ノード多結晶シリコンとトレンチの酸化物カラーとの
間に設けられた高濃度ドープされた多結晶シリコン層と
拡散障壁層とを提供する。高濃度ドープされた多結晶シ
リコン層は、トレンチが内部に設けられるアレイ・ウエ
ルと同じ導電型を有する。一般的に、ＤＲＡＭセルは、
基板の表面近傍のウエル内に設けられる。アレイ・ウエ
ル・ドーピングの導電型は、基板の導電型とは反対であ
る。例えば、ｐ型ウエルを有するｎ+ 型基板を考える。
トレンチ・アレイがｐ型ウエル内に設けられると、ｐ+
型多結晶シリコン層は記憶ノード多結晶シリコン（一般
にｎ+ 型基板を有するｎ+ 型多結晶シリコン）と酸化物
カラー（例えば、トケイ酸塩［ＴＥＯＳ］または他の堆
積酸化物）の間に設けられる。拡散障壁層も付加され、
この拡散障壁層は、記憶ノード内のｐ+ 型多結晶シリコ
ン層とｎ+ 型多結晶シリコンとにオーミック接触をする
ことにより、ｐ−ｎ接合の形成を阻止する。好ましく
は、拡散障壁層は窒化チタンより構成される。他の同等
なよい拡散障壁層は窒化タンタル、または同様な拡散障
壁特性を有する他の物質である。
憶ノード多結晶シリコンとトレンチの酸化物カラーとの
間に設けられた高濃度ドープされた多結晶シリコン層と
拡散障壁層とを提供する。高濃度ドープされた多結晶シ
リコン層は、トレンチが内部に設けられるアレイ・ウエ
ルと同じ導電型を有する。一般的に、ＤＲＡＭセルは、
基板の表面近傍のウエル内に設けられる。アレイ・ウエ
ル・ドーピングの導電型は、基板の導電型とは反対であ
る。例えば、ｐ型ウエルを有するｎ+ 型基板を考える。
トレンチ・アレイがｐ型ウエル内に設けられると、ｐ+
型多結晶シリコン層は記憶ノード多結晶シリコン（一般
にｎ+ 型基板を有するｎ+ 型多結晶シリコン）と酸化物
カラー（例えば、トケイ酸塩［ＴＥＯＳ］または他の堆
積酸化物）の間に設けられる。拡散障壁層も付加され、
この拡散障壁層は、記憶ノード内のｐ+ 型多結晶シリコ
ン層とｎ+ 型多結晶シリコンとにオーミック接触をする
ことにより、ｐ−ｎ接合の形成を阻止する。好ましく
は、拡散障壁層は窒化チタンより構成される。他の同等
なよい拡散障壁層は窒化タンタル、または同様な拡散障
壁特性を有する他の物質である。
【０００６】このトレンチ・サイドウオール構造の効果
は、スレッショルド・リーク電圧を１．１Ｖシフトし、
これによりトレンチ・サイドウオールを経るサブスレシ
ョルド漏洩を減少させることである。これは漏洩の減少
において酸化物カラーの効果に付加される。それ故、本
発明を用いることにより、酸化物カラーの厚さを増加さ
せることなしにリーク電流を減少できる。あるいはま
た、本発明のトレンチ・サイドウオール構造が用いられ
るならば、漏洩を同一に保持しながら酸化物カラーの厚
さを減少できる。
は、スレッショルド・リーク電圧を１．１Ｖシフトし、
これによりトレンチ・サイドウオールを経るサブスレシ
ョルド漏洩を減少させることである。これは漏洩の減少
において酸化物カラーの効果に付加される。それ故、本
発明を用いることにより、酸化物カラーの厚さを増加さ
せることなしにリーク電流を減少できる。あるいはま
た、本発明のトレンチ・サイドウオール構造が用いられ
るならば、漏洩を同一に保持しながら酸化物カラーの厚
さを減少できる。
【０００７】トレンチ構造は、まずトレンチをエッチン
グすることにより形成する。これは、酸化物または窒化
物マスクを使用して、シリコン基板を所望のトレンチ深
さに等方性エッチングすることにより行われる。キャパ
シタ絶縁体が形成され、トレンチは多結晶シリコンで充
填され、平坦化され、ウエルより深く掘り下げられる。
一例では、ｎ+ 型基板、ｐ型ウエルとｎ+ 型多結晶シリ
コン充填物が使用される。酸化物カラーとしてのＴＥＯ
Ｓの薄い層が堆積され、続いて薄いｐ+ 型多結晶シリコ
ン層が堆積される。次に、多結晶シリコン層とＴＥＯＳ
層は、スペーサを形成するため等方性エッチングされ
る。次に、窒化チタンの薄い層が堆積され、引き続いて
ｎ+ 型多結晶シリコンが堆積される。次に、ｎ+ 型多結
晶シリコンは平坦化され掘り下げられる。そして露出さ
れた窒化チタンはエッチング除去される。次に、通常の
処理を用いて、サイドウオールを有するトレンチを包む
所望のセル構造が形成される。
グすることにより形成する。これは、酸化物または窒化
物マスクを使用して、シリコン基板を所望のトレンチ深
さに等方性エッチングすることにより行われる。キャパ
シタ絶縁体が形成され、トレンチは多結晶シリコンで充
填され、平坦化され、ウエルより深く掘り下げられる。
一例では、ｎ+ 型基板、ｐ型ウエルとｎ+ 型多結晶シリ
コン充填物が使用される。酸化物カラーとしてのＴＥＯ
Ｓの薄い層が堆積され、続いて薄いｐ+ 型多結晶シリコ
ン層が堆積される。次に、多結晶シリコン層とＴＥＯＳ
層は、スペーサを形成するため等方性エッチングされ
る。次に、窒化チタンの薄い層が堆積され、引き続いて
ｎ+ 型多結晶シリコンが堆積される。次に、ｎ+ 型多結
晶シリコンは平坦化され掘り下げられる。そして露出さ
れた窒化チタンはエッチング除去される。次に、通常の
処理を用いて、サイドウオールを有するトレンチを包む
所望のセル構造が形成される。
【０００８】
【実施例】以上に述べた通り、本発明の広い概念は、ト
レンチ・サイドウオール漏洩の減少を補助するトレンチ
・サイドウオール構造に向けられている。図６に最も良
く示されているトレンチ・サイドウオール構造は、酸化
物カラー層１８と、隣接するドープされた多結晶シリコ
ン層２０と、これに隣接する拡散障壁層２６とを有して
いる。ドープされた多結晶シリコン層２０と拡散障壁層
２６はトレンチ記憶ノード多結晶シリコン２８から酸化
物カラー層１８を分離する。このサイドウオール構造
は、トレンチ・サイドウオールに隣接するウエルを通
り、例えば記憶ノード多結晶シリコン２８から基板１０
への漏洩を減少することを助ける。
レンチ・サイドウオール漏洩の減少を補助するトレンチ
・サイドウオール構造に向けられている。図６に最も良
く示されているトレンチ・サイドウオール構造は、酸化
物カラー層１８と、隣接するドープされた多結晶シリコ
ン層２０と、これに隣接する拡散障壁層２６とを有して
いる。ドープされた多結晶シリコン層２０と拡散障壁層
２６はトレンチ記憶ノード多結晶シリコン２８から酸化
物カラー層１８を分離する。このサイドウオール構造
は、トレンチ・サイドウオールに隣接するウエルを通
り、例えば記憶ノード多結晶シリコン２８から基板１０
への漏洩を減少することを助ける。
【０００９】本発明は、トレンチ・サイドウオール構造
が形成される製造方法を説明することにより容易に理解
される。図１を参照すると、ｐ型ウエル１２が形成され
たｎ+ 型半導体基板１０が示されている。トレンチ１４
は基板１０内に一部はｐ型ウエル１２内に形成されてい
る。多結晶シリコン充填物１６はウエル１２より低いレ
ベルまで掘り下げられる。８はウエルの端部を示してい
る。図２に示すように、酸化物カラー層１８は、均一か
つ対称性を有するように(以下「コンフォーマルに」と
呼ぶ)トレンチ内に堆積され、酸化物カラー層上に、ド
ープされた多結晶シリコン層２０が酸化物カラー層に隣
接してコンフォーマルに堆積される。次に、酸化物カラ
ー層１８とドープされたシリコン層２０は、多結晶シリ
コン充填物１６に隣接するトレンチの底面２２から、こ
れらの層を取り除くため等方的にエッチングされる（図
３参照）。等方性エッチングの使用により、酸化物カラ
ー層１８とドープされた多結晶シリコン層２０はトレン
チの垂直なサイドウオール２４上に残る。
が形成される製造方法を説明することにより容易に理解
される。図１を参照すると、ｐ型ウエル１２が形成され
たｎ+ 型半導体基板１０が示されている。トレンチ１４
は基板１０内に一部はｐ型ウエル１２内に形成されてい
る。多結晶シリコン充填物１６はウエル１２より低いレ
ベルまで掘り下げられる。８はウエルの端部を示してい
る。図２に示すように、酸化物カラー層１８は、均一か
つ対称性を有するように(以下「コンフォーマルに」と
呼ぶ)トレンチ内に堆積され、酸化物カラー層上に、ド
ープされた多結晶シリコン層２０が酸化物カラー層に隣
接してコンフォーマルに堆積される。次に、酸化物カラ
ー層１８とドープされたシリコン層２０は、多結晶シリ
コン充填物１６に隣接するトレンチの底面２２から、こ
れらの層を取り除くため等方的にエッチングされる（図
３参照）。等方性エッチングの使用により、酸化物カラ
ー層１８とドープされた多結晶シリコン層２０はトレン
チの垂直なサイドウオール２４上に残る。
【００１０】図４に示すように、次に、拡散障壁層２６
が、底面２２とドープされたシリコン層２０に隣接する
ように、コンフォーマルに堆積される。次に、図５に示
すように、例えばｎ+ 型多結晶シリコンを用いて、トレ
ンチを充填して、記憶ノードを構成する。記憶ノード２
８は平坦化され掘り下げられ、その後露出拡散障壁層２
６はエッチング除去される（図６参照）。これにより、
酸化物カラー１８、ドープされた多結晶シリコン層２
０、拡散障壁層２６のトレンチ・サイドウオール構造に
より記憶ノード２８を有するトレンチ構造が残される。
次に、既知の技術による処理を用いて、トレンチを利用
した様々なセル構造を形成することができる。このよう
な構造は、トレンチ・サイドウオール漏洩が問題である
場合には常に有用であり、このような漏洩の低減は本発
明により実現できる。
が、底面２２とドープされたシリコン層２０に隣接する
ように、コンフォーマルに堆積される。次に、図５に示
すように、例えばｎ+ 型多結晶シリコンを用いて、トレ
ンチを充填して、記憶ノードを構成する。記憶ノード２
８は平坦化され掘り下げられ、その後露出拡散障壁層２
６はエッチング除去される（図６参照）。これにより、
酸化物カラー１８、ドープされた多結晶シリコン層２
０、拡散障壁層２６のトレンチ・サイドウオール構造に
より記憶ノード２８を有するトレンチ構造が残される。
次に、既知の技術による処理を用いて、トレンチを利用
した様々なセル構造を形成することができる。このよう
な構造は、トレンチ・サイドウオール漏洩が問題である
場合には常に有用であり、このような漏洩の低減は本発
明により実現できる。
【００１１】種々の材料と方法を用いて、トレンチ・サ
イドウオール構造を形成し、設けることができる。好適
な実施例では、ｎ+ 型多結晶シリコン記憶ノードを有す
るトレンチを持つｎ+ 型基板上のｐ型ウエル・アレイ内
に、トレンチ・サイドウオール構造を用いる。ＴＥＯＳ
酸化物カラーが設けられ、これに隣接してｐ+ 型ドープ
多結晶シリコンが設けられ、これに隣接して窒化チタン
拡散障壁層が設けられる。この構造は、例えばトレンチ
記憶ノードから酸化物カラーに隣接するウエルを通って
基板へのトレンチ・サイドウオール漏洩を効果的に減少
させる。その他の組合せもまた可能である。例えば、内
部にｐ+ 型記憶ノード多結晶シリコンを有するｐ+ 型基
板上のｎ型ウエル・アレイを使用できる。この構造に対
して、ｎ+ 型多結晶シリコン層が、酸化物カラーと窒化
チタン拡散障壁との間に設けられる。さらに、酸化物カ
ラーに対する適切な物質として、窒化シリコンまたは他
の酸化物形態のものが使用できる。拡散障壁層に対する
他の適切な物質は、例えば窒化タンタルである。ｐ+ 型
ドープ多結晶シリコン層は、アレイ・ウエルと同じ導電
型を有する。それ故、仮にトレンチがｎ+ ウエル内に設
けられると、ｎ+ 型ドープ多結晶シリコン層は記憶ノー
ド多結晶シリコンと酸化物カラーとの間に設けられるよ
うになる。
イドウオール構造を形成し、設けることができる。好適
な実施例では、ｎ+ 型多結晶シリコン記憶ノードを有す
るトレンチを持つｎ+ 型基板上のｐ型ウエル・アレイ内
に、トレンチ・サイドウオール構造を用いる。ＴＥＯＳ
酸化物カラーが設けられ、これに隣接してｐ+ 型ドープ
多結晶シリコンが設けられ、これに隣接して窒化チタン
拡散障壁層が設けられる。この構造は、例えばトレンチ
記憶ノードから酸化物カラーに隣接するウエルを通って
基板へのトレンチ・サイドウオール漏洩を効果的に減少
させる。その他の組合せもまた可能である。例えば、内
部にｐ+ 型記憶ノード多結晶シリコンを有するｐ+ 型基
板上のｎ型ウエル・アレイを使用できる。この構造に対
して、ｎ+ 型多結晶シリコン層が、酸化物カラーと窒化
チタン拡散障壁との間に設けられる。さらに、酸化物カ
ラーに対する適切な物質として、窒化シリコンまたは他
の酸化物形態のものが使用できる。拡散障壁層に対する
他の適切な物質は、例えば窒化タンタルである。ｐ+ 型
ドープ多結晶シリコン層は、アレイ・ウエルと同じ導電
型を有する。それ故、仮にトレンチがｎ+ ウエル内に設
けられると、ｎ+ 型ドープ多結晶シリコン層は記憶ノー
ド多結晶シリコンと酸化物カラーとの間に設けられるよ
うになる。
【００１２】技術上既知の様々なエッチング法と堆積法
を用いて、トレンチ・サイドウオール構造の種々の層を
形成することができる。例えば、酸化物カラー、ドープ
された多結晶シリコン層および拡散障壁層の堆積は、コ
ンフォーマルな堆積層を与える化学気相成長法のような
方法によりなされるべきである。スパッタリング技術ま
たはプラズマ堆積も、コンフォーマルな堆積が達成でき
る場合に限り使用できる。等方性エッチングは、エッチ
ングされる物質に依存する適切なエッチャントを使用で
きる。好適な実施例の場合、ｐ+ 型ドープ多結晶シリコ
ンの等方性エッチングは、ほう素または塩素を主成分と
する化学物質を使用する反応性イオンエッチングにより
実行できる。酸化物層の等方性エッチングは、フッ素を
主成分とする化学物質を使用した反応性イオンエッチン
グにより行われる。塩素を主成分とする化学物質を用い
た反応性イオンエッチングを使用して、窒化チタンをエ
ッチングできる。窒化タンタルのエッチングは窒化チタ
ンのエッチングと同様である。
を用いて、トレンチ・サイドウオール構造の種々の層を
形成することができる。例えば、酸化物カラー、ドープ
された多結晶シリコン層および拡散障壁層の堆積は、コ
ンフォーマルな堆積層を与える化学気相成長法のような
方法によりなされるべきである。スパッタリング技術ま
たはプラズマ堆積も、コンフォーマルな堆積が達成でき
る場合に限り使用できる。等方性エッチングは、エッチ
ングされる物質に依存する適切なエッチャントを使用で
きる。好適な実施例の場合、ｐ+ 型ドープ多結晶シリコ
ンの等方性エッチングは、ほう素または塩素を主成分と
する化学物質を使用する反応性イオンエッチングにより
実行できる。酸化物層の等方性エッチングは、フッ素を
主成分とする化学物質を使用した反応性イオンエッチン
グにより行われる。塩素を主成分とする化学物質を用い
た反応性イオンエッチングを使用して、窒化チタンをエ
ッチングできる。窒化タンタルのエッチングは窒化チタ
ンのエッチングと同様である。
【００１３】好適な実施例のサイドウオール構造は、開
口寸法が約０．５μｍのトレンチの内側に設けられ、厚
さが約１０ｎｍの拡散層、厚さが約１００ｎｍのドープ
された多結晶シリコン、厚さが約２５ｎｍの酸化物カラ
ーを有している。これらの層の厚さは、所望の漏洩減少
に応じて変更できる。好適な実施例では、サブスレショ
ルド漏洩は１．１Ｖの電圧バイアス（バンドギャップ）
により減少する。本発明のサイドウオール構造が用いら
れるならば、厚い酸化物カラーと同じサイドウオール漏
洩を維持しながら、酸化物カラーの厚さを減らすことも
できる。
口寸法が約０．５μｍのトレンチの内側に設けられ、厚
さが約１０ｎｍの拡散層、厚さが約１００ｎｍのドープ
された多結晶シリコン、厚さが約２５ｎｍの酸化物カラ
ーを有している。これらの層の厚さは、所望の漏洩減少
に応じて変更できる。好適な実施例では、サブスレショ
ルド漏洩は１．１Ｖの電圧バイアス（バンドギャップ）
により減少する。本発明のサイドウオール構造が用いら
れるならば、厚い酸化物カラーと同じサイドウオール漏
洩を維持しながら、酸化物カラーの厚さを減らすことも
できる。
【００１４】本発明を、特に好適な実施例を参照して説
明したが、本発明の趣旨と範囲から逸脱することなく種
々の変更を行うことができることは当業者には理解でき
るであろう。
明したが、本発明の趣旨と範囲から逸脱することなく種
々の変更を行うことができることは当業者には理解でき
るであろう。
【図１】トレンチの断面図である。
【図２】酸化物カラーとドープされた多結晶シリコンの
堆積後の図１に示したトレンチの断面図である。
堆積後の図１に示したトレンチの断面図である。
【図３】スペーサを形成するために酸化物カラーとドー
プされた多結晶シリコンを等方性エッチングした後の図
２に示したトレンチの断面図である。
プされた多結晶シリコンを等方性エッチングした後の図
２に示したトレンチの断面図である。
【図４】拡散障壁層を堆積した後の図３に示したトレン
チの断面図である。
チの断面図である。
【図５】トレンチの記憶ノードを形成するためにトレン
チをｎ+ 型多結晶シリコンで充填した後の図４に示した
トレンチの断面図である。
チをｎ+ 型多結晶シリコンで充填した後の図４に示した
トレンチの断面図である。
【図６】ｎ+ 型多結晶シリコンを平坦化し堀り下げ、拡
散障壁層をエッチング除去した後の図４に示したトレン
チの断面図である。
散障壁層をエッチング除去した後の図４に示したトレン
チの断面図である。
８ ウエルの端部 １０ 基板 １２ ウエル １４ トレンチ １６ 多結晶シリコン充填物 １８ 酸化物カラー層 ２０ ドープされた多結晶シリコン層 ２２ 底面 ２４ 垂直なサイドウオール ２６ 拡散障壁層 ２８ 記憶ノード
Claims (6)
- 【請求項１】多結晶シリコンからなる記憶用キャパシタ
と、 記憶用キャパシタを取り囲み、記憶用キャパシタに隣接
した拡散障壁層と、拡散障壁層の外側に隣接したドープ
された多結晶シリコン層と、ドープされた多結晶シリコ
ン層の外側に隣接した環状の酸化物層とからなるトレン
チ・サイドウオールと、 を含むトレンチ構造。 - 【請求項２】環状の酸化物層は、トケイ酸塩（ＴＥＯ
Ｓ）および酸化シリコンより成る群より選択された物質
により構成されることを特徴とする請求項１記載のトレ
ンチ構造。 - 【請求項３】拡散障壁層は、窒化チタンおよび窒化タン
タルより成る群より選択された物質により構成されるこ
とを特徴とする請求項１記載のトレンチ構造。 - 【請求項４】トレンチ・サイドウオールおよび記憶用キ
ャパシタは、基板上のシリコン領域に設けられ、さら
に、ドープされた多結晶シリコン層は、シリコン領域と
同じ導電型を有することを特徴とする請求項１記載のト
レンチ構造。 - 【請求項５】記憶用キャパシタがＤＲＡＭセルの記憶用
キャパシタとして利用されることを特徴とする請求項１
記載のトレンチ構造。 - 【請求項６】（ａ）半導体基板内に、エッチングによ
り、基板主面とほぼ垂直なサイドウオールと、基板主面
とほぼ水平な底面とを有するトレンチを形成する工程
と、 （ｂ）垂直なサイドウオールと水平な底面上に環状の酸
化物層を堆積する工程と、 （ｃ）環状の酸化物層上にドープされた多結晶シリコン
層を堆積する工程と、 （ｄ）垂直なサイドウオール上の環状の酸化物層上のみ
のドープされた多結晶シリコン層が残るように、トレン
チ底面上のドープされた多結晶シリコン層および環状の
酸化物層を異方性エッチングする工程と、 （ｅ）ドープされた多結晶シリコン層とトレンチ底面上
に拡散障壁層を堆積する工程と、 （ｆ）拡散障壁層で囲まれたトレンチ内に多結晶シリコ
ンを充填する工程と、 を含むトレンチ構造の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US956125 | 1992-10-02 | ||
| US07/956,125 US5283453A (en) | 1992-10-02 | 1992-10-02 | Trench sidewall structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196552A JPH06196552A (ja) | 1994-07-15 |
| JP2620499B2 true JP2620499B2 (ja) | 1997-06-11 |
Family
ID=25497779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5219471A Expired - Lifetime JP2620499B2 (ja) | 1992-10-02 | 1993-09-03 | トレンチ構造およびその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5283453A (ja) |
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| JP (1) | JP2620499B2 (ja) |
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|---|---|---|---|---|
| US5451809A (en) * | 1994-09-07 | 1995-09-19 | Kabushiki Kaisha Toshiba | Smooth surface doped silicon film formation |
| US5593912A (en) * | 1994-10-06 | 1997-01-14 | International Business Machines Corporation | SOI trench DRAM cell for 256 MB DRAM and beyond |
| US6207494B1 (en) * | 1994-12-29 | 2001-03-27 | Infineon Technologies Corporation | Isolation collar nitride liner for DRAM process improvement |
| US5717628A (en) * | 1996-03-04 | 1998-02-10 | Siemens Aktiengesellschaft | Nitride cap formation in a DRAM trench capacitor |
| US5618751A (en) * | 1996-05-23 | 1997-04-08 | International Business Machines Corporation | Method of making single-step trenches using resist fill and recess |
| DE19621855C2 (de) * | 1996-05-31 | 2003-03-27 | Univ Dresden Tech | Verfahren zur Herstellung von Metallisierungen auf Halbleiterkörpern unter Verwendung eines gepulsten Vakuumbogenverdampfers |
| US6232233B1 (en) * | 1997-09-30 | 2001-05-15 | Siemens Aktiengesellschaft | Methods for performing planarization and recess etches and apparatus therefor |
| US5963814A (en) * | 1997-10-28 | 1999-10-05 | Micron Technology, Inc. | Method of forming recessed container cells by wet etching conductive layer and dissimilar layer formed over conductive layer |
| US6583457B1 (en) * | 1997-10-28 | 2003-06-24 | Micron Technology, Inc. | Recessed container cells and method of forming the same |
| US6057216A (en) * | 1997-12-09 | 2000-05-02 | International Business Machines Corporation | Low temperature diffusion process for dopant concentration enhancement |
| US6190955B1 (en) | 1998-01-27 | 2001-02-20 | International Business Machines Corporation | Fabrication of trench capacitors using disposable hard mask |
| US6066566A (en) * | 1998-01-28 | 2000-05-23 | International Business Machines Corporation | High selectivity collar oxide etch processes |
| EP0981164A3 (en) | 1998-08-18 | 2003-10-15 | International Business Machines Corporation | Low resistance fill for deep trench capacitor |
| GB2341483B (en) * | 1998-09-11 | 2003-10-01 | Siemens Plc | Improved process for dram cell production |
| US6194736B1 (en) | 1998-12-17 | 2001-02-27 | International Business Machines Corporation | Quantum conductive recrystallization barrier layers |
| US6541371B1 (en) | 1999-02-08 | 2003-04-01 | Novellus Systems, Inc. | Apparatus and method for depositing superior Ta(N)/copper thin films for barrier and seed applications in semiconductor processing |
| US6259129B1 (en) | 1999-04-20 | 2001-07-10 | International Business Machines Corporation | Strap with intrinsically conductive barrier |
| US6236077B1 (en) | 1999-04-20 | 2001-05-22 | International Business Machines Corporation | Trench electrode with intermediate conductive barrier layer |
| US6326277B1 (en) | 1999-08-30 | 2001-12-04 | Micron Technology, Inc. | Methods of forming recessed hemispherical grain silicon capacitor structures |
| US6693320B1 (en) * | 1999-08-30 | 2004-02-17 | Micron Technology, Inc. | Capacitor structures with recessed hemispherical grain silicon |
| US6303424B1 (en) * | 1999-10-21 | 2001-10-16 | United Microelectronics Corp. | Method for fabricating a buried bit line in a DRAM cell |
| DE19956078B4 (de) * | 1999-11-22 | 2006-12-28 | Infineon Technologies Ag | Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators |
| JP4497260B2 (ja) * | 2000-08-31 | 2010-07-07 | エルピーダメモリ株式会社 | 半導体集積回路装置およびその製造方法 |
| US6503845B1 (en) * | 2001-05-01 | 2003-01-07 | Applied Materials Inc. | Method of etching a tantalum nitride layer in a high density plasma |
| KR100417211B1 (ko) * | 2001-12-20 | 2004-02-05 | 동부전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| DE10328634B3 (de) * | 2003-06-26 | 2004-10-21 | Infineon Technologies Ag | Verfahren zur Herstellung eines Buried-Strap-Kontakts für einen Speicherkondensator |
| US6953724B2 (en) * | 2003-09-25 | 2005-10-11 | International Business Machines Corporation | Self-limited metal recess for deep trench metal fill |
| TWI229414B (en) * | 2003-10-03 | 2005-03-11 | Promos Technologies Inc | Method of fabricating deep trench capacitor |
| US7754601B2 (en) * | 2008-06-03 | 2010-07-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor interconnect air gap formation process |
| KR101608902B1 (ko) * | 2009-11-12 | 2016-04-05 | 삼성전자주식회사 | 소자 분리 구조물을 갖는 반도체 소자 |
| US8642423B2 (en) | 2011-11-30 | 2014-02-04 | International Business Machines Corporation | Polysilicon/metal contact resistance in deep trench |
| US9881870B2 (en) * | 2015-12-30 | 2018-01-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9960118B2 (en) | 2016-01-20 | 2018-05-01 | Globalfoundries Inc. | Contact using multilayer liner |
| CN109326596B (zh) * | 2017-08-01 | 2022-05-03 | 联华电子股份有限公司 | 具有电容连接垫的半导体结构与电容连接垫的制作方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4605947A (en) * | 1983-03-07 | 1986-08-12 | Motorola Inc. | Titanium nitride MOS device gate electrode and method of producing |
| JPS6072261A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 半導体装置 |
| US4914739A (en) * | 1984-10-31 | 1990-04-03 | Texas Instruments, Incorporated | Structure for contacting devices in three dimensional circuitry |
| US4621414A (en) * | 1985-03-04 | 1986-11-11 | Advanced Micro Devices, Inc. | Method of making an isolation slot for integrated circuit structure |
| US4689871A (en) * | 1985-09-24 | 1987-09-01 | Texas Instruments Incorporated | Method of forming vertically integrated current source |
| DE3780840T2 (de) * | 1986-03-03 | 1993-03-25 | Fujitsu Ltd | Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff. |
| US4785337A (en) * | 1986-10-17 | 1988-11-15 | International Business Machines Corporation | Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| JPS63193562A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | バイポ−ラトランジスタの製造方法 |
| US4783248A (en) * | 1987-02-10 | 1988-11-08 | Siemens Aktiengesellschaft | Method for the production of a titanium/titanium nitride double layer |
| JP2807226B2 (ja) * | 1987-09-12 | 1998-10-08 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH01120050A (ja) * | 1987-11-02 | 1989-05-12 | Hitachi Ltd | 半導体記憶装置 |
| JPH01222469A (ja) * | 1988-03-01 | 1989-09-05 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
| US4914740A (en) * | 1988-03-07 | 1990-04-03 | International Business Corporation | Charge amplifying trench memory cell |
| JPH01227468A (ja) * | 1988-03-08 | 1989-09-11 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH0770617B2 (ja) * | 1989-05-15 | 1995-07-31 | 株式会社東芝 | 半導体記憶装置 |
| US5021849A (en) * | 1989-10-30 | 1991-06-04 | Motorola, Inc. | Compact SRAM cell with polycrystalline silicon diode load |
| US5164333A (en) * | 1990-06-19 | 1992-11-17 | Siemens Aktiengesellschaft | Method for manufacturing a multi-layer gate electrode for a mos transistor |
| JPH0449654A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 半導体メモリ |
-
1992
- 1992-10-02 US US07/956,125 patent/US5283453A/en not_active Expired - Fee Related
-
1993
- 1993-09-03 JP JP5219471A patent/JP2620499B2/ja not_active Expired - Lifetime
- 1993-09-10 EP EP19930480127 patent/EP0591084A3/en not_active Withdrawn
- 1993-12-10 US US08/166,306 patent/US5521114A/en not_active Expired - Fee Related
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