KR20030038742A - 반도체 메모리 및 반도체 메모리 셀을 제조하는 방법 - Google Patents

반도체 메모리 및 반도체 메모리 셀을 제조하는 방법 Download PDF

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Abstract

트렌치 캐패시터 및 선택 트랜지스터를 구비한 반도체 메모리 셀 및 이를 제조하는 방법. 본 발명은 반도체 메모리 셀(1)에 관한 것이고, 상기 반도체 메모리 셀(1)은 기판(2)에 형성되고, 트렌치 캐패시터(3) 및 선택 트랜지스터(4)를 포함한다. 트렌치 캐패시터(3)는 캐패시터 유전체(8) 및 도전성 트렌치 충진재(10)를 포함한다. 에피택셜 층(24)이 형성된 확산 장벽(19)이 도전성 트렌치 충진재(10) 상에 배치된다. 선택 트랜지스터(4)가 상기 트렌치 캐패시터(3)상에 평면 트랜지스터로서 배치되고, 상기 선택 트랜지스터(4)의 드레인 도핑 영역(13)은 에피택셜 층(24)에 배치된다.

Description

반도체 메모리 및 반도체 메모리 셀을 제조하는 방법{SEMICONDUCTOR MEMORY CELL COMPRISING A TRENCH CAPACITOR AND A SELECT TRANSISTOR AND A METHOD FOR THE PRODUCTION THEREOF}
DRAM(dynamic random access memory)과 같은 전하를 저장하기 위한 캐패시터를 사용한다. 이 경우에 캐패시터의 전하의 상태는 데이터 비트를 나타낸다.
DRAM 칩은 행과 열의 형태로 배열된 메모리 셀의 매트릭스를 포함하고 있고, 워드 라인과 비트 라인에 의해 구동된다. 메모리 셀로부터의 데이터의 판독 또는 메모리 셀로의 데이터의 기록은 적절한 워드 라인 및 비트 라인을 활성화시킴으로써 구현된다.
DRAM 메모리 셀은 통상적으로 캐패시터에 접속된 트랜지스터를 포함하고 있다. 트랜지스터는 게이트에 의해 제어되는 채널에 의해 서로 분리되어 있는 두개의 확산영역을 포함하고 있다. 전류 흐름의 방향에 따라서, 하나의 확산 영역은 드레인으로 간주되고, 다른 확산 영역은 소스로 간주된다. 드레인 영역은 비트 라인에 접속되고, 소스 영역은 트렌치 캐패시터에 접속되고, 게이트는 워드 라인에 접속된다. 적절한 전압을 게이트에 인가함으로써, 채널을 지나는, 드레인 영역과 소스 영역 사이의 전류의 흐름이 스위치 온 및 스위치 오프되도록 트랜지스터가 제어된다.
캐패시터에 저장된 전하는 누설 전류로 인해서 시간이 경과함에 따라 감소된다. 전하가 임계값 이하의 소정의 레벨로 감소되기 전에, 캐패시터는 리프레시(refresh)되어야 한다. 이 때문에, 이들 메모리 셀은 DRAM으로 간주된다. 트렌치 캐패시터와 선택 트랜지스터를 구비한 반도체 메모리의 전형적인 구조가 미국 특허 제 5,867,420 호에 개시되어 있다.
공지된 DRAM의 변형예에 있어서의 한가지 문제는 트렌치 캐패시터를 위해 충분히 큰 캐패시턴스를 생성하는 것이다. 이 문제는 반도체 소자의 소형화가 진행됨에 따라 앞으로 더 심각하게 될 것이다. 계속되는 집적도의 향상은 메모리 셀당 이용가능한 영역과 트렌치 캐패시터의 캐패시턴스가 점점 더 감소될 것이라는 것을 의미한다. 트렌치 캐패시터의 지나치게 낮은 캐패시턴스는 메모리 디바이스의 성능 및 사용가능성에 역효과를 줄 수 있고, 이는 지나치게 적은 전하량이 트렌치 캐패시터에 저장되어 있기 때문이다.
예컨대, 감지 증폭기는 메모리 셀에 위치된 정보를 확실하게 판독하기 위해, 충분한 신호 레벨을 필요로 한다. 트렌치 캐패시터의 저장 캐패시턴스 대 비트 라인 캐패시턴스의 비율은 신호 레벨을 결정할 때 중요하다. 트렌치 캐패시터의 저장 캐패시턴스가 너무 낮으면, 상기 비율은 감지 증폭기에서 적절한 신호를 생성하기에는 너무 작을 수 있다.
낮은 저장 캐패시턴스도, 트렌치 캐패시터에 저장된 전하량이 그 캐패시턴스로 제한되고, 누설 전류로 인해서 계속 감소되기 때문에, 더 높은 리프레시 빈도가 필요하다. 전하량이 저장 캐패시터의 최소 전하량 이하로 떨어지면, 캐패시터에 저장된 정보가 접속된 감지 증폭기에 의해 판독되는 것을 더 이상 불가능하고, 정보는 손실되어서, 판독에러가 발생한다.
판독 에러를 피하는 한가지 방법은 누설 전류를 감소시키는 것이다. 누설 전류는 한편으로는 트랜지스터에 의해 감소될 수 있고, 다른 편으로는 캐패시터 유전체와 같은 유전체에 의해 감소될 수 있다. 바람직하지 않게도 감소된 보유 시간(retention time)은 이러한 방법에 의해 길어질 수 있다.
트렌치 캐패시터는 통상적으로 DRAM에서 사용된다. 트렌치 캐패시터는 실리콘 기판에 형성된 3차원 구조를 가지고 있다. 트렌치 캐패시터 전극 영역의 증가 및 트렌치 캐패시터의 캐패시턴스의 증가는 이들을 기판에 더 깊게 에칭함으로써 이루어질 수 있다. 이 경우에, 트렌치 캐패시터의 캐패시턴스를 증가시킴으로써 메모리 셀이 점유하고 있는 기판 표면이 확장되지 않게 한다. 그러나, 트렌치 캐패시터의 획득가능한 에칭 깊이는 트렌치의 직경에 의존하고, 제조시에, 특정의 한정된 종횡비(트렌치 깊이와 트렌치 직경의 비)만을 획득할 수 있기 때문에, 이 방법은 제한된다.
점점 더 집적도가 증가함에 따라서, 메모리 셀 당 이용가능한 기판 표면은 더 감소된다. 관련된 트렌치 직경의 감소는 필연적으로 트렌치 캐패시터의 캐패시턴스의 감소를 초래한다. 트렌치 캐패시터의 캐패시턴스가 너무 낮게 치수가 정해져서, 저장될 수 있는 전하가, 다운스트림으로 접속된 감지 증폭기에 의해 전체적으로 만족스럽게 판독되기에 충분하지 않다면, 판독에러를 유발한다.
미국 특허 제 5,360,758 호에는, 트렌치 캐패시터와 선택 트랜지스터를 구비한 메모리 셀에 있어서, 트렌치 캐패시터와 트랜지스터 사이의 거리가 최소화될 필요가 있는 것으로 개시되어 있다. 이는 열처리 단계 동안, 트렌치 캐패시터와 트랜지스터 사이의 전기적 컨택트가 트렌치 캐패시터에 원래 존재하는 도펀트의 외방 확산(outdiffusion)에 의해 생성되기 때문에 필요하다. 이 경우에, 도펀트의 외방 확산은 50 내지 150㎚ 사이의 거리 범위에서 확장되는 것이 전형적이다. 이 경우에 도펀트가 선택 트랜지스터의 채널로 확산되지 않고, 이는 관련된 메모리 셀을 사용할 수 없게 하는, 트랜지스터의 누설 전류의 증가를 유발하는 것이 확실하다. 이는 이론적으로 외방 확산 없이 가능한 메모리 셀이 외방 확산 크기만큼 확장되어야 한다는 것을 의미한다.
본 발명은 트렌치 캐패시터 및 선택 트랜지스터를 구비한 반도체 메모리 셀 및 이를 제조하는 방법에 관한 것이다.
도 1은 선택 트랜지스터를 구비한 트렌치 캐패시터를 도시한 도면,
도 2는 선택 트랜지스터를 구비한 트렌치 캐패시터의 다른 실시예를 도시한 도면,
도 3은 트렌치 캐패시터가 도전성 컨택트에 의해 선택 트랜지스터에 접속된, 선택 트랜지스터를 구비한 트렌치 캐패시터를 도시한 도면,
도 4 내지 도 8은 도 3에 도시된 메모리 셀을 형성하는 제조 방법을 도시한 도면,
도 9 내지 도 11은 도 2에 도시된 메모리 셀을 형성하는 제조 방법을 도시한 도면.
본 발명의 목적은 공간 요구가 감소되고, 개선된 보유 시간을 가진 반도체 메모리 셀 및 그 제조 방법을 제공하는 것이다.
상기 목적은 반도체 메모리 셀에 의해 달성되는데, 이 반도체 메모리 셀은
- 트렌치 캐패시터가 배치되고, 그 트렌치 캐패시터 위해 평면 트랜지스터(planar transistor)로서 선택 트랜지스터가 배치되어 있는 트렌치와,
- 상기 트렌치내에 배치된 캐패시터 유전체와,
- 상기 트렌치내에 배치된 도전성 트렌치 충진재(filling)와,
- 상기 도전성 트렌치 충진재상에 배치된 확산 장벽과,
- 상기 확산 장벽위에 에피택셜 성장된 에피택셜 층과,
- 상기 에피택셜 층내에 배치된 상기 선택 트랜지스터의 소스 도핑 영역을 포함한다.
본 발명의 배치에 의해, 우선 확산 장벽이 도전성 트렌치 충진재상에 배치된다. 확산 장벽은, 선택 트랜지스터에 손상을 가하는, 도전성 트렌치 충진재내에 위치한 도펀트의 외방 확산을 방지하는 역할을 한다. 이 경우에 신규한 것은 확산 장벽이 수평으로 형성된다는 것이다. 메모리 셀에 의해 사용되는 공간이 가능한 한 작게 만들기 위해, 트렌치 캐패시터 위에서 직접 선택 트랜지스터를 가능한 한 멀리 떨어지게 하는 방법이 취해진다. 이를 위해, 트렌치 캐패시터 및 확산 장벽은 에피택셜 층과 함께 과도하게 성장(overgrown)한다. 이 경우에, 에피택셜 층은, 선택 트랜지스터의 소스 도핑 영역이 그 내부에 배치될 수 있도록 단결정 방식으로 형성된다.
선택 트랜지스터의 소스 도핑 영역이 확산 장벽의 하부로부터 접촉-접속되는 본 발명에 따른 장치가 제공된다. 하부로부터 확산 영역을 접촉 접속시키는 것은 공간을 절약해서, 메모리 셀에 의해 사용되는 기판 표면이 가능한 한 작게 하는 이점이 있다. 더욱이, 소스 도핑 영역의 직접 접촉-접속으로 인해서 확산 장벽과 소스 도핑 영역 사이의 저저항 접속을 보장한다.
확산 장벽이 수평으로 배치되도록 본 발명의 추가적인 구성이 제공된다. 확산 장벽의 수평 배치로 인해서, 예컨대, 전체 트렌치 횡단면에 확산 장벽을 제공하고, 이로써 우선 트렌치로부터의 도펀트의 외방 확산이 방지되고, 두번째로 가능한 한 넓은 영역이 선택 트랜지스터의 소스 도핑 영역과 접촉 접속되며, 이는 저저항 접촉을 보장한다. 확산 장벽은 또한 수직 컨택트 영역을 포함한다. 더욱이, 트렌치와 소스 도핑 영역 사이의 확산 장벽은 소스 도핑 영역내에 매립되고, 이로써 채널과 관련된 소스 도핑 영역의 pn 접합 영역을 감소시키고, 누설 전류를 감소시킨다.
본 발명의 다른 변형예는, 내부 홀을 갖는 절연 피복 층이 도전성 트렌치 충진재상에 배치되게 한다. 절연 피복 층은 무엇보다도 에피택셜 성장된 상부의 에피택셜층으로부터 도전성 트렌치 충진재를 절연시킨다. 그러나, 상기 피복 층의 내부 홀은 도전성 트렌치 충진재와 선택 트랜지스터의 - 에피택셜 층에 배치된 - 소스 도핑 영역 사이의 전기적 컨택트를 생성하는 것을 보장한다. 본 발명의 다른 변형예는 도전성 컨택트가 내부 홀내에 배치되게 한다. 도전성 컨택트는 도전성 트렌치 충진재와 접촉하고, 유전층의 내부 홀을 채우는 방식으로 형성된다. 예컨대, 도전성 트렌치 충진재는 텅스텐, 텅스텐 질화물, 티타늄 질화물, 비소 또는 인 도핑된 폴리실리콘, 또는 비정질 실리콘을 포함한다.
도전성 트렌치 충진재와 선택 트랜지스터의 소스 도핑 영역을 접속시키는 도전성 컨택트를 제공하는 본 발명의 또 다른 유익한 구성이 제공된다. 이러한 구성은 트렌치 캐패시터와 선택 트랜지스터 사이의 도전성 컨택트를 생성한다.
본 발명의 다른 유익한 구성에 있어서, 상기 유전층의 내부 홀의 단면 영역은 트렌치의 단면 영역보다 더 작다. 이러한 구성은, 선택 트랜지스터가 비교적 작게 만들어졌어도, 트렌치가 넓은 단면을 가질 수 있고, 이에 따라서 트렌치 캐패시터가 큰 캐패시턴스를 가지는 것을 보장한다. 결과적으로, 내부 홀의 단면 영역이 트렌치의 단면 영역보다 작기 때문에, 작은 소스 도핑 영역이 만들어질 수 있고, 이는 소스 도핑 영역의 크기에 적합하게 될 수 있다. 작은 소스 도핑 영역은, 채널과 소스 도핑 영역 사이의 누설 전류를 감소시키는 이점을 더 가질 수 있다.
더욱이, 절연 피복 층이 측면 에지 웹(lateral edge web)으로서 형성된다. 절연 피복 층을 측면 에지 웹으로서 형성하는 것은 예컨대, 스페이서 기술(spacer technique)을 통해서 절연 피복 층을 제조하는 것을 포함한다. 이를 위해, 절연층에 부합하게 증착되고, 에치백(etched back)되고, 절연 피복층은 트렌치내에 측면 에지 웹으로서 형성된다.
절연 피복 층이 상부 에지를 가지고, 확산 장벽이 완전히 상부 에지 아래에 배치되는 본 발명의 추가적인 구성이 제공된다. 이러한 배치의 이점은 비용 효율적인 제조이다. 이는, 만약 계면에서 결정의 디스로케이션(dislocation)이 형성된 경우, 환상 유전층에 의한 슬라이딩으로 인해서 컨택트 영역을 남길 수 없다는 점에서 더욱 효과적이다.
피복 층이 상부 에지를 가지고, 도전성 컨택트가 상기 상부 에지 상에 배치되도록 하는 본 발명에 따른 추가적인 구성이 제공된다. 이 배치의 이점은, 특히 1㎚의 두께를 가진 실리콘 질화물과 같은 얇은 유전 장벽이 사용될 때, 더 넓은 컨택트 영역과 감소된 저항이다.
더욱이, 확산 장벽은 도전성 컨택트상에 배치된다.
방법과 과련하여, 하기의 단계를 가지는 반도체 메모리 셀을 제조하는 이 방법을 통해서 목적이 달성된다.
- 상부 영역 및 하부 영역을 가지며, 도전성 트렌치 충진재로 채워지는 트렌치내에 트렌치 캐패시터를 형성하는 단계와,
- 상기 도전성 트렌치 충진재상에 확산 장벽을 형성하는 단계와,
- 상기 확산 장벽을 에피택셜 층으로 에피택셜 과잉 성장시키는 단계와,
- 이어서, 트렌치 캐패시터상에 평면 트랜지스터로서 선택 트랜지스터 - 상기 선택 트랜지스터의 소스 도핑 영역은 상기 에피택셜 층 내에 형성됨 - 를 형성하는 단계.
본 발명에 따른 방법의 일 구성에 있어서, 확산 장벽의 에피택셜 과잉 성장이후에, 에피택셜 과잉 성장보다 더 높은 온도에서 리플로우 공정가 수행된다. 리플로우 공정의 이점은 에피택셜 성장된 결정이, 예컨대 플로우 효과(flow effect)에 의해 상승된 온도로 인해서 표면을 평탄화할 수 있어, 성장 결함이 어닐링(anneal)된다는 것이다. .
수소의 추가를 통한 리플로우 공정가 수행되는 본 발명에 따른 이러한 방법의 더 유익한 구성이 제공된다. 이 방법 단계의 이점은 개선된 평탄화 및 성장 결함의 추가적인 감소가 달성된다는 것이다.
종속 청구항은 추가적인 구성에 관한 것이다.
도 1은 본 발명에 따른 메모리 셀(1)을 도시한다. 메모리 셀(1)은 기판(2)에 형성된다. 기판(2)은 통상적으로 약하게 p 또는 n 도핑될 수 있는(3제곱 센치미터당 1015- 1017도펀트 원자) 실리콘이다. 메모리 셀(1)은 트렌치 캐패시터(3) 및 선택 트랜지스터(4)를 포함한다. 트렌치 캐패시터(3)는 트렌치(5)내에 형성되고, 상기 트렌치(5)의 하부 영역은 매립된 플레이트(6)에 의해 둘러싸여 있다. 매립된 플레이트(6)는 예컨대 기판(2)에 도펀트를 도입함으로써 형성될 수 있는 도전층이다. n 또는 p 형 도핑을 가질 수 있는, 기판(2)의 기본적인 도핑에 따라서 매립된 플레이트는 1021도펀트 원자/㎤까지 매우 강하게 도핑된다. 매립된 플레이트(6)는 매립된 웰(7)에 의해 전기적으로 접촉 접속되고, 이 월(7)은 매립된 플레이트(6)와 동일한 타입의 도펀트를 가지는 도핑 층이다. 절연 칼라(collar:9)는 트렌치(5)의 상부 영역에 배치된다. 절연 칼라(9)는 통상적으로 실리콘 산화막, 실리콘 질화물 또는 실리콘 산질화물로 형성되는 것이 통상적이다. 더욱이, 유전층(8)은 트렌치(5)내에 형성되고, 트렌치(5)의 하부 영역에 매립된 플레이트(6)를 절연시키고, 트렌치(5)의 상부 영역의 절연 칼라(9)상에 유지된다. 유전층(8)은 예컨대 실리콘 산질화물로 형성된다. 선택적으로, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물을 포함하는 레이어 스택(layer stack)이 포함될 수도 있다. 유전층(8)은 트렌치(5)내에 배치된 도전성 트렌치 충진재(10)로부터 매립된 플레이트(6)를 절연시키는 역할을 한다. 이 경우에, 매립된 플레이트(6)는 외부 캐패시터 전극을 나타내고, 도전성 트렌치 충진재(10)는 내부 캐패시터 전극을 나타내고, 유전층(8)은 캐패시터 유전체를 나타낸다.
통상 STI(얕은 트렌치 분리부:shallow trench isolation)로 간주되는 분리 트렌치(11)는 인접한 메모리 셀을 분리시키는 역할을 하고, 이는 도 1에는 특별히 도시되어 있지는 않다. 선택 트랜지스터(4)는 소스 영역(12), 드레인 영역(13), 및 게이트(14)를 포함하고, 워드 라인(15)이 그 게이트 상에 배치된다. 소스 영역(12)은 비트 라인 컨택트(16)에 의해 비트 라인(17)에 접속된다. 비트 라인(17)은 중간 절연층(18)을 통해서 워드 라인(15)으로부터 분리된다. 드레인 영역(13)은트렌치(5)상에 놓이고, 상기 드레인 영역(13)은 확산 장벽(19)에 의해 도전성 트렌치 충진재(10)에 접속된다. 도전성 트렌치 충진재(10)는 통상적으로 고농도 도핑되고, 낮은 저항인 실리콘으로 형성되어 있다. 도전성 트렌치 충진재(10)의 도핑이 드레인 영역(13)으로, 혹은 선택 트랜지스터(4)의 채널로 확산하는 것을 방지하기 위해 확산 장벽(19)은 도전성 트렌치 충진재(10)와 드레인 도핑 영역(13) 사이에 배치된다. 본 실시예에서, 확산 장벽(19)은 도전성 트렌치 충진재(10)상에 평탄하게 배치된다. 이 경우에, 확산 장벽(19)은 유전층(8)으로부터 분리 트렌치(11)까지 확장된다.
도 2는 본 발명에 따른 메모리 셀(1)의 다른 실시예를 나타낸다. 도 1과의 차이는 내부 홀(21)을 가진 절연 피복 층(20)이 도전성 트렌치 충진재(10)에 배치된다는 점이다. 이 실시예에서, 확산 장벽(19)은 내부 홀(21)에 배치된다. 예컨대, 절연 피복 층(20)은 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 산질화막으로 형성된다. 확산 장벽(19)은 도전성 트렌치 충진재(10)를 드레인 도핑 영역(13)과 접촉 접속시킨다. 트렌치(5)의 단면 영역의 일부가 절연 피복 층(20)에 의해 덮여져서, 내부 홀(21)의 영역과 확산 장벽 만이 드레인 영역(13)에 의해 접촉 접속되기 때문에, 드레인 영역(13) 및 선택 트랜지스터(4)는 훨씬 더 작게될 수 있다. 이는 더 넓은 기판 표면의 영역이 트렌치 캐패시터(3)에 의해 사용될 수 있고, 이로써 트렌치 캐패시터(3)의 캐패시턴스가 증가될 수 있는 이점을 가진다.
본 발명에 따른 메모리 셀(1)의 다른 실시예가 도 3을 참조로 설명된다. 도 2와의 차이는 도전성 컨택트(22)가 절연 피복 층(20)내에 배치된 내부 홀(21)내에형성되어 있다는 점이다. 이 부분에 대해서 도전성 컨택트(22)는 확산 장벽(19)으로 피복되고 이로써, 도전성 트렌치 충진재(10)로부터의 도펀트의 외방 확산이 확산 장벽(19)에 의해 방지된다. 도전성 컨택트(22)는 절연 피복 층(20)의 상부 에지(27)상으로 돌출되어서, 드레인 도핑 영역(13)으로 돌출하도록 형성된다. 이는 도전성 트렌치 충진재(10)와 드레인 영역(13) 사이의 낮은 저항 컨택트를 보장한다.
도 3에 도시된 메모리 셀(1)을 제조하는 방법은 도 4 내지 도 8을 참조하면서 설명된다. 도 4를 참조하면, 기판(2)이 제공되고, 상기 기판은 예컨대, p도핑된 실리콘 기판이다. 마스크(23)는 기판(2)상에 배치되고, 상기 마스크는 트렌치(5)를 에칭하기 위해 사용된다. 절연 칼라(9)는 실질적으로 공지된 방법에 의해 트렌치(5)의 상부 영역내에 형성된다. 도펀트를 트렌치(5)내에 도입시킴으로써 매립된 플레이트(6)는 트렌치(5)의 하부 영역내에 형성된다. 기판(2)은 저농도로 p도핑되기 때문에, 고농도로 n타입 도핑은 매립된 플레이트(6)에 대한 도핑으로서 선택된다. 매립된 웰(7)이 주입에 의해, 예컨대 n도핑된 방식으로 형성됨으로써 기판(2)내로 도입되면, 매립된 플레이트(6)에 대한 전기적 접속을 갖는다.
도 5를 참조하면, 유전층(8)이 트렌치(5)내에 도입된다. 예컨대, CVD(화학 기상 증착) 방법 및 열 산화 방법이 이를 위해 사용된다. 예컨대, 우선 열 산화 층이 트렌치(5)내에 형성되고, 이 층은 이어서 CVD 질화물층으로 과잉 성장된다. 도전성 트렌치 충진재(10)는 트렌치(5)내에 형성된다. 도전성 트렌치 충진재(10)는 예컨대 비소 또는 인 도핑된 비정질 실리콘 또는 폴리실리콘으로 형성된다. 이를위해, 도핑된 실리콘은 예컨대, 대응하는 CVD 방법에 의해 증착될 수 있다. 텅스텐, 텅스텐 질화물 또는 텅스텐 실리사이드 층이 CVD 방법에 의해 도전성 트렌치 충진재(10)로서 증착되는 것이 가능하다. 유전층(8) 및 도전성 트렌치 충진재(10)가 모두 전체 영역 증착 처리를 통해서 주입되고, 도전층(8) 및 도전성 트렌치 충진재(10)가 마스크(23) 상에 증착된다.
도 6을 참조하면, 도전성 트렌치 충진재(10) 및 유전층(8)이 마스크(23)로부터 제거되어서 트렌치(5)속으로 침식된다. 이 경우에, 무엇보다도 절연 칼라(9)는 남아있고, 유전층(8) 및 도전성 트렌치 충진재(10)만이 트렌치(5)내로 침식된다. 이후에, 절연 피복 층(20)은 스페이서 기술을 사용해서 트렌치(5)내에 형성된다. 이 경우에, 절연 피복 층(20)은 내부 홀(21)을 가진다. 도전성 컨택트(22)는 내부 홀(21)내에 증착된다. 이 경우에, 도전성 컨택트(22)는 예컨대 도핑된 폴리실리콘 또는 비정질 실리콘, 또는 텅스텐 또는 텅스텐 질화물과 같은 금속으로부터 형성된다. 이 경우에, 도전성 컨택트(22)는 절연 피복 층(20)의 내부 홀(21)내에 형성된다. 선택적으로, 예컨대, 절연 층 또는 확산 장벽(19)이 도전 컨택트(22)에 형성될 수 있다.
도 7을 참조하면, 절연 칼라(9) 및 절연 피복 층(20)은 에칭백된다. 이는 예컨대, 일정시간 보론/하이드로플루오르화 산 습식 에칭 또는 CF4를 사용한 반응성 이온 에칭을 통한 등방성 건식 에칭을 통해서 수행될 수 있다.
도 8을 참조하면, 선택적인 실리콘 에피택셜 층은 절연 칼라(9)상의트렌치(5)의 덮여있지 않은 기판(2)상에 형성된다. 이를 위해, 예컨대, 건식 하이드로 플루오르화 산 사전 세정(precleaning)이 수행된다. 이후에, 20torr의 압력에서, 수소를 첨가해서, 900℃의 압력에서, 기판(2)에 대한 계면 영역이 천연 산화물에 의해 세정될 수 있다. 선택적인 에피택시는 도핑되지 않은 실리콘 층에 800-1000℃에서, 실란 및 수소를 추가하거나, 성장된 에피택셜 층의 인시츄 도핑에 실란, 수소와 비소 또는 인을 추가해서 개시된다. 우선 도핑되지 않은 에피택셜 층을 성장시켜서 리플로우 공정를 수행하고, 비소 또는 인으로 도핑된 에피택셜 층을 성장시키는 것이 적절하다. 도핑되지 않은 에피택시, 도핑된 에피택시 및 리플로우 공정을 포함하는 공정 요소는 대응하는 순서로 하나씩 수 회 수행될 수 있다. 선택적 에피택시 동안 수행되고, 900-1100℃에서 수소의 첨가로 수행되는 일 이상의 복수의 리플로우 공정을 통해서, 성장된 에피택셜 층의 표면은 평탄화되고, 에피택셜 층내의 가능한 성장 결함은 제거된다. 유사하게 수행될 수 있는 종래의 에피택시와 비교해서, 이 새로운 공정은 에피택셜 층내의 결함 밀도 또는 성장 결함이 성장 온도보다 더 높은 온도에서 인시츄 수소 리플로우 공정을 통해 감소될 수 있다는 장점을 가진다. 명시된 리플로우 공정은 성장 결함을 더 감소시키고, 에피택시 및 리플로우 및 에피택시 및 리플로우의 반복된 순서로 결함이 없는 방식으로 에피택셜 층을 임의의 복잡한 토포그래피에 적용시키기 위해 에피택시 동안 반복되어 수행될 수 있다. 이후에, 에피택셜 층(24)은 예컨대 기판(2)의 표면에서 종료되도록 순서대로 마스크(23)에 의해 침식된다. 에피택셜 p타입 웨이퍼의 두께가 채워지는 체적에 따라 선택되면, 이 침식은 리플로우 공정 동안 미리 수행될 수 있다.
선택 트랜지스터(4)는 종래의 방법에 의해 기판(2)내에 및 기판 상에 형성된다.
도 2에 도시된 메모리 셀을 제조하는 다양한 방법이 도 4, 5, 9, 10 및 11을 참조하여 설명된다. 제조 단계는 도 4 및 도 5에 관련된 제조 단계는 이미 설명된 방식으로 수행된다. 도 5에 앞서서, 도 9를 참조하여, 트렌치(5)는 절연 피복 층(20)으로 채워진다. 이는 전체 CVD 공정을 통해서 수행되는 것이 통상적이고, 절연 피복 층(20)은 평탄화에 의해 마스크(23)로부터 제거되고, 반응성 이온 에칭(RIE)과 같은 침식 공정을 통해서 트렌치(5)내로 침식된다. 이 경우에, 절연 칼라(9) 및 유전층(8)은 트렌치(5)의 상부 영역으로부터 제거된다.
도 5에 앞서서 다른 다양한 방법이 도 12를 참조로 설명된다. 우선, 도전성 충진재(10)가 트렌치(5)내에 침식된다. 이 경우에, 무엇보다도 절연 칼라(9)가 남아 있고, 유전층(8) 및 도전성 트렌치 충진재(10)가 트렌치(5)에 침식된다. 이후에, 열 질화(thermal nitridation)이 암모니아 함유 분위기의 600℃와 1000℃ 사이의 온도에서 수행되고, 확산 장벽(19)이 0.5㎚와 2㎚ 사이의 두께로 도전성 트렌치 충진재(10)에 형성된다.
도 13을 참조하면, 절연 칼라(9)는 에치 백된다. 이는 예컨대 일정시간 보론/하이드로 플루오르화 산 습식 에칭 또는 CF4를 사용한 반응성 이온 에칭을 통한 등방성 건식 에칭을 통해서 수행될 수 있다.
도 10을 참조하면, 스페이서 마스크(25)는 스페이서 기술을 통해서 제조된다. 스페이서 마스크(25)는 예컨대 산화물 CVD 방법 및 대응하는 에치 백(etching back) 단계를 통해서 제조된다. 이어지는 RIE(반응성 이온 에칭) 에칭 단계에서, 스페이서 마스크(25)는 절연 피복 층(21)의 내부 홀(20)을 형성하기 위해 사용된다. 이 경우에, 내부 홀(21)은 도전성 트렌치 충진재(10)에 이르고, 이후에 그 충진재를 벗겨낸다. 이후에, 전형적으로 1.5㎚이하의 두께를 가진 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물로 이루어진 확산 장벽(19)이 내부 홀(21)의 도전성 트렌치 충진재(10)상에 형성된다. 도전층은 예컨대 텅스텐 질화물, 티타늄 질화물, 탄탈 질화물, 티타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드 또는 적절한 다른 금속과 같은 질화물 또는 실리사이드, 또는 합금으로 이루어진다. 이어서 희생 층(26)이 내부 홀(21)내에 형성된다.
도 11은 참조하면, 무엇보다, 스페이서 마스크(25)가 선택적인 에칭 공정에 의해 제거된다. 이후에, 희생 층(26)은 선택적 에칭 단계에서 제거된다. 기판(2)은 트렌치(5)의 상부 영역에서 벗겨지고, 그 결과 절연 피복 층(20) 및 확산 장벽(19)이 이어지는 에피택시 단계에서 도핑되지 않거나 도핑된 실리콘으로 과잉 성장된다. 에피택셜 성장된 실리콘이 에피택셜 성장 공정 동안 트렌치(5)를 벗어나서 마스크(23)상으로 성장하기 때문에, 성장된 실리콘은 평탄화 및 침식 단계에서 기판(2)의 레벨로 평탄화된다. 이는 예컨대 RIE 침식 공정 또는 리플로우 공정을 통해서 수행된다. 본 실시예에서도, 에피택셜 층(24)의 에피택셜 성장은 중간에 수행되는 일 이상의 리플로우 공정에 의해 수행되고, 이로써 에피택셜 층의 성장 결함을 감소시킨다.

Claims (15)

  1. - 트렌치 캐패시터(3)가 정열된 트렌치(5)와,
    - 상기 트렌치 캐패시터(3) 상에 평면 트랜지스터로서 배치된 선택 트랜지스터(4)와,
    - 상기 트렌치(5)에 배치된 캐패시터 유전체(8)와,
    - 상기 트렌치(5)에 배치된 도전성 트렌치 충진재(filling:10)와,
    - 상기 도전성 트렌치 충진재(10)에 배치된 확산 장벽(19)과,
    - 상기 확산 장벽상에 에피택셜 성장된 에피택셜 층(24)과,
    반도체 메모리.
  2. 제 1 항에 있어서,
    상기 선택 트랜지스터(4)의 상기 드레인 도핑 영역(13)은 상기 확산 장벽(19)의 하부에서 확산 장벽(19)과 접촉-접속되는
    반도체 메모리.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 확산 장벽(19)은 수평으로 배치되는
    반도체 메모리.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    내부 홀(21)을 구비한 절연 피복 층(20)은 상기 도전성 트렌치 충진재(10) 상에 배치되는
    반도체 메모리.
  5. 제 4 항에 있어서,
    도전성 컨택트(22)가 상기 내부 홀(21)에 배치되는
    반도체 메모리.
  6. 제 5 항에 있어서,
    상기 도전성 컨택트(22)는 상기 도전성 트렌치 충진재(10)를 상기 선택 트랜지스터(4)의 상기 드레인 도핑 영역(13)에 접속시키는
    반도체 메모리.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 절연 피복 층(20)의 상기 내부 홀(21)의 단면 영역은 상기 트렌치(5)의 단면보다 더 작은
    반도체 메모리.
  8. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 절연 피복 층(20)은 측면 에지 웹으로서 형성되는
    반도체 메모리.
  9. 제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 절연 피복 층(20)은 상부 에지(27)를 가지고, 상기 확산 장벽(19)은 상기 상부 에지(27)의 하부에 완전히 배치되는
    반도체 메모리.
  10. 제 5 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 절연 피복 층(20)은 상부 에지(27)를 가지고, 상기 도전성 컨택트(22)가 상기 상부 에지(27)상에 배치되는
    반도체 메모리.
  11. 제 5 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 확산 장벽(19)은 상기 도전성 컨택트(22)상에 배치되는
    반도체 메모리.
  12. - 상부 영역 및 하부 영역을 가지며, 도전성 트렌치 충진재(10)로 채워진 트렌치 캐패시터(3)를 트렌치(5)내에 형성하는 단계와,
    - 상기 도전성 트렌치 충진재(10)상에 확산 장벽(19)을 형성하는 단계와,
    - 에피택셜 층(24)과 함께 상기 확산 장벽(19)을 에피택셜 과잉 성장(overgrowth)하는 단계와,
    - 상기 트렌치 캐패시터(3)상에 평면 트랜지스터로서 선택 트랜지스터(4) - 상기 선택 트랜지스터(4)의 상기 드레인 영역(13)은 상기 에피택셜 층(24)에 형성됨 - 를 연속으로 형성하는 단계
    를 포함하는
    반도체 메모리 셀을 제조하는 방법.
  13. 제 12 항에 있어서,
    상기 확산 장벽(19)의 에피택셜 과잉 성장 이후에, 상기 에피택셜 과잉 성장보다 더 높은 온도로 리플로우 공정이 수행되는
    반도체 메모리 셀을 제조하는 방법.
  14. 제 13 항에 있어서,
    수소를 첨가해서 리플로우 공정이 수행되는
    반도체 메모리 셀을 제조하는 방법.
  15. 제 13 항 또는 제 14 항 중 어느 한 항에 있어서,
    에피택셜 성장과 리플로우 공정을 포함하는 처리 순서가 적어도 한번 반복되는
    반도체 메모리 셀을 제조하는 방법.
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