DE102004040046B4 - Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle, und entsprechender Grabenkondensator - Google Patents
Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle, und entsprechender Grabenkondensator Download PDFInfo
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Abstract
Herstellungsverfahren
für einen
Grabenkondensator mit einem Isolationskragen (10; 10a, 10b) in einem
Substrat (1), der über
einen vergrabenen Kontakt (15a, 15b) einseitig mit dem Substrat
(1) elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
mit einem in dem Substrat (1) vorgesehenen und über den vergrabenen Kontakt
(15a, 15b) angeschlossenen planaren Auswahltransistor, mit den Schritten:
Vorsehen von einem Graben (5) in dem Substrat (1) unter Verwendung einer Hartmaske (2, 3) mit einer entsprechenden Maskenöffnung;
Vorsehen von einem Kondensatordielektikum (30) im unteren und mittleren Grabenbereich, dem Isolationskragen (10) im mittleren und oberen Grabenbereich und einer elektrisch leitenden Füllung (20) zumindest bis zur Oberseite des Isolationskragens (10), wobei die Oberseite des Isolationskragens (10) von der Oberseite (OS) des Substrats (1) beabstandet ist und auf gleicher Höhe wie die elektrisch leitende Füllung (20) im Graben (5) eingesenkt ist;
Einsenken der elektrisch leitenden Füllung (20) bis unterhalb der Oberseite des Isolationsgrabens (10);...
Vorsehen von einem Graben (5) in dem Substrat (1) unter Verwendung einer Hartmaske (2, 3) mit einer entsprechenden Maskenöffnung;
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Description
- Die vorliegende Erfindung betrifft ein Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle, sowie einen entsprechenden Grabenkondensator.
- Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen in einem Substrat sind u.a. in der
DE 199 46 719 A1 , derUS 6,259,129 B1 und derDE 102 55 847 B3 offenbart. Der in derDE 199 46 719 A1 beschriebene Grabenkondensator umfasst einen in einem Substrat ausgebildeten Graben, ein Kondensatordielektrikum, einen Isolationskragen und eine elektrisch leitende Füllung, wobei die Oberseite des Isolationskragens von der Oberseite des Substrats beabstandet und auf gleicher Höhe wie die elektrisch leitende Füllung im Graben eingesenkt ist. Zusätzlich umfasst der beschrieben Grabenkondensator einen einseitigen Isolationsbereich und einen anderseitigen Anschlussbereich zum Substrat oberhalb des Isolationsgrabens. Zur Realisierung des Anschlussbereichs ist bei dem in derDE 199 46 719 A1 offenbarten Grabenkondensator eine leitende, aus Wolfram-Nitrid, Titan-Nitrid oder Tantal-Nitrid vorgesehene Kontaktschicht vorgesehen. - In der
DE 101 28 718 A1 ist eine Speicherzelle mit einem Auswahltransistor und einem Grabenkondensator offenbart. - Die
US 2004/0026727 A1 offenbart einen Grabenkondensator mit einer amorphen WSiN-Schicht. - Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf integrierte Speicherschaltungen in Silizium-Technologie erläutert.
-
1 zeigt eine schematische Schnittdarstellung einer Halbleiterspeicherzelle mit einem Grabenkondensator und einem damit verbundenen planaren Auswahltransistor. - In
1 bezeichnet Bezugszeichen1 ein Silizium-Halbleitersubstrat. Vorgesehen in dem Halbleitersubstrat1 sind Grabenkondensatoren GK1, GK2, welche Gräben G1, G2 aufweisen, deren elektrisch leitende Füllungen20a ,20b erste Kondensatorelektroden bilden. Die leitenden Füllungen20a ,20b sind im unteren und mittleren Grabenbereich durch ein Dielektrikum30a ,30b gegenüber dem Halbleitersubstrat1 isoliert, welches seinerseits die zweiten Kondensatorelektroden bildet (ggfs. in Form einer nicht gezeigten Buried Plate). - Im mittleren und oberen Bereich der Gräben G1, G2 sind umlaufende Isolationskrägen
10a ,10b vorgesehen, oberhalb derer vergrabene Kontakte15a ,15b angebracht sind, die mit den leitenden Füllungen20a ,20b und dem angrenzenden Halbleitersubstrat1 in elektrischem Kontakt stehen. Die vergrabenen Kontakte15a ,15b sind nur einseitig an das Halbleitersubstrat1 angeschlossen (vgl.2a , b). Isolationsgebiete16a ,16b isolieren die andere Substratseite gegenüber den vergrabenen Kontakten15a ,15b bzw. isolieren die vergrabenen Kontakte15a ,15b zur Oberseite der Gräben G1, G2 hin. - Dies ermöglicht eine sehr hohe Packungsdichte der Grabenkondensatoren GK1, GK2 und der dazu gehörigen Auswahltransistoren, welche nunmehr erläutert werden. Dabei wird hauptsächlich Bezug genommen auf den Auswahltransistor, der zum Grabenkondensator GK2 gehört, da von benachbarten Auswahltransistoren lediglich das Drain-Gebiet D1 bzw. das Source-Gebiet S3 eingezeichnet ist. Der zum Grabenkondensator GK2 gehörige Auswahltransistor weist ein Source-Gebiet S2, ein Kanalgebiet K2 und ein Drain-Gebiet D2 auf. Das Source-Gebiet S2 ist über einen Bitleitungskontakt BLK mit einer oberhalb einer Isolationsschicht I angeordneten (nicht gezeigten) Bit-Leitung verbunden. Das Drain-Gebiet D2 ist einseitig an den vergrabenen Kontakt
15b angeschlossen. Oberhalb des Kanalgebiets K2 läuft eine Wortleitung WL2, die einen Gate-Stapel GS2 und einen diesen umgebenden Gate-Isolator GI2 aufweist. Die Wortleitung WL2 ist für den Auswahltransistor des Grabenkondensators GK2 eine aktive Wortleitung. - Parallel benachbart zur Wortleitung WL2 verlaufen Wortleitungen WL1 bestehend aus Gate-Stapel GS1 und Gate-Isolator GI1 und Wortleitung WL3 bestehend aus Gate-Stapel GS3 und Gate-Isolator GI3, welche für den Auswahltransistor des Grabenkondensators GK2 passive Wortleitungen sind. Diese Wortleitungen WL1, WL3 dienen zur Ansteuerung von Auswahltransistoren, die in der dritten Dimension gegenüber der gezeigten Schnittdarstellung verschoben sind.
- Ersichtlich aus
1 ist die Tatsache, dass diese Art des einseitigen Anschlusses des vergrabenen Kontakts eine unmittelbare Nebeneinanderanordnung der Gräben und der benachbarten Source-Gebiete bzw. Drain-Gebiete betreffender Auswahltransistoren ermöglicht. Dadurch kann die Länge einer Speicherzelle lediglich 4 F und die Breite lediglich 2 F betragen, wobei F die minimale technologisch realisierbare Längeneinheit ist (vgl.2a , b). -
2A zeigt eine Draufsicht auf ein Speicherzellenfeld mit Speicherzellen gemäß1 in einer ersten Anordnungsmöglichkeit. - Bezugszeichen DT in
2A bezeichnet Gräben, welche zeilenweise mit einem Abstand von 3 F zueinander angeordnet sind und spaltenweise mit einem Abstand von 2 F. Benachbarte Zeilen sind um 2 F gegeneinander verschoben. UC in2A be zeichnet die Fläche einer Einheitszelle, welcher 4 F × 2 F = 8 F2 beträgt. STI bezeichnet Isolationsgräben, welche in Zeilenrichtung in einem Abstand von 1 F zueinander angeordnet sind und benachbarte aktive Gebiete gegeneinander isolieren. Ebenfalls mit einem Abstand von 1 F zueinander verlaufen Bit-Leitungen BL in Zeilenrichtung, wohingegen die Wortleitungen in Spaltenrichtung mit einem Abstand von 1 F zueinander verlaufen. Bei diesem Anordnungsbeispiel haben alle Gräben DT auf der linken Seite einen Kontaktbereich KS des vergrabenen Kontakts zum Substrat und einen Isolationsbereich IS auf der rechten Seite (Gebiete15a , b bzw.16a , b in1 ). -
2B zeigt eine Draufsicht auf ein Speicherzellenfeld mit Speicherzellen gemäß1 in einer zweiten Anordnungsmöglichkeit. - Bei dieser zweiten Anordnungsmöglichkeit haben die Zeilen von Gräben alternierende Anschlussgebiete bzw. Isolationsgebiete der vergrabenen Kontakte. So sind in der untersten Reihe von
2B die vergrabenen Kontakte jeweils auf der linken Seite mit einem Kontaktbereich KS1 und auf der rechten Seite mit einem Isolationsbereich IS1 versehen. Hingegen sind in der darüberliegenden Reihe alle Gräben DT auf der linken Seite mit jedem Isolationsbereich IS2 und auf der rechten Seite mit einem Kontaktbereich KS2 versehen. Diese Anordnung ist in Spaltenrichtung alternierend. - Für DRAM-Speichervorrichtungen mit Grabenkondensatoren in Sub-100 nm-Technologien sind der Widerstand des Grabens und des vergrabenen Kontakts ein Hauptbeitrag zur gesamten RC-Verzögerung, und bestimmen damit die Geschwindigkeit des DRAMS. Durch die relativ geringe Leitfähigkeit und den Pinch-Off, welcher durch eine Overlay-Verschiebung der STI-Ätzung erzeugt wird, erhöht sich der Reihenwiderstand im Graben dramatisch.
- Dieses Problem wurde angegangen durch die Einführung von hoch mit Arsen dotiertem Polysilizium, einer Verbesserung des Overlays zwischen den aktiven Bereichen und dem Graben, der Einführung einer selbstausgerichteten Herstellung eines vergrabenen Kontakts mit einseitigem Anschluss und einer Verdünnung der nitridierten Kontaktstelle des vergrabenen Kontakts. Doch das SiN-Interface erhöht den Serienwiederstand signifikant, da die Ladungsträger durch das SiN-Interface tunneln müssen.
- Die Aufgabe der vorliegenden Erfindung besteht darin, ein verbessertes Herstellungsverfahren für einen einseitig angeschlossenen Grabenkondensator geringerer RC-Verzögerung und einen verbesserten einseitig angeschlossenen Grabenkondensator anzugeben, bei dem eine Schottky-Barriere (an der Grenzfläche zwischen vergrabenen Kontakt und Substrat vermieden wird.
- Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Herstellungsverfahren bzw. den Grabenkondensator nach Anspruch 8 gelöst.
- Der Kerngedanke der vorliegenden Erfindung besteht in der Schaffung eines Prozesses, bei dem auf das SiN-Interface verzichtet werden kann, da ein vergrabener Kontakt aus einem amorphen leitfähigen Material verwendet wird.
- Die stöchiometrische Zusammensetzung der leitfähigen amorphen Füllung variiert über ihre Dicke.
- Insbesondere ternäre oder quaternäre Systeme, die auch bis zu hohen Temperaturen amorph bleiben, eignen sich für den erfindungsgemäßen vergrabenen Kontakt, so z.B. TiAlN, TiSiN, TaSiN, HfSiN, TiTaN, TiHfN, TiZrN, TiZrSiN.
- Vorteilhafterweise können bei einem derartigen vergrabenen Kontakt aus einem amorphen leitfähigen Material keine Verset zungen ins kristalline Siliziumsubstrat wachsen, da keine Korngrenzen existieren.
- Durch Variation der Stöchiometrie kann man eine Austrittsarbeit von 4,0 bis 4,2 eV einstellen und damit eine Schottky-Barriere vermeiden. Die angegebenen Materialien können sehr gut mittels des ALD-Verfahrens abgeschieden werden, wodurch es möglich ist, die Zusammensetzung über die Schichtdicke zu variieren.
- In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.
- Gemäss einer bevorzugten Weiterbildung wird nachdem Rückätzen der leitfähigen amorphen Metallfüllung ein Isolationsdeckel im oberen Grabenbereich bis mindestens zur Oberseite des Substrats vorgesehen.
- Gemäss einer weiteren bevorzugten Weiterbildung wird die Füllung bis zur Oberseite des Isolationskragens vorgesehen, dann eine Nitridlinerschicht abgeschieden, und dann erfolgen ein vollständiges Auffüllen des Grabens mit dem Füllmaterial, ein STI-Grabenherstellungsprozess und ein Entfernen des Füllmaterials.
- Gemäss einer weiteren bevorzugten Weiterbildung werden nach Entfernen des Füllmaterials Spacer an den Grabenwänden oberhalb des Isolationskragens gebildet und der über dem Anschlussbereich liegende Spacer entfernt wird, wobei der über dem Isolationsbereich liegende Spacer mit einem Siliziumliner maskiert wird.
- Gemäss einer weiteren bevorzugten Weiterbildung wird die leitfähige amorphe Metallfüllung mittels des ALD-Verfahrens (ALD = Atomic Layer Deposition) abgschieden.
- Gemäss einer weiteren bevorzugten Weiterbildung besteht die leitfähige amorphe Metallfüllung aus einem der Systeme TiAlN, TiSiN, TaSiN, HfSiN, ZrSiN, TiTaN, TiHfN, TiZrN, TiZrSiN, TiHfSiN, TiZrAlN, TiHfAlN.
- Gemäss einer weiteren bevorzugten Weiterbildung wird die stöchiometrische Zusammensetzung derart eingestellt, dass die Austrittsarbeit an der Grenzfläche zum Substrat 4,0 bis 4,2 eV beträgt.
- Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
- Es zeigen:
-
1 eine schematische Schnittdarstellung einer Halbleiterspeicherzelle mit einem Grabenkondensator und einem damit verbundenen planaren Auswahltransistor; -
2A , B eine jeweilige Draufsicht auf ein Speicherzellenfeld mit Speicherzellen gemäß1 in einer ersten und zweiten Anordnungsmöglichkeit; und -
3A –F schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens als Ausführungsform der vorliegenden Erfindung. - In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
- Bei den nachstehend beschriebenen Ausführungsformen wird aus Gründen der Übersichtlichkeit auf eine Schilderung der Herstellung der planaren Auswahltransistoren verzichtet und lediglich die Bildung des einseitig angeschlossenen vergrabenen Kontakts des Grabenkondensators ausführlich erörtert. Die Schritte der Herstellung der planaren Auswahltransistoren sind, falls nicht ausdrücklich anders erwähnt, dieselben wie beim Stand der Technik.
-
3A –F sind schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens als erste Ausführungsform der vorliegenden Erfindung. - In
3A bezeichnet Bezugszeichen5 einen Graben, der im Silizium-Halbleitersubstrat1 vorgesehen ist. Auf der Oberseite OS des Halbleitersubstrats1 vorgesehen ist eine Hartmaske bestehend aus einer Pad-Oxidschicht2 und einer Pad-Nitridschicht3 . Im unteren und mittleren Bereich des Grabens5 ist ein Dielektrikum30 vorgesehen, das eine elektrisch leitende Füllung20 gegenüber dem umgebenden Halbleitersubstrat1 isoliert. Im oberen und mittleren Bereich des Grabens5 ist ein umlaufender Isolationskragen10 vorgesehen, der auf ungefähr gleiche Höhe wie die leitende Füllung20 in den Graben5 eingesenkt ist. Ein beispielhaftes Material für den Isolationskragen10 ist Siliziumoxid und für die elektrisch leitende Füllung20 Polysilizium. Doch sind auch selbstverständlich andere Materialkombinationen vorstellbar. - Gemäß
3B erfolgt zunächst die Abscheidung einer Linerschicht40 über der Struktur gemäß3A , welche aus Siliziumnitrid bzw. Siliziumnitrid/Siliziumoxid besteht, z.B. thermisches SiO2 und LPCVD-Si3N4. - Daraufhin wird der Graben
5 wieder mit einer Polysilizium Füllung50 verschlossen, beispielsweise durch eine Abscheidung und ein anschließendes chemisch-mechanisches Polieren. - In einem darauffolgenden Prozessschritt, der in den Figuren nicht illustriert ist, wird dann eine Hartmaske über der Struktur entsprechend zu bildenden STI-Gräben gebildet, welche in parallelen Ebenen vor und hinter der Zeichenebene liegen, woraufhin das Ätzen und Füllen der STI-Gräben (Hochtemperaturprozess) erfolgt. Anschließend wird die Hartmaske für die STI-Grabenbildung wieder entfernt.
- Der Sinn dieses vorgezogenen Hochtemperaturschritts besteht darin, zu verhindern, dass der Hochtemperaturschritt später einen Einfluss mehr auf den dann zu bildenden vergrabenen Kontakt hat.
- Weiter mit Bezug auf
3C , in der STT die STI-Grabentiefe bezeichnet, wird danach die Polysilizium-Füllung50 durch eine Nassätzung entfernt, und es erfolgt eine anisotrope Spacer-Ätzung der Linerschicht40 zur Bildung von Spacern40' . Wie aus3C erkennbar, wird bei der Rückätzung der Polysilizium-Füllung auch die Graben-Polysilizium-Füllung20 bis unterhalb der Oberseite des Isolationskragens10 zurückgeätzt, so das die STI-Grabentiefe STT zwischen der Oberseite des Isolationskragens10 und der Oberseite der Graben-Polysilizium-Füllung20 liegt. - Mit Bezug auf
3D erfolgt anschließend eine konforme Abscheidung eines amorphen Silizium-Liners60 über der resultierenden Struktur, in den mittels einer schrägen Implantation I1 Bor-Ionen implantiert werden, wobei Bezugszeichen60a einen von der Implantation abgeschatteten Bereich bezeichnet. Der von der Implantation abgeschattete Bereich60a des Silizium-Liners60 weist eine höhere Ätzrate hinsichtlich einer NH4OH-Ätzung auf, welche als nächster Prozessschritt durchgeführt wird. - Mit Bezug auf
3E führt eine NH4OH-Ätzung dazu, dass sich der Bereich60a selektiv zum restlichen, implantierten Bereich des Silizium-Liners60 entfernen lässt. - In einem darauffolgenden Prozessschritt erfolgt eine selektive Ätzung mittels H3PO4 des auf der rechten Figurenseite befindlichen frei gelegten Bereichs des Nitrid-Spacers
40' , um den späteren Kontaktbereich KS des vergrabenen Kontakts frei zu legen. - Mit Bezug auf
3F erfolgt dann eine Metallabscheidung von z.B. TiTaN ohne vorherige SiN-Interfacebildung direkt auf das kristalline Siliziumsubstrat1 zur Bildung einer leitfähigen amorphen Füllung70 im Kontaktbereich KS. - Zu Beginn der Abscheidung wird eine Ta-reiche Schicht abgeschieden, um die Austrittsarbeit auf 4,0 bis 4,2 eV einzustellen. Im Verlauf der Abscheidung wird der Ti-Anteil in der Schicht graduell erhöht, um den elektrischen Widerstand zu verringern.
- Danach wird die leitfähige amorphe Füllung
70 bis unterhalb der Oberseite OS des Substrats1 aber bis oberhalb des freigelegten Bereichs des Isolationskragens10 zurückgeätzt. - Abschließend erfolgt in bekannter Weise das Auffüllen des Grabens
5 mit einem Isolationsdeckel80 , welcher beispielsweise aus Siliziumoxid besteht. - Die Auswahl der Schichtmaterialien ist nur beispielhaft und kann in vielerlei Art variiert werden.
-
- 1
- Si-Halbleitersubstrat
- OS
- Oberseite
- 2
- Padoxid
- 3
- Padnitrid
- 5
- Graben
- 10, 10a, 10b
- Isolationskragen
- 20, 20a, 20b
- leitende Füllung (z.B. Polysilizium)
- 15a, 15b
- vergrabener Kontakt
- 16a, 16b
- Isolationsbereich
- G1, G2
- Graben
- GK1, GK2
- Grabenkondensator
- 30, 30a, 30b
- Kondensatordielektrikum
- S1, S2, S3
- Sourcegebiet
- D1, D2
- Draingebiet
- K2
- Kanalgebiet
- WL, WL1, WL2, WL3
- Wortleitung
- GS1, GS2, GS3
- Gatestapel
- GI1, GI2, GI3
- Gateisolator
- I
- Isolationsschicht
- F
- minimale Längeneinheit
- BLK
- Bitleitungskontakt
- BL
- Bitleitung
- DT
- Graben
- AA
- aktives Gebiet
- STI
- Isolationsgebiet (Shallow Trench Isolation)
- UC
- Fläche Einheitszelle
- KS, KS1, KS2
- Kontaktbereich
- IS, IS1, IS2
- Isolationsbereich
- 40
- Siliziumnitrid/-oxidliner
- 40'
- Spacer aus 40
- 50
- Polysiliziumfüllung
- 60
- Siliziumliner
- 60a
- abgeschatteter Bereich
- 70
- leitfähige amorphe Metallfüllung
- 80
- Isolationsdeckel
- STT
- STI-Grabentiefe
Claims (10)
- Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen (
10 ;10a ,10b ) in einem Substrat (1 ), der über einen vergrabenen Kontakt (15a ,15b ) einseitig mit dem Substrat (1 ) elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle mit einem in dem Substrat (1 ) vorgesehenen und über den vergrabenen Kontakt (15a ,15b ) angeschlossenen planaren Auswahltransistor, mit den Schritten: Vorsehen von einem Graben (5 ) in dem Substrat (1 ) unter Verwendung einer Hartmaske (2 ,3 ) mit einer entsprechenden Maskenöffnung; Vorsehen von einem Kondensatordielektikum (30 ) im unteren und mittleren Grabenbereich, dem Isolationskragen (10 ) im mittleren und oberen Grabenbereich und einer elektrisch leitenden Füllung (20 ) zumindest bis zur Oberseite des Isolationskragens (10 ), wobei die Oberseite des Isolationskragens (10 ) von der Oberseite (OS) des Substrats (1 ) beabstandet ist und auf gleicher Höhe wie die elektrisch leitende Füllung (20 ) im Graben (5 ) eingesenkt ist; Einsenken der elektrisch leitenden Füllung (20 ) bis unterhalb der Oberseite des Isolationsgrabens (10 ); Bilden eines einseitigen Isolationsbereichs (IS; IS1, IS2) zum Substrat (1 ) oberhalb des Isolationskragens (10 ); Bilden eines anderseitigen Anschlussbereichs (KS; KS1, KS2) zum Substrat (1 ) oberhalb des Isolationskragens (10 ); und Bilden des vergrabenen Kontakts (15a ,15b ) durch Abscheiden einer leitfähigen amorphen Metallfüllung (70 ) auf die elektrisch leitende Füllung (20 ) und Rückätzen der leitfähigen amorphen Metallfüllung (70 ) bis unterhalb der Oberseite (OS) des Substrats (1 ) aber bis oberhalb des Isolationskragens (10 ), wobei die stöchiometrische Zusammensetzung der amorphen Metallfüllung (70 ) über ihre Dicke variiert wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass nach dem Rückätzen der leitfähigen amorphen Metallfüllung (
70 ) ein Isolationsdeckel (80 ) im oberen Grabenbereich bis mindestens zur Oberseite (OS) des Substrats (1 ) auf der leitfähigen amorphen Metallfüllung (70 ) vorgesehen wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die elektrisch leitfähige Füllung (
20 ) bis zur Oberseite des Isolationskragens (10 ) vorgesehen wird, dann eine Nitridlinerschicht (40 ) abgeschieden wird und dann ein vollständiges Auffüllen des Grabens (5 ) mit einem Füllmaterial (50 ), ein STI-Grabenherstellungsprozess und ein Entfernen des Füllmaterials erfolgen. - Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass nach Entfernen des Füllmaterials (
50 ) Spacer (40' ) an den Grabenwänden oberhalb des Isolationskragens (10 ) gebildet werden und der über dem Anschlussbereich (KS) liegende Spacer (40' ) entfernt wird, wobei der über dem Isolationsbereich liegende Spacer (40' ) mit einem Siliziumliner (60 ) maskiert wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die leitfähige amorphe Metallfüllung (
70 ) mittels des ALD-Verfahrens abgeschieden wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die leitfähige amorphe Metallfüllung (
70 ) aus einem der Systeme TiAlN, TiSiN, TaSiN, HfSiN, ZrSiN, TiTaN, TiHfN, TiZrN, TiZrSiN, TiHfSiN, TiZrAlN, TiHfAlN besteht. - Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die stöchiometrische Zusammensetzung der leitfähigen amorphen Metallfüllung (
70 ) derart eingestellt wird, dass die Austrittsarbeit an der Grenzfläche zum Substrat 4,0 bis 4,2 eV beträgt. - Grabenkondensator mit einem Isolationskragen (
10 ;10a ,10b ) in einem Substrat (1 ), der über einen vergrabenen Kontakt (15a ,15b ) einseitig mit dem Substrat (1 ) elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle mit einem in dem Substrat (1 ) vorgesehenen und über den vergrabenen Kontakt (15a ,15b ) angeschlossenen planaren Auswahltransistor, mit: einem Graben (5 ) in dem Substrat (1 ); einem Kondensatordielektikum (30 ) im unteren und mittleren Grabenbereich, dem Isolationskragen (10 ) im mittleren und oberen Grabenbereich und einer elektrisch leitenden Füllung (20 ) zumindest bis zur Oberseite des Isolationskragens (10 ), wobei die Oberseite des Isolationskragens (10 ) von der Oberseite (OS) des Substrats (1 ) beabstandet und auf gleicher Höhe wie die elektrisch leitende Füllung (20 ) im Graben (5 ) eingesenkt ist; einem einseitigen Isolationsbereichs (IS; IS1, IS2) zum Substrat (1 ) oberhalb des Isolationskragens (10 ); einem anderseitigen Anschlussbereichs (KS; KS1, KS2) zum Substrat (1 ) oberhalb des Isolationskragens (10 ); und dem vergrabenen Kontakt (15a ,15b ) als eine auf der elektrisch leitenden Füllung (20 ) aufgebrachte leitfähige amorphe Metallfüllung (70 ), die unterhalb der Oberseite (OS) des Substrats (1 ) aber bis oberhalb des Isolationskragens (10 ) angeordnet ist, wobei die stöchiometrische Zusammensetzung der leitfähigen amorphen Metallfüllung (70 ) über ihre Dicke variiert. - Grabenkondensator nach Anspruch 8, dadurch gekennzeichnet, dass die leitfähige amorphe Metallfüllung (
70 ) aus einem der Systeme TiAlN, TiSiN, TaSiN, HfSiN, ZrSiN, TiTaN, TiHfN, TiZrN, TiZrSiN, TiHfSiN, TiZrAlN, TiHfAlN besteht. - Grabenkondensator nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die stöchiometrische Zusammensetzung der leitfähigen amorphen Metallfüllung (
70 ) derart eingestellt ist, dass die Austrittsarbeit an der Grenzfläche zum Substrat 4,0 bis 4,2 eV beträgt.
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Citations (5)
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|---|---|---|---|---|
| DE19946719A1 (de) * | 1999-09-29 | 2001-04-19 | Infineon Technologies Ag | Grabenkondensator und Verfahren zu seiner Herstellung |
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Patent Citations (5)
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|---|---|---|---|---|
| US6259129B1 (en) * | 1999-04-20 | 2001-07-10 | International Business Machines Corporation | Strap with intrinsically conductive barrier |
| DE19946719A1 (de) * | 1999-09-29 | 2001-04-19 | Infineon Technologies Ag | Grabenkondensator und Verfahren zu seiner Herstellung |
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| US20040026727A1 (en) * | 2002-06-13 | 2004-02-12 | Yasushi Akasaka | Semiconductor device and method of manufacturing the same |
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