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Die
Erfindung betrifft eine integrierte Schaltung und ein Verfahren
zum Herstellen einer derartigen integrierten Schaltung.
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Integrierte
Schaltungen, die aus Halbleitervorrichtungen aufgebaut sind, können eine
oder mehrere Schichten enthalten, die positiv oder negativ dotiertes
Polysilizium aufweisen. Es kann für die Funktionalität einer
solchen Halbleitervorrichtung wichtig sein, dass die Konzentration
des Dotierungsmittels innerhalb der Polysiliziumschicht so weit
wie möglich
der angestrebten Sollkonzentration entspricht.
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Bei
einigen Anwendungen kann es auch notwendig sein, unterschiedliche
Dotierungsgrade innerhalb einer Polysiliziumschicht zu haben. In
diesem Fall kann es wünschenswert
sein, die zur Dotierung verwendeten Ionen so exakt Wie möglich in
der gewünschten
Region zu platzieren.
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In
der
US 4 584 760 A ist
eine Halbleitervorrichtung sowie ein Verfahren zu deren Herstellung beschrieben.
Die offenbarte Vorrichtung umfasst eine Elektroden- oder Verdrahtungsschicht
mit einer Polysiliziumschicht, die auf einem isolierenden Film ausgebildet
ist, sowie eine Metallsilizidschicht, die darauf ausgebildet ist,
um den elektrischen Widerstand zu reduzieren. Um zu verhindern,
dass die Metallsilizidschicht in die polykristalline Siliziumschicht
diffundiert, wird die Konzentration der Verunreinigung der polykristallinen
Siliziumschicht in Tiefenrichtung so verwirklicht, dass die Konzentration
am unteren Ende benachbart dem Isolationsfilm höher ist als im oberen Teil.
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In
der
US 7 192 892 B2 sind
Verfahren zur Herstellung von "Floating-Gate" Transistoren beschrieben.
Gemäß einer
Ausführungsform
jener Druckschrift wird ein so genanntes "Floating Gate" über
einem Substrat ausgebildet. Das Floating Gate weist einen inneren
ersten Abschnitt und einen äußeren zweiten
Abschnitt auf. Im inneren ersten Abschnitt ist eine die Leitfähigkeit
erhöhende
Verunreinigung vorhanden, und zwar in einer höheren Konzentration als die
die Leitfähigkeit
erhöhende
Verunreinigung im äußeren zweiten
Abschnitt.
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Schließlich ist
in der
US 2007/0048914
A1 ein Verfahren zum Herstellen einer dualen Gateelektrode
bekannt. Die aus dem beschriebenen Verfahren resultierende Struktur
kann geätzt
werden, um Gatelekroden auszubilden, welche einen hohen Grad an
Verunreinigungen aufweisen.
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Es
ist eine Aufgabe der Erfindung, eine integrierte Halbleitervorrichtung
sowie ein Verfahren zu deren Herstellung anzugeben, das bzw. die
den vorstehend genannten Anforderungen genügt.
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Diese
Aufgabe wird erfindungsgemäß durch die
Gegenstände
der unabhängigen
Ansprüche
gelöst.
Bevorzugte Ausführungsformen
sind in den Unteransprüchen
angegeben.
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Die
Erfindung wird nunmehr mit Bezug auf die beigefügten Zeichnungen beschrieben.
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In
den Zeichnungen zeigen:
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die 1–11 unterschiedliche Schritte eines Verfahrens
zum Bereitstellen eines Halbleiterspeichers gemäß einer Ausführungsform
der Erfindung;
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12 jeweilige Querschnitte eines Speicherzellenbereiches
und der Peripherie des Speicherzellenbereiches in einer SONOS-Speichervorrichtung
gemäß einer
Ausführungsform
der Erfindung;
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13 ein
Flussdiagramm eines beispielhaften Verfahrens gemäß einer
Ausführungsform
der Erfindung;
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14 ein
Flussdiagramm eines anderen beispielhaften Verfahrens gemäß einer
Ausführungsform
der Erfindung; und
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15 ein
System gemäß einer
weiteren Ausführungsform
der Erfindung.
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Wie
bereits erwähnt,
werden die Ausführungsformen
in den Zeichnungen nur exemplarisch beschrieben und sind nicht dafür gedacht,
den Schutzbereich der Erfindung zu begrenzen. Beispielsweise soll
die sich auf SONOS-Zellen beziehende Ausführungsform nicht als Beschränkung angesehen
werden, da andere Ausführungsformen, welche
andere Arten von Speicherzellen betreffen, mit nur geringfügigen Änderungen
hergestellt werden können,
ohne das Konzept der Erfindung zu verlassen.
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Wie
bereits erwähnt,
kann gemäß einer
Ausführungsform
der Erfindung die integrierte Schaltung eine SONOS-Speichervorrichtung
sein. Natürlich sind
andere Ausführungsformen
denkbar, beispielsweise andere Arten von Speichervorrichtungen oder auch
andere Arten von Halbleitervorrichtungen.
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Ein
SONOS-Speicher stellt eine mögliche Ausführungsform
eines EEPROMs dar, bei dem es sich um einen elektrisch löschbaren
programmierbaren Nur-Lesespeicher (englisch: electrically erasable read-only
memory) handelt. SONOS-Speicher können bei spielsweise als Niederspannungs-EEPROMs hoher
Dichte eingesetzt werden. Ein SONOS-Speicher weist als eine Schichtfolge
eine dielektrische ONO-Struktur (= Oxid-Nitrid-Oxid-Struktur) im
Gatebereich des Speichers auf. Die Struktur einer SONOS-Speicherzelle, wie
sie hier beschrieben wird, kann auch modifizierte Schichten umfassen,
was bedeutet, dass zusätzliche
Elemente oder Verbindungen in den Oxidschichten und/oder der Nitridschicht enthalten
sind.
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Im
Allgemeinen stellt die dielektrische ONO-Struktur ein Beispiel einer
Ladungsfallenschicht (englisch: "charge
trapping layer")
dar, die zwischen Isolationsschichten eingebettet ist. Auf der Oberseite
der ONO-Struktur befindet sich für
gewöhnlich
eine Schicht aus Polysilizium. Eine derartige SONOS-Speichervorrichtung
kann Speicherzellen aufweisen, die eine positiv dotierte Polysiliziumschicht
(p+-poly-Si-Schicht) beinhalten. Des Weiteren kann
eine SONOS-Speichervorrichtung aus verschiedenen Arten von Transistoren
aufgebaut sein. Gemäß einer
Ausführungsform
sind die Speicherzellentransistoren n-Kanal-Transistoren mit einer positiv dotierten
Polysiliziumschicht. Die Transistoren im Peripheriebereich der Speicherzellen
können
n-Kanal und p-Kanal-Transistoren umfassen. Im ersten Fall sind die
Polysiliziumschichten der Transistoren der Peripherie als n+-Schichten ausgebildet und im zweiten Fall
entweder als p+-Schichten oder n+-Schichten. Die n+-Schichten
gemäß dem zweiten
Fall werden eingesetzt, wenn so genannte "buried channel"-PMOS-Vorrichtungen hergestellt werden,
also solche mit einem "vergrabenen
Kanal".
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Die
Dotierung der Polysiliziumschichten kann entweder über in-situ-Dotierung oder
durch herkömmliche
Techniken wie der Implantation von Bor-Ionen ausgeführt werden.
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Gemäß einer
weiteren Ausführungsform
der Erfindung werden eine integrierte Schaltung und ein Verfahren
zum Herstellen einer integrierten Schaltung angegeben. Die integrierte
Schaltung weist hier eine Polysilizium-Doppelschicht auf, wobei
die Polysilizium-Doppelschicht beispielsweise eine erste Polysiliziumschicht
und eine zweite Polysiliziumschicht, die oberhalb der ersten Polysiliziumschicht
ausgebildet ist, hat, wobei die erste Polysiliziumschicht in höherem Maße mit positiven
Ionen dotiert ist als die zweite Polysiliziumschicht. Wenn im Folgenden
davon die Rede ist, dass die zweite Polysiliziumschicht "oberhalb" oder "über" der ersten Polysiliziumschicht angeordnet
ist, so ist dieser Ausdruck im Hinblick auf ein Substrat der Vorrichtung
zu sehen, welches sich auf der anderen Seite, das heißt unterhalb
der ersten Polysiliziumschicht, befindet.
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Aufgrund
der Tatsache, dass zwei Polysiliziumschichten, welche positive Ionen,
beispielsweise Bor-Ionen enthalten, vorhanden sind, ist es möglich, beispielsweise über eine
hohe Ionenkonzentration auf der Unterseite, das heißt in einem
unteren Bereich, der Doppel-Polysilizium-Struktur zu verfügen, sowie über eine
niedrigere Ionenkonzentration in der oberen Polysiliziumschicht.
Wie bereits erwähnt,
soll der Ausdruck "Unterseite" in der hier benutzten
Form diejenige Schicht der Polysilizium-Doppelschicht benennen,
die näher
an einer Gatestruktur der integrierten Schaltung liegt und somit
zum Substrat hin gerichtet ist. Gemäß einer weiteren Ausführungsform können die
Ionen in die verschiedenen Polysiliziumschichten durch unterschiedliche
Verfahren eingebracht werden.
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Beispielsweise
kann eine höhere
Konzentration positiver Ionen in der unteren oder ersten Polysiliziumschicht
in einem Speicherzellenbereich eines Halbleiterspeichers von Vorteil
sein, wohingegen in einem Peripheriebereich der Speicherzelle die
Borkonzentration der Polysiliziumschicht niedriger sein kann.
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Wenn
eine oberste Schicht der Oxid-Nitrid-Oxid-Schichtstruktur (ONO-Schicht)
in hohem Maße
mit positiven Ionen dotiert ist, oder sogar mit positiven Ionen
gesättigt
ist, kann die hohe Konzentration positiver Ionen in der unteren
Polysiliziumschicht oder ersten Polysiliziumschicht den Effekt aufweisen,
dass kein Bor "abgesaugt" wird, das heißt, kein
Bor diffundiert von der oberen Oxidschicht der ONO-Struktur in die
darüber
liegende Polysiliziumschicht. Gemäß einer Ausführungsform
der Erfindung kann die untere Polysiliziumschicht mit der gewünschten
hohen Konzentration dotiert werden.
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Andererseits
kann es möglich
sein, dass eine hohe Konzentration positiver Ionen in der Polysiliziumschicht
im Peripheriebereich der Speicherzelle nicht gewünscht wird. Eine Ausführungsform
der Erfindung ermöglicht
auch das Dotieren mit einer niedrigeren Konzentration im Peripheriebereich
der Speicherzelle, wobei gleichzeitig die gewünschte hohe Konzentration an
Dotierungsmitteln innerhalb der unteren Polysiliziumschicht des
Speicherzellenbereichs beibehalten wird.
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Gemäß einer
Ausführungsform
weist die zweite oder obere Polysiliziumschicht eine niedrigere Konzentration
an Bor-Ionen auf, und deshalb kann jene obere Polysiliziumschicht
des Speicherzellenbereichs gleichzeitig mit der Polysiliziumschicht
des Peripheriebereichs der Speicherzelle hergestellt werden. Mit
anderen Worten ist es gemäß einer
Ausführungsform
der Erfindung möglich,
dass der Speicherzellenbereich die Polysilizium-Doppelschichtstruktur aufweist,
wohingegen der Bereich der Peripherie nur die zweite Polysiliziumschicht
aufweist, so dass in jenem Bereich eine niedrigere Konzentration
positiver Ionen im Polysilizium erhalten wird.
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Es
ist anzumerken, dass in den Zeichnungen die verschiedenen Schichten
gegebenenfalls nicht maßstabsgetreu
sind. Einige Schichtdicken sind übertrieben,
um die Verständlichkeit
des gezeigten Prozesses zu erhöhen.
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In 1 ist
die Herstellung der ersten Schichten für eine SONOS-Speichervorrichtung
gezeigt. Die ersten Schichten bilden die Basisschichten, auf welche
die weitere Struktur aufzubauen ist. Wie aus den folgenden Figuren
ersichtlich ist, weist die SONOS-Speicherstruktur eine Anzahl von
Bereichen auf, die im Querschnitt zu erkennen sind. In den Figuren
sind die verschiedenen Bereiche als "HV", was
Hochspannungsbereich bedeutet und sich auf die Spannung bezieht,
die beim Einsatz in dieser Region angelegt wird, mit "LV", was Niederspannungsbereich
bedeutet, und mit "Array" bezeichnet, wobei mit
der letztgenannten Bezeichnung jener Bereich gemeint ist, in welchem
die Transistoren der Speicherzelle vorhanden sind, sowie auch die übrigen Schaltungsbestandteile.
Der Ausdruck "Array" wird aufgrund der
wohlbekannten Tatsache verwendet, dass die entsprechenden Transistoren
in "Arrays" gruppiert sind.
Die HV- und LV-Bereiche bilden die Peripheriebereiche der Speicherzelle.
In jenen Peripheriebereichen können
CMOS-Transistoren
mit zweifacher Funktion bereitgestellt werden, deren Poly-Gate-Schichten
durch Implantierung (n+- und p+-Dotierung) dotiert
sind.
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Es
ist anzumerken, dass die Bereiche, welche in den Figuren gezeigt
und hier beschrieben sind, nur ein Beispiel von unterschiedlichen
Funktionsbereichen in einer integrierten Schaltung darstellen. Im allgemeinen
können
sich die verschiedenen Bereiche auf Regionen beziehen, in denen
verschiedene Arten von Transistoren vorhanden sind, und auf die verbleibenden
Schaltelemente. Die Polysiliziumschichten können insbesondere einen Teil
der Gatestruktur jener Transistoren darstellen.
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Die
Abscheidung der ersten Schichten geschieht im Wesentlichen wie im
Stand der Technik. In 1 bezeichnet das Bezugszeichen 1 einen
Halbleiterträger
bzw. ein Substrat, das Bezugszeichen 2 ist ein sogenanntes "Pad-Oxid", welches vorzugsweise
in einer Schichtdicke von etwa 8 nm abgeschieden wird. Auf dem Pad-Oxid
wird eine erste Hilfs-Polysiliziumschicht 3 abgeschieden,
welche in nachfolgenden Prozessschritten entfernt werden wird. Wie
dies bekannt ist, wird eine solche Schicht auch als "Dummy-Schicht", das heißt als eine
Schicht, die nur während
einer bestimmten Stufe im Herstellungsprozess verwendet wird, jedoch
nicht Bestandteile des Endproduktes ist. Auf dieser Schicht wird
eine Hartmaske 4 aus Nitrid aufgebracht.
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2 zeigt den nächsten Herstellungsschritt für eine Ausführungsform
einer SONOS-Speichervorrichtung. In diesem Schritt wird eine Isolation
eines flachen Grabens (STI) ausgebildet. Die erste Maske 4,
welche in diesem Fall eine Nitrid-Hartmaske ist, bedeckt den Speicherzellenarray
sowie den Peripheriebereich jenes Arrays. In 2A findet
ein reaktives Ionenätzen
auf der Nitridhartmaske 4 und auf der Polysilizium-Hilfsschicht 3 statt.
Als nächstes findet,
wie aus 2B ersichtlich ist, das Ätzen des flachen
Grabens statt, wobei der Bodenteil des Halbleiterträgers 1 mit
einer Abschrägung
geätzt
wird und der obere Teil (Pad-Oxid 2) wird mit vertikalen
Seitenwänden
geätzt.
Gemäß dieser
Figur weisen die resultierenden flachen Gräben 5 im Array-Bereich
und im Peripherie-Bereich (HV und LV) verschiedene Formen auf. Wie
in 2C dargestellt ist, wird eine Opferoxidschicht 6 auf
den Seitenwänden
der flachen Gräben 5 ausgebildet.
In der Peripherie werden die Ecken der Gräben abgerundet, wohingegen
im Gatezellenarray sogenannte "Finnen" ausgebildet werden.
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Wie
in 2D zu erkennen ist, werden die flachen Gräben mit
einem Oxid gefüllt,
worauf ein chemisch-mechanisches Polieren (CMP) des Oxids auf einer
oberen Oberfläche
stattfindet.
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In 3 ist der Schritt der Ausbildung der Wannenimplantate
in dem herzustellenden Halbleiterspeicher gezeigt. 3A zeigt
eine zusätzliche Oxidschicht 7B,
die sowohl im Peripheriebereich als auch im Arraybereich aufgezogen
wird, und auf diese Schicht wird eine Nitridhartmaske 8 aufgebracht. Darüber hinaus
wird eine Resistmaske 9 im Arraybereich aufgebracht, so
dass Wannenimplantate 10 in dem nicht von der Resistmaske
bedeckten Bereich bereitgestellt werden können.
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Nun
wird, wie in 3B gezeigt, eine Resistmaske 11 auf
der oberen Oberfläche
des Peripheriebereichs aufgebracht, und Wannenimplantate 12 werden
im Arraybereich bereitgestellt. Darüber hinaus werden, wie aus 3C ersichtlich
ist, die Nitridschicht 4, die Polysiliziumschicht 3 und
die Pad-Oxidschicht 2 geätzt, vorzugsweise
durch reaktives Ionenätzen,
das im Stand der Technik bekannt ist. Danach wird die Re-sistmaske 11 abgezogen,
und es wird eine Ausnehmung im Oxid 7 der Isolation des flachen
Grabens ausgeführt.
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4 stellt die Bildung der ONO-Struktur
im Gatearraybereich dar. Zunächst
wird die obere Nitridschicht 4 geätzt, vorzugsweise durch Nassätzen. Danach
wird auf die darunter liegende Hilfs-Polysiliziumschicht 3 geätzt, vorzugsweise
durch reaktives Ionenätzen.
Auch das Pad-Oxid 2 wird geätzt, diesmal wiederum vorzugsweise
durch Nassätzen.
In 4A ist ein Zustand gezeigt, gemäß dem die
zuvor erwähnten Ätzschritte
bereits stattgefunden haben. Danach werden, wie aus 4B ersichtlich
ist, eine Nitridschicht 13 und eine Oxidschicht 14 sowohl
im Peripheriebereich als auch im Zellarraybereich abgeschieden.
Im Zellarraybereich bilden die Schichten 13 und 14 die oberen
Schichten der ONO-Struktur, während
die Oxidschicht 7a, welche die flachen Gräben in jenem
Bereich füllt,
eine Bodenschicht der ONO-Struktur darstellt.
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Mit
nunmehrigem Bezug auf 5 werden die
Schritte des teilweisen Entfernens der ONO-Struktur und des Abscheidens
eines Gateoxids im Bereich ausgewählter Gates und im LV-Bereich gezeigt.
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Wie
aus 5A ersichtlich ist, wird eine weitere Resistmaske 15 auf
dem Arraybereich der auszubildenden Halbleiter-Speichervorrichtung abgeschieden. Aus
diesem Grunde betreffen die nachstehend beschriebenen Ätzschritte
nicht die Schichten in jenem Bereich.
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Es
wird nun das Ätzen
der Oxidschicht 14 und der Nitridschicht 13, vorzugsweise
durch reaktives Ionenätzen,
ausgeführt.
In diesem Zusammenhang dient die Polysiliziumschicht 3 als Ätzstopp.
Anschließend
wird die Polysiliziumschicht 3 durch reaktives Ionenätzen weggeätzt. Das
Pad-Oxid 2 wird durch Nassätzen in jenen Bereichen, die
nicht von der Resistmaske 15 bedeckt sind, geätzt. Das
Ergebnis dieses Verfahrens ist in 5B zu
erkennen.
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Wie
aus 5C ersichtlich ist, wird die Resistmaske 15 dann
abgezogen, und eine Gateoxidschicht 16 wird im Select-Gatebereich und in
der LV/HV-Peripherie ausgebildet.
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Was 6 betrifft, so zeigt diese Figur allgemein
das Ausbilden des Gateoxids in der HV-Peripherie. Eine Nitridhartmaske 17 wird
sowohl im Peripheriebereich als auch im Arraybereich angeordnet, wie
dies in 6A gezeigt ist. Danach findet
reaktives Ionenätzen
des Nitrids nur in der HV-Region des Peripheriebereichs statt (6B).
Anschließend
wird die Ga teoxidschicht 16 bis zu einer bestimmten Tiefe, beispielsweise
etwa 8 nm, in jenem Bereich geätzt. Danach
wird, wie aus 6C ersichtlich ist, die Oxidschicht 16 im
HV-Bereich wiederum aufgezogen, vorzugsweise bis zu einer Dicke
von etwa 35 nm. Schließlich
wird, wie es aus 6D ersichtlich ist, die Nitridhartmaskenschicht 17 weggeätzt, beispielsweise
durch Nassätzen.
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Bis
zu diesem Punkt sind die in den Figuren gezeigten Prozessschritte,
die hier beschrieben wurden, auf die Herstellung der Basisschichten
eines Halbleiterspeichers gerichtet, einschließlich einer Gatestruktur und
ihrer Peripherie. Andere Prozess-Zwischenschritte können integriert
sein, um bestimmte Strukturen auszubilden, wie dies für den Fachmann
offensichtlich ist. Zu diesem Zeitpunkt bildet die ONO-Schichtstruktur
die oberen Schichten im Speicherzellenbereich und die Gateoxidschicht 16 bildet
die oberste Schicht im Peripheriebereich.
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Mit
nunmehrigem Bezug auf 7 werden die
Prozessschritte des Abscheidens einer Polysilizium-Gateschicht gezeigt.
In 7A wächst
eine erste Polysilizium-Gateschicht 18 im Peripheriebereich und
im Arraybereich. Die erste Polysilizium-Gateschicht 18 kann eine Dicke
von etwa 15 bis 25 nm, vorzugsweise etwa 20 nm, aufweisen. Wie es
für den Fachmann
offensichtlich ist, kann die Dicke gemäß den Parametern der anderen
Schichten und gemäß der beabsichtigten
Verwendung variieren. Anschließend
wird eine Nitridhartmaske 19 auf der Oberseite der ersten
Polysiliziumschicht 18 deponiert, und zwar ebenfalls in
beiden Bereichen. Die Nitridhartmaske 19, welche als Implantationsmaske
dient, wird dann im Arraybereich entfernt, um das darunter liegende Polysilizium
freizulegen.
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7B zeigt
den Zustand, gemäß dem das Dotieren
der ersten Polysiliziumschicht 18 im Arraybereich stattfindet.
Aufgrund der Tatsache, dass der Peripheriebereich mit der Nitridhartmaske 19 bedeckt
ist, findet die Dotierung nur im Arraybereich statt, in dem die
Speicherzellen-Transistoren der Speichervorrichtung auszubilden
sind. Die erste Polysilizium-Gateschicht 18 wird durch
einen Plasmadotierungsprozess dotiert. Gemäß diesem Plasmadotierungsprozess
werden positive Ionen, vorzugsweise Bor-Ionen, in die erste Polysilizium-Gateschicht 18 und
auch in die darunter liegende obere Oxidschicht 14 der
ONO-Struktur eingebracht.
Auf diese Weise kann eine hohe Ionenkonzentration in beiden Schichten
aufgrund der Tatsache erzielt werden, dass die Plasmadotierung den
Vorteil einer sehr geringen Eindringtiefe aufweist.
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Vorzugsweise
wird die obere Oxidschicht der ONO-Struktur so stark dotiert, dass
sie mit Ionen gesättigt
ist. Aufgrund der Tatsache, dass mittels Plasmadotierung eine hohe
Konzentration von Ionen auch in der ersten Polysilizium-Gateschicht 18 erzielt werden
kann, kann die Gefahr der Verarmung von Ladungskorridoren aufgrund
einer niedrigen Konzentration von Ionen, beispielsweise Bor, an
der Schnittstelle der Schichten 14 und 18 im Verlauf
von Hochtemperaturprozessen vermieden werden. Die Ionenkonzentration
der ersten Polysilizium-Gateschicht 18 sollte etwa 1021 Ionen pro cm3 oder
mehr betragen.
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Wie
aus 7C ersichtlich ist, wird die Nitridhartmaske 19 dann
aus dem Peripheriebereich entfernt. Dann wird eine zweite Polysilizium-Gateschicht 20 auf
der ersten Polysilizium-Gateschicht 18 aufgebracht.
Die zweite Polysilizium-Gateschicht 20 ist
vorzugsweise dicker als die erste Polysilizium-Gateschicht 18 und
wird sowohl im Peripheriebereich als auch im Arraybereich bereitgestellt.
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Die 8 und 9 zeigen
die Schritte des Ausbildens von Gateimplantaten in der zweiten Polysilizium-Gateschicht 20 in unterschiedlichen
Regionen. Es ist anzumerken, dass, obwohl beide Figuren Schnittansichten
durch eine SONOS-Speichervorrichtung
sind, jene Schnitte auf unterschiedlichen Höhen der Vorrichtung gemacht
wurden.
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In 8 ist
ein Schnitt in einer Höhe
der Speichervorrichtung, in der p-MOS-Transistoren im Peripheriebereich
auszubilden sind. In der gezeigten Prozess-Stufe werden die p+-Gateimplantate
in der oberen oder zweiten Polysilizium-Gateschicht 20 ausgebildet.
In diesem Fall findet das Dotieren, vorzugsweise mit Bor-Ionen,
durch einen Prozess statt, der vorzugsweise von dem Plasmadotierungsprozess,
welcher für
die erste Polysilizium-Gateschicht 18 verwendet wurde,
verschieden ist. Natürlich
ist es gemäß einer
alternativen Ausführungsform
auch möglich,
auf dieser Stufe das Verfahren der Plasmadotierung einzusetzen.
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Aufgrund
der Tatsache, dass es nicht notwendig ist, dass die zweite Polysilizium-Gateschicht 20 in
einem so hohen Ausmaß wie
die erste Polysilizium-Gateschicht 18 dotiert wird, kann
ein herkömmlicher
Ionenimplantationsprozess ausgeführt
werden. Wie dies dem Fachmann bekannt ist, kann eine Ionenimplantation
bei Zimmertemperatur erfolgen. Die dotierenden Atome werden auf
hohe Geschwindigkeiten beschleunigt und somit mit hoher Energie
in die Polysiliziumschicht eingebracht. In der Praxis werden Energien
von 5 keV bis 50 keV eingesetzt. Ein derartiger Prozess führt zu einem
gewissen Ionenkonzentrationsgradienten in der zweiten Polysilizium-Gateschicht 20.
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Normalerweise
ist durch einen solchen Prozess die Ionenkonzentration an der Oberfläche der zweiten
Polysilizium-Gateschicht 20 größer und nimmt
in Tiefenrichtung jener Schicht ab. Dies bedeutet, dass im Arraybereich
die Ionenkonzentration mit zunehmender Tiefe innerhalb der zweiten
Polysi lizium-Gateschicht 20 abnimmt und an der Schnittstelle
mit der ersten Polysilizium-Gateschicht 18 aufgrund der
Tatsache, dass die letztgenannte bis zu einer Konzentration von
mindestens etwa 1021 Ionen pro cm3 im vorausgehenden Plasmadotierungsprozess
dotiert wurde, sprunghaft ansteigt.
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Aufgrund
der vorstehend beschriebenen Ionenimplantation im Arraybereich und
in einer Region von p-MOS-Transistoren, die im Peripheriebereich auszubilden
sind, ist eine Region von n-MOS-Transistoren,
die im Peripheriebereich auszubilden sind, mit einer Resistmaske
(in den Zeichnungen nicht gezeigt) bedeckt, um eine p+-Dotierung
in jener Region zu vermeiden.
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Wie
vorstehend erwähnt
wurde, ist 9 eine Schnittansicht auf einer
anderen Höhe
in Dickenrichtung (Richtung senkrecht zur Blattebene) der Halbleiterspeichervorrichtung.
In dem in 9 gezeigten Prozessschritt ist
der Arraybereich (und auch die p-MOS-Transistorregion, die in der
Figur nicht gezeigt ist) mit einer Resistmaske 21 bedeckt, um
ein weiteres Dotieren jener Bereiche zu vermeiden. Dann findet eine
n+-Dotierung der zweiten Polysilizium-Gateschicht 20 in
den Regionen der n-MOS-Transistoren
statt. Zuletzt wird die Resistmaske 21 wieder entfernt.
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Als
ein nächster
Schritt, dessen Ergebnis in 10 gezeigt
ist, wird ein Gatestapel auf der zweiten Polysilizium-Gateschicht 20 ausgebildet.
Dieser Schritt ist wiederum im Stand der Technik bekannt. Eine Titan-/Titannitridschicht 22,
eine Wolframschicht 23 für eine Wortleitung, eine Hartmasken-Nitridschicht 24 und
schließlich
eine Resistschicht 25 werden in der angegebenen Reihenfolge
auf der zweiten Polysilizium-Gateschicht 20 abgeschieden.
Die Titan-/Titannitridschicht 22 dient als Diffusionsbarriere zwischen
der Wolframschicht 23 und der zweiten Polysiliziumschicht 20,
so dass die Ausbildung von WSI vermieden wird. Es ist anzumerken,
dass die eingesetzten Materialien, die hier beschrieben sind, und insbesondere
diejenigen der Schichten 22 und 23, nicht zwingend
sind. Der Fachmann auf diesem Gebiet erkennt eine Reihe von Materialien,
die geeignet sind, die Zwecke jener Schichten zu erfüllen.
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Als
ein Endschritt werden das Ausbilden der Gatelithographie und das
nachfolgende Ätzen
ausgeführt.
Jener Schritt ist gemäß dieser
Ausführungsform
in einer Gateregion des Speicherzellenarraybereichs und in einer
Gateregion des Peripheriebereiches gleich. Aus diesem Grund zeigt 11 nur einen Querschnitt an einem Gatebereich.
In einem ersten Unterschritt wird die Resistschicht 25 selektiv
in einem bestimmten Bereich weggeätzt. Dann werden in derselben
Region auch die Nitridhartmaskenschicht 24, die Wolframschicht 23 und
die Ti/TiN-Schicht 22 weggeätzt. Die resultierende Stufe ist
in 11A gezeigt.
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Wie
aus 11B ersichtlich ist, wird eine weitere
Nitridschicht 24 abgeschieden und, mit Ausnahme von Wandbereichen,
wird der Stapel aus den Schichten 22 und 23 weggeätzt, so
dass eine Abstandsschicht auf der Nitridschicht 24 ausgebildet wird.
Auf diese Weise sind die verbleibenden Wolframschichten 23 in
den Stapeln komplett eingekapselt. Auf diese Weise beeinträchtigt eine
nachfolgende Hochtemperaturbehandlung jene Schichten nicht.
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Dann
wird, wie es in 11C gezeigt ist, die zweite
Polysilizium-Gateschicht 20 in den Regionen außerhalb
der Stapel der Schichten 22 und 23 weggeätzt. Die
zweite Polysilizium-Gateschicht 20,
die innerhalb des Stapels verbleibt, wird an ihren Seitenwänden reoxidiert,
um eine Oxid-Abstandsschicht in jener Region auszubilden.
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Die 12A und 12B zeigen
Querschnitte von Gateregionen im Peripheriebereich bzw. im Arraybereich.
Diese Querschnitte umfassen die wesentlichen Bestandteile der SONOS-Speichervorrichtung.
Wie aus den Figuren ersichtlich ist, weist jeder Gatebereich der
Speichervorrichtung eine Doppel-Schichtstruktur
aus Polysiliziumschichten auf, das heißt eine erste Polysilizium-Gateschicht 18 und eine
zweite Polysilizium-Gateschicht 20. Im Peripheriebereich
gibt es n-Kanal-Transistoren
und p-Kanal-Transistoren. Bei den n-Kanal-Transistoren sind die Polysilizium-Gateschichten
mit n+-Ionen dotiert, welche beispielsweise
durch ein Implantationsverfahren injiziert wurden. Bei den p-Kanal-Transistoren sind
die Polysilizium-Gateschichten mit p+-Ionen
dotiert, welche durch ein Implantationsverfahren injiziert wurden.
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Andererseits
ist, wie aus 12B ersichtlich ist, in den
Transistoren des Speicherzellenarraybereiches die erste Polysiliziumschicht 18 mit
p+-Ionen in hoher Konzentration dotiert,
welche Ionen durch Plasmadotierung eingebracht wurden, und die zweite Polysiliziumschicht 20 ist
in einer niedrigeren Konzentration mit p+-Ionen
dotiert, welche durch Ionenimplantation eingebracht wurden.
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Die 13 und 14 zeigen
jeweilige Flussdiagramme eines Verfahrens zur Herstellung einer
integrierten Schaltung.
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Gemäß 13 umfasst
eine Ausführungsform
eines Verfahrens zum Herstellen einer integrierten Schaltung folgendes:
Bereitstellen
einer ersten Polysiliziumschicht als Teil einer Gatestruktur oberhalb
eines Halbleiterträgers (Schritt 131);
Dotieren der ersten Polysiliziumschicht mit positiven Ionen durch
Plasmaionendotierung (Schritt 132); Abscheiden einer zweiten
Polysiliziumschicht oberhalb der ersten Polysilizium schicht und Dotieren
der zweiten Polysiliziumschicht durch einen Implantationsprozess
(Schritt 133).
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Der
In 14 gezeigte Prozess ist auf ein Verfahren zur
Herstellung einer integrierten Schaltung gerichtet, welches Verfahren
folgendes umfasst:
Bereitstellen einer ersten Polysiliziumschicht
oberhalb eines ersten Bereichs für
eine Gatestruktur eines ersten Transistors der auszubildenden integrierten
Schaltung und oberhalb eines zweiten Bereichs für eine Gatestruktur eines zweiten
Transistors der auszubildenden integrierten Schaltung (Schritt 141); Bedecken
der Polysiliziumschicht des zweiten Bereichs mit einer Maske (Schritt 142);
Dotieren der unbedeckten Polysiliziumschicht mit positiven Ionen durch
Plasmaionendotierung (Schritt 143); Entfernen der Maske
vom zweiten Bereich (Schritt 144); und Abscheiden einer
zweiten Polysiliziumschicht oberhalb des ersten Bereichs und oberhalb
des zweiten Bereichs und Dotieren der zweiten Polysiliziumschicht
durch einen Implantationsprozess (Schritt 145).
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Auch
in diesem Fall kann das Dotieren der ersten Polysiliziumschicht
durch Plasmaionendotierung erfolgen und das Dotieren der zweiten
Polysiliziumschicht kann durch einen Implantationsprozess erfolgen,
wie vorstehend beschrieben. Durch die verschiedenen Dotierungsformen
kann eine relativ hohe Konzentration von Dotierungsmittel in den
unteren Bereichen der Polysiliziumschicht des zweiten Bereichs erreicht
werden, und so kann ein Migration von Ionen von der hochdotierten
Schicht unterhalb der Polysiliziumschicht zur Polysiliziumschicht
hin aufgrund eines Dotierungsgradienten vermieden werden.
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In 15 ist
eine Ausführungsform
eines erfindungsgemäßen Systems
gezeigt. Das System umfasst eine Anzahl an integrierten Schaltungen 26,
die zum Erfüllen
unterschiedlicher Zwecke ausgebildet sein können. Einige der integrierten
Schaltungen können
Speichervorrichtungen enthalten, beispielsweise SONOS-Speichervorrichtungen.
Die integrierten Schaltungen können
auf einer gemeinsamen Verdrahtungsplatte 27 montiert sein.
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Wie
in der Zeichnung dargestellt ist, können eine oder mehrere der
integrierten Schaltungen 26 einen Transistor 28 aufweisen.
Die Transistoren 28 umfassen eine Polysilizium-Doppelschichtstruktur, welche
Bestandteil einer Gatestruktur ist. Die Polysilizium-Doppelschicht-Struktur
umfasst eine erste Polysiliziumschicht 18 und eine zweite
Polysiliziumschicht 20, wobei die erste Polysiliziumschicht
in einem höheren
Umfang mit positiven Ionen dotiert ist als die zweite Polysiliziumschicht.