DE69106944T2

DE69106944T2 - Hochintegrierte EPROM-Zelle mit gestapeltem und geteiltem Gate mit vor Kurzschlüssen und Unterbrechungen geschützter Bitleitung.

Info

Publication number: DE69106944T2
Application number: DE69106944T
Authority: DE
Inventors: Albert M Bergemont
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1990-06-28
Filing date: 1991-06-14
Publication date: 1995-10-05
Anticipated expiration: 2011-06-15
Also published as: KR100231962B1; EP0463510A3; EP0463510A2; JPH07135266A; US5091327A; DE69106944D1; EP0463510B1; KR920001734A

Description

Die vorliegende Erfindung bezieht sich auf Spalt-Gate-Speicherzellen des Typs, wie sie in einem löschbaren, programmierbaren Festwertspeicher (EPROM) verwendbar sind und, genauer gesagt, auf eine Spalt-Gate-Speicherzelle, die hergestellt wird unter Anwendung von Stapelätztechniken, jedoch immun ist gegen Bitleitungsunterbrechung und Durchgriff von Bitleitung zu Bitleitung.
Fig. 1A zeigt eine konventionelle Stapel-Gate-EPROM-Zelle 10. Die EPROM-Zelle 10 umfaßt einen vergrabenen N+ Bereich 12 und einen vergrabenen N+ Drainbereich 14, ausgebildet in einem P- Siliciumsubstrat 16 und getrennt durch einen Substratkanalbereich 18. Den Kanalbereich 18 überlagert eine Schicht aus Isoliermaterial 20, typischerweise Siliciumdioxid. Ein schwimmendes Gate 22 ist auf dem isolierenden Material 20 ausgebildet. Typischerweise wird das schwimmende Gate 22 aus polykristallinem Silicium gebildet. Dem schwimmenden Gate 22 ist eine zweite Schicht 24 aus isolierendem Material überlagert, typischerweise eine Zusammensetzung aus Oxid/Nitrit/Oxid (ONO). Ein Steuergate 26 wird auf der ONO-Schicht 24 gebildet. Typischerweise besteht auch das Steuergitter 26 aus polykristallinem Silicium.
Eine Draufsicht auf die Stapel-Gate-EPROM-Zelle 10 ist in Fig. 1B gezeigt. Die Struktur der Zelle 10 leitet ihre Bezeichnung "Stapel- Gate" von dem selbstausfluchtenden Ätzprozeß ab, der verwendet wird, um die vertikal ausgefluchtete Steuergateleitung 26 und das schwimmende Gate 22 der Zelle 10 zu bilden.
Die Prozeßabfolge für die Bildung des schwimmenden Polysiliciumgates 22 und der Polysiliciumsteuerleitung 26 der Stapel-Gate-Zelle 10 ist die folgende. Gemäß Fig. 1A wird zuerst eine Schicht aus Polysilicium auf der Zwischenschicht aus Siliciumdioxid 20 gebildet. Die Polysiliciumschicht und das unterlagerte Oxid 20 werden dann maskiert und geätzt zum Definieren des schwimmenden Gates 22. Die Flanken des schwimmenden Gates 22 werden dann in einem selbstausfluchtenden Implantierungsschritt verwendet zur Bildung der vergrabenen N+ Source- und Drainbereiche 12 bzw. 14. Als nächstes läßt man eine ONO-Schicht über der gesamten Struktur aufwachsen. Dem folgt das Aufwachsenlassen einer zweiten Polysiliciumschicht, aus der die Steuergateleitung 26 gebildet wird. Die zweite Polysiliciumschicht wird dann maskiert und geätzt. Die resultierende Steuergateleitung 26 wird dann verwendet als eine selbstausfluchtende Maske zum Ätzen des Interpoly-ONO 24 und des unterlagerten schwimmenden Gates 22 zum Definieren der endgültigen Struktur der Stapel-Gate-Zelle 10, die in Fig. 1A dargestellt ist. In jüngerer Zeit wurden Spalt-Gate- PROM-Zellen vorgeschlagen als ein Mittel zum Verbessern der Packungsdichte und Ausbeute der oben beschriebenen Stapel-Gate-EPROM-Zelle.
US-Patent Nr. 4,639,893, erschienen am 27.1.1987 für Boaz Eitan, offenbart eine Realisierung einer Spalte-Gate-EPROM-Zelle. Ein weiteres Beispiel einer Spalt-Gate-EPROM-Zelle findet sich in EP-A-O 313 427, die auch ein Verfahren zum Herstellen einer solchen Zelle offenbart. Gemäß Fig. 2A wird die Spalt-Gate-Speicherzelle 30, die von Eitan offenbart wurde, gebildet durch einen Prozeß, der den Drainbereich 22 mit einer Flanke des schwimmenden Gates 34 ausfluchtet. Das schwimmende Gate 34 erstreckt sich nur über einen ersten Abschnitt 36 des Kanalbereichs 36 zwischen dem Drainbereich 32 und dem Sourcebereich 38, wodurch ein zweiter Abschnitt 37 des Kanalbereichs begrenzt wird zwischen dem schwimmenden Gate und dem Sourcebereich 38. Die Steuer-Gate-Leitung 40 wird über dem schwimmenden Gate gebildet und steuert auch den zweiten Abschnitt 37 des Kanalbereichs 36, um einen Spalt-Gate-Betrieb zu ermäglichen. Der Sourcebereich 38 wird hinreichend weit weg von dem schwimmenden Gate 34 derart ausgebildet, daß der zweite Abschnitt 37 des Kanalbereichs von dem Steuergate gesteuert wird, jedoch nicht genau begrenzt zu sein braucht.
Durch Verbesserungen in der Prozeßtechnik integrierter Schaltkreise kann die Länge des Kanalbereichs 36 drastisch herabgesetzt werden. Eine Möglichkeit, um die Zellengräße zu verringern, besteht darin, die oben unter Bezugnahme auf die Stapel-Gate-Zelle 10 beschriebene Stapelätztechniken zu verwenden. Die Verwendung eines Stapelätzprozesses für die Herstellung von Spalt-Gate-Zellen hat jedoch zwei signifikante Nachteile. Erstens kann gemäß der Draufsicht in Fig. 2B auf die Spalt- Gate-Zelle 30, da in der Spalt-Gate-Struktur die Poly-2-Steuerleitungen und die Poly-1-schwimmenden Gates senkrecht zueinander sind, eine Stapelätzung von Poly-2-und Poly-1-Schichten zu einem Eindringen in die vergrabenen N+ Bereiche führen zwischen benachbarten Steuerleitungen, d.h. Bereiche 1 in Fig. 2 wegen der unzureichenden Dicke des Gate-Oxids, das diese Regionen überlagert. Da darüberhinaus die Distanz zwischen benachbarten vergrabenen N+ Bereichen verringert ist, nimmt auch das Potential für Durchgriff von dem N+ Sourcebereich 38 zum N+ Drainbereich 32 im Kanalbereich zwischen benachbarten Steuerleitungen, d.h. Bereich 2 in Fig. 2B, zu.
Es wäre deshalb wünschenswert, eine Methode zur Verfügung zu haben, die Stapelätztechniken für die Herstellung von Spalt-Gate-EPROM- Zellen verwendet, die aber keine Bitleitungsunterbrechung und hervorruft und die Durchgriff von Bitleitung zu Bitleitungs verhindert.
Die vorliegende Erfindung, wie in Ansprüchen 1 bzw. 2 definiert, schafft ein Verfahren zum Herstellen von Spalt-Gate-Speicherzellenmatrizen unter Verwendung von Stapelätztechniken.
Gemäß einer bevorzugten Ausführungsform des Verfahrens wird eine Schicht aus Siliciumdioxid auf einem P- Siliciumsubstrat gebildet. Eine Schicht aus Polysilicium wird dann auf der Siliciumdioxidschicht gebildet, gefolgt vom Aufwachsenlassen einer überlagerten Oxid/Nitrid- Oxid-(ONO)-Schicht. Diese Schichten werden dann geätzt zum Definieren der schwimmenden Gates der Zellenmatrix. Als nächstes wird eine Flanke jedes schwimmenden Gates verwendet in einer selbstausfluchtenden Implantierung zur Bildung der vergrabenen N+ Bitleitungen der Matrize. Das schwimmende Gate jeder Zelle erstreckt sich nur über einen Abschnitt des Kanalbereichs in der Art und Weise der konventionellen Spalt-Gate-Zelle. Gemäß der vorliegenden Erfindung läßt man dann eine Differentialoxidschicht auf dem Siliciumsubstrat zwischen benachbarten schwimmenden Gates aufwachsen. Das heißt, das Oxid, gebildet über den exponierten Abschnitten der vergrabenen N+ Bitleitungen, ist dicker als das Oxid, das über dem exponierten Abschnitt des Kanalbereichs gebildet wird. Nach Bildung der Differentialoxidschicht wird eine zweite Schicht aus Polysilicium über der gesamten Struktur derart gebildet, daß die schwimmenden Gates von der zweiten Polysiliciumschicht durch das ONO getrennt ist. Die zweite Polysiliciumschicht wird dann geätzt zum Definieren paralleler Steuerleitungen, die sich senkrecht zu den schwimmenden Gates erstrecken, was zu der Definition von Spalt-Gate-Zellen führt. Als nächstes werden die Steuergates verwendet in einer Stapelätzung der unterlagerten Schichten. Die Stapelätzung wird derart ausgeführt, daß das die vergrabenen N+ Bitleitungen überlagernde Oxid die Bitleitungen schützt, während das den exponierten Abschnitt des Kanalbereichs überlagernde Oxid überätzt wird zum Bilden eines Grabens, der sich in den Kanalbereich zwischen benachbarten Steuerleitungen bis unter die Sperrschichttiefe der vergrabenen N+ Bitleitungen erstreckt.
Demgemäß erlaubt das Einfügen des Differentialoxidschritts, wie oben beschrieben, die Anwendung der Stapelätzherstellungstechnik bei der Fabrikation von Spalt-Gate-EPROM-Zellen, ohne Bitleitungsunterbrechung als ein Ergebnis der Stapelätzung. Darüberhinaus verhindert die Bildung des Grabens zwischen den vergrabenen N+ Bitleitungen im Bereich zwischen benachbarten Steuerleitungen einen Durchgriff von Bitleitung zu Bitleitung.
Ein besseres Verständnis der Merkmale und Vorteile der vorliegenden Erfindung erhält man aus der folgenden detaillierten Beschreibung der Erfindung und den begleitenden Zeichnungen, welche illustrative Ausführungsformen wiedergeben, in denen die Prinzipien der Erfindung angewandt werden.
Fig. 1A ist eine Querschnittsdarstellung zur Illustration einer konventionellen Stapel-Gate-EPROM-Zelle.
Fig. 1B ist eine Draufsicht zur Illustration der Stapel-Gate- EPROM-Zelle nach Fig. 1.
Fig. 2A ist eine Querschnittsansicht zur Illustration einer konventionellen Spalt-Gate-EPROM-Zelle.
Fig. 2B ist eine Draufsicht zur Illustration der Spalt-Gate- EPROM-Zelle nach Fig. 2A.
Fig. 3A-3F sind Querschnitte zur Darstellung der Schritte eines Stapelätzherstellungsverfahrens für die Bildung einer Spalt-Gate- EPROM-Zelle gemäß der vorliegenden Erfindung.
Fig. 3A-3E illustrieren ein Herstellungsverfahren eines integrierten Schaltkreises unter Anwendung einer Stapelätzung zur Bildung einer Spalt-Gate-EPROM-Zelle.
Gemäß Fig. 3A wird in übereinstimmung mit dem Verfahren eine erste Polysiliciumschicht auf einer Gate-Oxidschicht 52 aufgebracht, ausgebildet auf einem P- Siliciumsubstrat in konventioneller Weise. Es folgt die Aufbringung einer Oxid/Nitrid/Oxid (ONO)-Schicht 54. Die ONO- Polysilicium/Gate-Oxidstruktur wird bemustert geätzt in konventioneller Weise zum Definieren eines schwimmenden Polysiliciumgates 56. Eine Schicht von Photoresist wird dann aufgebracht und geätzt, um als Maske 58 für die Implantierungsbildung des vergrabenen N+ Sourcebereichs 60 zu dienen, wobei eine Flanke des schwimmenden Gates 56 als selbstausfluchtende Maske für einen Rand des vergrabenen N+ Drainbereichs 62 dient.
Gemäß Fig. 3B wird die Photoresistmaske 58 dann abgezogen, und gemäß der vorliegenden Erfindung erfolgt eine Niederdruckdampfoxidation bei 800ºC zum Erzeugen einer Differentialoxidschicht 64, welche die exponierten Abschnitte der vergrabenen N+ Bereiche und den exponierten Abschnitt 66 des Kanalbereichs 68 zwischen dem vergrabenen N+ Bereich und dem schwimmenden Gate 56 überlagert. Beispielsweise wird das Aufwachsen einer 1000 Å Oxidschicht 64a auf dem exponierten Abschnitt des vergrabenen N+ Bereichs zu dem Aufwachsen einer 250 Å Oxidschicht 64b auf dem exponierten Abschnitt 66 des Kanalbereichs zwischen dem Sourcebereich 60 und dem schwimmenden Gate 56 führen.
Der Prozeß wird dann fortgesetzt mit dem Ausführen eines konventionellen Stapelätzens. Das heißt, eine zweite Schicht von Polysilicium wird aufgebracht und dotiert. Die zweite Polysiliciumschicht wird dann maskiert und geätzt zum Definieren der Polysiliciumsteuergateleitungen 70 der Spalt-Gate-Zelle. Nach einem DUV-Härten werden die geätzten Polysiliciumsteuerleitungen verwendet als selbstausfluchtende Ätzmaske zum Ätzen der unterlagerten ONO-Schicht und danach der unterlagerten ersten Schicht des schwimmenden Polysiliciumgates 56.
Diese Schritte führen zu der Bildung von Spalt-Gate-Zellen der Bauart, die in Fig. 3F gezeigt ist.
Unter Bezugnahme auf die Schnittdarstellungen nach Fig. 3C und 3D, die zwischen benachbarten Steuergateleitungen 70 liegen (vergleichbar einem Querschitt) längs Linie 3A-E in Fig. 2B), kann gemäß der vorliegenden Erfindung, weil das obenbeschriebene Verfahren eine Differentialoxidschicht in dem Bereich zwischen benachbarten Steuergateleitungen 70 bildet (d.h. Bereiche (1) bzw. (2) in Fig. 2B), das schwimmende Polysiliciumgate 56 während des Stapelätzschritts überätzt werden, wodurch das Oxid, das den vergrabenen N+ Bereichen überlagert ist, etwas dünner gemacht wird, wie in Fig. 3D gezeigt, jedoch ohne in die N+ Bereiche einzudringen, während jedoch in die P-Substratbereiche 64b bis unter die Sperrschichttiefe der vergrabenen N+ Bereiche 60, 62 vorgedrungen wird. Dies führt zu der Bildung eines Grabens 66 zwischen den benachbarten N+ Bereichen in der Fläche zwischen benachbarten Steuerleitungen.
Wie in Fig. 3E gezeigt, wird nach dieser Stapelätzung ein Bereich 72 mit P-Isolationsbor implantiert. Dann wird der Graben 66 im P- Substrat mit Planarisierungsmitteln gefüllt (LPCVD TEOs Aufbringen und Rückätzen), um eine gute Stufenabdeckung für die nachfolgenden Metallisierung sicherzustellen.
Als Ergebnis des vorstehenden Verfahrens wird der Durchgriff von Bitleitung zu Bitleitung verhindert durch das Eingraben in das P- Silicium zwischen benachbarten N+ Bereichen. Darüberhinaus wird die Bitleitungsunterbrechung verhindert durch die Anwendung des Differentialoxidationsschrittes zum Schutz der vergrabenen N+ Bereiche während der Stapelätzung.
Es versteht sich, daß verschiedene Alternativen an den Ausführungsformen der hier beschriebenen Erfindung vorgenommen werden können, wenn die Erfindung praktiziert wird. Es ist beabsichtigt, daß die folgenden Ansprüche den Schutzumfang der Erfindung definieren und daß Strukturen und Verfahren innerhalb des Schutzumfangs dieser Ansprüche und deren Äquivalente dadurch erfaßt werden.

Claims

1. Ein Verfahren für die Fertigung einer Spalt-Gate-Speicherzellenmatrix in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps unter Anwendung von Stapelätzfertigungstechniken, welches Verfahren die Schritte umfaßt:

(a) Bilden einer Schicht aus erstem dielektrischem Material (52) auf dem Halbleitersubstrat;

(b) Bilden einer Schicht aus erstem leitfähigem Material (56) über dem ersten dielektrischen Material;

(c) Bilden einer Schicht von zweitem dielektrischem Material (54) über dem ersten leitfähigen Material;

(d) Ätzen der Schicht des zweiten dielektrischen Materials und der Schicht aus erstem leitfähigem Material zum Definieren einer Mehrzahl von beabstandeten und sich parallel erstreckenden schwimmenden Gates, die von dem Halbleitersubstrat durch unterlagertes dielektrisches Material getrennt sind und auf denen sich zweites dielektrisches Material befindet;

(e) Bilden einer Mehrzahl von Dotierbereichen (60, 62) eines zweiten Leitfähigkeitstyps in dem Halbleitersubstrat, wobei benachbarte Dotierungsbereiche voneinander beabstandet sind zum Definieren eines Kanalbereichs zwischen ihnen, wobei eine erste Kante jedes schwimmenden Gates verwendet wird zum Definieren eines Randes eines entsprechenden Dotierbereichs, wobei sich das schwimmende Gate nur über einen ersten Abschnitt des Kanalbereichs erstreckt, definiert zwischen den entsprechenden Dotierbereichen und einem benachbarten Dotierbereich derart, daß ein zweiter Abschnitt des Kanalbereichs definiert wird zwischen einem zweiten Rand des schwimmenden Gates und dem benachbarten Dotierbereich;

(f) Bilden einer Differentialoxidschicht (64) auf dem Halbleitersubstrat zwischen benachbarten schwimmenden Gates, welche Differentialoxidschicht einen ersten 0xidbereich (63a) umfaßt, gebildet über freiliegenden Abschnitten des Dotierbereichs und mit einer ersten Dicke und einen zweiten Oxidbereich (64b) umfaßt, gebildet über dem zweiten Abschnitt des Kanalbereichs und mit einer zweiten Dicke, die kleiner ist als die erste Dicke;

(g) Bilden einer Schicht (70) aus zweitem leitfähigem Material über der Differentialoxidschicht und über der Mehrzahl von schwimmenden Gates derart, daß die schwimmenden Gates von dem zweiten leitenden Material durch das zweite dielektrische Material getrennt sind;

(h) Ätzen der Schicht aus zweitem leitfähigem Material zum Definieren einer Mehrzahl von parallelen Steuergateleitungen, die sich senkrecht zu den schwimmenden Gates erstrecken;

(i) Verwenden der Ränder benachbarter Steuergateleitungen zum Ätzen der Differentialoxidschicht zwischen benachbarten Steuergateleitungen derart, daß der erste Oxidbereich die Oberfläche des Dotierbereichs schützt und der zweite Oxidbereich überätzt wird in das unterlagerte Halbleitersubstrat zur Bildung eines Grabens (66) in dem Kanalbereich, der sich unter die Sperrschichttiefe des Dotierbereichs erstreckt.

2. Ein Verfahren zum Herstellen einer Spalt-Gate-Speicherzellenmatrix in einem P-Siliciumsubstrat unter Anwendung von Stapelätztechniken, welches Verfahren die Schritte umfaßt:

(a) Bilden einer Schicht aus Siliciumdioxid (52) auf dem Substrat;

(b) Bilden einer ersten Schicht aus Polysilicium (56) über der Schicht aus Siliciumdioxid;

(c) Bilden einer Schicht aus ONO (54) über der ersten Schicht aus Polysilicium;

(d) Ätzen der ONO Schicht und der ersten Schicht aus Polysilicium zum Definieren einer Mehrzahl von beabstandeten und sich parallel erstreckenden schwimmenden Polysilicium-Gates, die von dem Substrat durch unterlagertes Siliciumdioxid getrennt sind und auf denen sich ONO befindet;

(e) Bilden einer Mehrzahl von N+ Bereichen (60,62) in dem Substrat, wobei benachbarte N+ Bereiche voneinander beabstandet sind zum Definieren eines Substratkanalbereichs zwischen ihnen, wobei ein erster Rand jedes schwimmenden Gates verwendet wird zum Definieren eines Randes eines entsprechenden N+ Bereichs, wobei das schwimmende Gate sich nur über einen ersten Abschnitt des Kanalbereichs erstreckt, definiert zwischen dem entsprechenden N+ Bereich und einem benachbarten N+ Bereich derart, daß ein zweiter Abschnitt des Kanalbereichs definiert wird zwischen einem zweiten Rand des schwimmenden Gates und dem benachbarten N+ Bereich;

(f) Bilden einer Differentialoxidschicht (64) auf dem Substrat zwischen benachbarten schwimmenden Gates, wobei die Differentialoxidschicht einen ersten Oxidbereich umfaßt, gebildet über freigelegten Abschnitten des N+ Bereichs und mit einer ersten Dicke und einen zweiten 0xidbereich umfaßt, gebildet über dem zweiten Abschnitt des Kanalbereichs und mit einer zweiten Dicke, die kleiner ist als die erste Dicke;

(g) Bilden einer zweiten Schicht aus Polysilicium (70) über der Differentialoxidschicht und die Mehrzahl von schwimmenden Gates derart überlagernd, daß die schwimmenden Gates von der zweiten Schicht aus Polysilicium durch ONO getrennt sind;

(h) Ätzen der zweiten Schicht aus Polysilicium zum Definieren einer Mehrzahl von parallelen Polysilicium-Steuergateleitungen, die sich senkrecht zu den schwimmenden Gates erstrecken und

(i) Verwenden der Ränder benachbarter Steuergateleitungen zum Ätzen der Differentialoxidschicht zwischen benachbarten Steuergateleitungen derart, daß der erste Oxidbereich die Oberfläche des N+ Bereichs schützt und der zweite Oxidbereich überätzt wird in das unterlagerte Substrat hinein zur Bildung eines Grabens (66) in dem Kanalbereich, der sich unter die Sperrschichttiefe des N+ Bereichs erstreckt.

3. Ein Verfahren nach Anspruch 2 einschließlich des weiteren Schrittes der Bildung eines p- Isolationsbereichs (72) an dem Boden des Grabens (66).

4. Ein Verfahren nach Anspruch 2 oder Anspruch 3 mit dem weiteren Schritt der Füllung des Grabens.