KR920001734A - 비트라인 사이의 리치스루우 및 비트라인의 인터럽션에 대한 면역성을 제공하는 고밀도로 적층된 분할 게이트 eprom 셀 - Google Patents

비트라인 사이의 리치스루우 및 비트라인의 인터럽션에 대한 면역성을 제공하는 고밀도로 적층된 분할 게이트 eprom 셀 Download PDF

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KR920001734A
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Abstract

내용 없음

Description

비트라인 사이의 리치스루우 및 비트라인의 인터럽션에 대한 면역성을 제공하는 고밀도로 적층된 분할 게이트 EPROM 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A도내지 제3F도는 본 발명에 따른 분할 게이트 EPROM 셀을 형성하기 위한 적층 에칭 제조공정의 단계를 예시하는 단면도.

Claims (5)

  1. 적층 에칭 제조기술을사용하여 제1도전을 형태의 반도체 기판내에 분할 게이트 메모리 셀 어레이를 제조하는 방법에 있어서, (a)상기 반도체 기판상의 제1유전체 재료층을 형성하는 단계, (b)상기 제1유전체 재료층상에 제1도전성 재료층을 형성하는 단계, (c)상기 제1도전성 재료층상에 제2유전체 재료층을 형성하는 단계, (d)제1유전체 재료층이 하부에 놓여있음으로써 반도체 기판으로부터 분리되며 상부에 제2유전체 재료층을 지니는 복수개의 이격되어 있고 병렬로 확장되어 잇는 부동게이트를 한정하도록 상기 제2유전체 재료층 및 제1유전체 재료층을 에칭하는 단계, (e)상기 반도체 기판내에 복수개의 제2도전을 형태인 도우펀트 영역을 형성하되, 인접한 도우펀드 영역은 이 영역사이에 채널영역을 한정하도록 이격되게 하고 각각의 부동게이트의 제1에지는 해당도우펀트영역의 에지를 한정하도록 사용되게 하며 그러한 부동게이트는 상기 채널영역의 제2부분이 상기 부동게이트의 제2에지 및 인접한 도우펀트 영역사이에 한정되도록 상기 해당 도우펀트 영역 및 상기 인접한 도우펀트 영역사이에 한정된 채널영역의 제1부분상에만 확정하는 단계, (f)제1두께를 지니면서 상기 도우펀트 영역의 노즐부분상에 형성된 제1산화물여역을 포함하며 상기 제1두께의 이하인 제2두께를 지니면서 상기 채널영역으이 제2부분상에 형성된 제2산화물영역을 포함하는 차등적인 산화물 층을 인접한 부동게이트 사이에 있는 반도체 기판상에 형성하는 단계, (g)상기 부동게이트가 상기 제2유전체 재료층에 의하여 제2도전성 재료층으로부터 분리되도록 상기 차등적인 산화물 층 및 복수개의 부동게이트 상에 제2도전성 재료층을 형성하는 단계, (h)상기 부동게이트에 수직으로 확장하는 복수개의 병렬 제어게이트 라인을 한정하도록 상기 제2도전성 재료층을 에칭하는 단계, (i)상기 제1산화물 영역이 상기 도우펀트 영역의 표면을 보호하며 상기 제2산화물 영역이 이 하부에 놓인 반도체 기판내로 과도하게 에칭되어 상기 도우펀트 영역의 접합깊이 이하로 확장하는 트렌치가 상기 채널영역내에 형성되도록 인접한 제어게이트 라인의 에지를 사용하여 상기 인접한 제어게이트 라인 사이에 있는 차등적인 산화물을 에칭하는 단계를 포함하는 방법.
  2. 적층 에칭기술을 사용하여 P-실리콘 기판내에 분할 게이트 메모지 셀어레이를 제조하는 방법에 있어서, (a)상기 기판상에 이산화 실리콘 층을 형성하는 단계, (b)상기 이산화 실리콘 층상에 제1폴리실리콘 층을 형성하는 단계, (c)상기 제1폴리 실리콘층상에 산화물/절화물/산화물층을 형성하는 단계, (d)이산화 실리콘층이 하부에 놓여 있음으로써 상기 기판으로 부터 분리되면 상부에 산화물 질화물 산화물층을 지니는 복수개의 이격되어 있고 병렬로 확장되어 있는 폴리실리콘 부동게이트를 한정 하도록 상기 산화물/질화물/산화물 층 및 상기 제1폴리 실리콘층을 에칭하는 단계, (e)상기 기판 내에 복수개의 N+영역을 형성하되, 인접한 N+영역은 이 영역사이에 채널영역을 한정하도록 이격되게 하고 각각의 부동게이트 제1에지는 해당N+영역의 에지를 한정하도록 사용되게 하며 그러한 부동게이트는 상기 채널 영역의 제2부분이 상기 부동게이트의 제2에지 및 인접한 N+영역 사이에 한정되도록 상기 해당 N+영역 및 상기 인접한 N+영역 사이에 한정된 채널영역의 제1부분상에만 확장되게 하는 단계,(f)제1두께를 지니면서 상기 N+영역의 노출부분 상에 형성된 제1산화물 영역을 포함하며 상기 제1두께 이하인 제2두께를 지니면서 상기 채널영역의 제2부분 상에 형성된 제2산화물 영역을 포함하는 차등적인 산화물층을 인접한 부동게이트 사이에 있는 기판상에 형성하는 단계, (g)상기 부동게이트가 상기 산화물 질화물 산화물층에 의하여 상기 제2폴리 실리콘층으로 부터 분리되도록 상기 차등적인 산화물층 및 상기 복수개의 부동게이트 상에 제2폴리 실리콘층을 형성하는 단계, (h)상기 부동게이트에 수직으로 확장하는 복수개의 병렬 폴리실리콘 제어게이트 라인을 한정하도록 상기 제2폴리 실리콘층을 에칭하는 단계, (i)상기 제1산화물 영역이 상기 N+영역의 표면을 보호하며 상기 제2산화물 영역이 이 하부에 놓인 기판내로 과도하게 에칭되어 상기 N+영역의 접합깊이 이하로 확장하는 트랜치가 상기 채널영역 내에 형성되도록 인접한 제어게이트 라인의 에지를 사용하여 상기 인접한 제어게이트 라인 사이에 있는 차등적인 산화물층을 에칭하는 단계를 포함하는 방법.
  3. 제2항에 있어서, 상기 트렌치의 하부내에 P-분리영역을 형성하는 단계를 부가적으로 포함하는 방법.
  4. 제2항에 있어서, 상기 트렌치를 충전하는 단계를 부가적으로 포함하는 방법.
  5. 제2항에 있어서, 상기 트렌치의 하부내에 P-분리영역을 형성하여 상기 트렌치를 충전하는 단계를 부가적으로 포함하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910010780A 1990-06-28 1991-06-27 비트라인 사이의 리치스루우 및 비트라인의 인터럽션에 대한 면역성을 제공하는 고밀도로 적층된 분할 게이트 eprom 셀 KR100231962B1 (ko)

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