CN102792429A - 形成存储器单元阵列的方法、形成多个场效应晶体管的方法、形成源极/漏极区域及隔离沟槽的方法及在衬底中形成一系列间隔沟槽的方法 - Google Patents

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Abstract

本发明涉及一种在衬底中形成一系列间隔沟槽的方法，所述方法包括在衬底上方形成多个间隔线。在所述间隔线的相对侧上形成各向异性蚀刻的侧壁间隔件。所述线中的个别线的最大宽度大于所述线中的紧密邻近线之间的所述间隔件中的紧密邻近间隔件之间的间隔的最小宽度。移除所述间隔线以在所述间隔件之间形成一系列交替的第一及第二掩模开口。所述第一掩模开口位于所述间隔线先前所在之处且比所述第二掩模开口宽。分别经由所述交替的第一及第二掩模开口在所述衬底中同时蚀刻交替的第一及第二沟槽，以将所述第一沟槽形成为在所述衬底内比所述第二沟槽宽且深。本发明还揭示其它实施方案及实施例。

Description

形成存储器单元阵列的方法、形成多个场效应晶体管的方法、形成源极/漏极区域及隔离沟槽的方法及在衬底中形成一系列间隔沟槽的方法
技术领域
本文中所揭示的实施例涉及形成存储器单元阵列的方法、形成多个场效应晶体管的方法、形成源极/漏极区域及隔离沟槽的方法及在衬底中形成一系列间隔沟槽的方法。
背景技术
集成电路可制作于半导电衬底上方及半导电衬底内。电路的个别装置组件通过形成于半导电衬底上方及/或半导电衬底内的电介质或其它隔离与其它装置组件分离开或电隔离开。一种形式的隔离通常称作沟槽隔离，其中沟槽蚀刻到半导电衬底材料中且随后用一种或一种以上电介质材料填充。
集成电路可经制作以具有许多功能，且可包括例如电容器、晶体管、电阻器、二极管等许多不同电子装置。一种类型的电路是包含个别存储器单元阵列的存储器电路。在一些存储器电路中，个别存储器单元包括场效应晶体管及电荷存储装置，例如电容器。
在集成电路制作中，使用多个不同掩蔽及沉积步骤。实现沉积步骤及/或掩蔽步骤的减少的处理可优于需要更多沉积步骤及/或掩蔽步骤的工艺。
发明内容
附图说明
图1是处于根据本发明的实施例的工艺中的衬底片段的图解性截面图。
图2是继图1所展示步骤之后的处理步骤处的图1衬底的视图。
图3是继图2所展示步骤之后的处理步骤处的图2衬底的视图。
图4是继图3所展示步骤之后的处理步骤处的图3衬底的视图。
图5是继图4所展示步骤之后的处理步骤处的图4衬底的视图。
图6是继图5所展示步骤之后的处理步骤处的图5衬底的视图。
图7是继图6所展示步骤之后的处理步骤处的图6衬底的视图。
图8是继图7所展示步骤之后的处理步骤处的图7衬底的视图。
图9是图8衬底的一部分的放大图解性透视图，其中为清楚起见已移除某些电介质材料。
图10是继图8所展示步骤之后的处理步骤处的图8衬底的视图。
图11是图10的衬底片段的图解性俯视平面图，其中图10已沿图11中的线10-10截取。
图12是处于根据本发明的实施例的工艺中的衬底片段的图解性截面图。
图13是继图12所展示步骤之后的处理步骤处的图12衬底的视图。
图14是继图13所展示步骤之后的处理步骤处的图13衬底的视图。
具体实施方式
首先参考图1到11来描述形成存储器单元阵列的方法的实例性实施例。在一个实施例中，所述阵列中的个别存储器单元包括场效应晶体管及电荷存储装置。无论如何，本发明的实施例也包括形成多个场效应晶体管的方法。
参考图1，衬底片段大体上以参考编号10来指示。在一个实施例中，此包含半导体衬底。在本文件的上下文中，术语“半导体衬底”或“半导电衬底”定义为意指包含半导电材料的任一构造，所述半导电材料包括(但不限于)例如半导电晶片(单独或在其上包含其它材料的组合件中)及半导电材料层(单独或在包含其它材料的组合件中)的块状半导电材料。术语“衬底”是指任一支撑结构，其包括(但不限于)上文所描述的半导电衬底。半导体衬底10可为均质的或非均质的，例如包含多个不同组合物区域及/或层。衬底10包含具有形成于其上方的多个间隔线14、15、16的半导电材料12。实例性半导电材料12包括单晶硅或多晶硅、砷化镓、磷化铟或任何其它现有或有待开发的材料处理半导体性质。半导体衬底10可包括例如绝缘材料及导电材料等非半导电材料且可(通过举例方式)包含绝缘体上半导体衬底。在所描绘实例中，半导电材料12具有上部经掺杂区域18及下部经掺杂区域20。下部经掺杂区域20将用作场效应晶体管中的沟槽区域，且上部区域18将用作源极/漏极区域。可提供额外区域或层，且稍后可在所述处理中形成区域18及20。
间隔线14、15、16可为均质的或非均质的，例如具有多个不同组合物区域及/或层。在实例性实施例中，间隔线14、15、16可包含光致抗蚀剂、基本上由光致抗蚀剂组成或由光致抗蚀剂组成。线14、15、16可包含一种或一种以上硬掩模材料。此外，可提供除半导电材料以外的材料的一个或一个以上层作为区域18与间隔线14、15、16之间的衬底10的一部分。实例包括一个或一个以上硬掩模层及/或抗反射涂层，例如DARC(富含硅的氧氮化硅)及/或BARC(旋压有机膜)。在一个实施例中，所述多个间隔线形成为具有所描绘横截面中的55纳米的标称宽度及78纳米的其之间的间隔的平行线阵列。另一选择为，线14、15、16的宽度及其之间的间隔可相对于彼此而不同。换句话说，所有所述线宽度及所有所述间隔宽度不必相等。
参考图2，间隔线14、15、16已被横向修整以减小其相应宽度。此可通过从所述间隔线的侧面及顶部大约相等地移除材料的各向同性蚀刻来实施。另一选择为，可使用往往从横向侧比从相应顶部蚀刻更多材料的化学品及条件。另一选择为，可使用往往从顶部比从横向侧蚀刻更多材料的化学品及条件。此外，无需进行横向修整。图1中的特征宽度及间距可以是或可不是亚光刻的(sub-lithographic)，且图2中的线宽度及间隔可以是或可不是亚光刻的。在一个实施例中，从每一线14、15、16的第一侧壁横向修整大约10纳米，借此提供35纳米的线宽度，其中邻近线之间的间隔为约98纳米。为了继续讨论的目的，线14、15及16可视为具有可相对于彼此相同或不同的相应最大宽度，其中35纳米仅为一个实例。在一个实例中，图1的线14、15、16可视为个别地具有大于图2的线14、15、16的最大宽度的前驱物。此外，在其中使用横向修整的一个实施例中，可进行对图1线的蚀刻以产生图2的那些线从而在无后续处理的情况下产生所要最大宽度。另一选择为，通过举例方式，可将所述线修整为小于所要最大宽度，并随后处理所述线以使其宽度增加到所要最大宽度。
参考图3，间隔件形成层24已形成于所述衬底上方。此可为均质的或非均质的，且可包含导电、绝缘及半导电材料中的任一者，包括其任一组合。实例包括二氧化硅、氮化硅、多晶硅及导电金属氮化物。
参考图4，间隔件形成层24已经各向异性蚀刻以在所述间隔线的相对侧上形成侧壁间隔件26、27、28、29、30及31。此在所述线中的紧密邻近线之间留下间隔32。间隔32可视为具有所述间隔件中的紧密邻近间隔件之间的相应最小宽度Ws。最小宽度Ws可对于不同间隔32是相同的或不同的。无论如何，在一个实施例中，线14、15及16中的个别线的最大宽度大于间隔32的最小宽度。在其中图2中的线14、15、16具有35纳米的最大宽度以及98纳米的紧密邻近线之间的间隔的上述特定实例中，实例性最小宽度Ws为约20纳米，其中所述相应间隔件具有约39纳米的最大宽度。举例来说，此可通过将层24沉积到约39纳米的厚度来实现。层24可在所述蚀刻期间部分地被掩蔽以形成间隔件26到31，或可完全不被掩蔽。
参考图5，间隔线14、15、16(未展示)已从间隔件26到31之间移除以在间隔件26到31之间分别形成交替的第一掩模开口36及第二掩模开口32。因此，形成掩模40，所述掩模将用于蚀刻其下方的衬底材料12。第一掩模开口36位于所述间隔线先前所在之处且比第二掩模开口32宽。第一掩模开口36可具有或可不具有相同的最大宽度。此外，第二掩模开口32可具有或可不具有相同的最大宽度。在一个实施例中，所述阵列内的所有第一掩模开口36的最大宽度为相同，且所述阵列内的所有第二掩模开口32的宽度为相同且小于所述第一掩模开口的宽度。
上文仅描述一种在接纳于半导体衬底的半导电材料上方的掩模中形成交替的第一及第二掩模开口的技术，其中所述第一掩模开口比所述第二掩模开口宽。可使用任何替代现有或有待开发的技术。无论如何，在一个实施例中，第一掩模开口36比第二掩模开口32宽至少1.5倍，且在一个实施例中，比第二掩模开口32宽至少1.75倍。
参考图6，第一掩模开口36已用于在半导电材料12中蚀刻晶体管间(在晶体管之间)沟槽42且第二掩模开口32已用于在半导电材料12中蚀刻晶体管内(在至少一单个晶体管内)沟槽44。晶体管间沟槽42被蚀刻成在半导电材料12内比晶体管内沟槽44宽且深。在一个实施例中，晶体管间沟槽42在半导电材料12内的深度为晶体管内沟槽44的约两倍。仅通过举例方式，所述半导电材料内的实例性晶体管间沟槽深度为250纳米而所述半导电材料内的实例性晶体管内沟槽深度为125纳米。因此，对于所描绘的更浅及更深沟槽使用相同掩模40。在一个实施例中，此蚀刻在无所述阵列上方的额外掩蔽的情况下进行以使得对晶体管间沟槽42及晶体管内沟槽44的所描绘蚀刻可同时进行。
在实施单个蚀刻时，可通过利用与第二掩模开口32的最大开口宽度相比不同的第一掩模开口36的所述最大开口宽度来获得与晶体管内沟槽44相比不同的晶体管间沟槽42的所描绘沟槽深度。与使用更窄的掩模开口相比，及例如在所述蚀刻包含等离子增强型蚀刻时，使用更宽的掩模开口可在衬底材料内产生更深的蚀刻。举例来说，在半导电材料12基本上由经掺杂单晶硅组成时，将产生深度为沟槽44的大约两倍的沟槽42的实例性蚀刻技术包括：在以下情况下使用电感耦合等离子蚀刻反应器：HBr处于从约100sccm到300sccm的流率下、O2处于从约100sccm到约300sccm的流率下、衬底温度从约40℃到90℃、室压力从约10毫托到60毫托、功率处于约200W到500W下且电极电压处于约200V到400V下。
晶体管间沟槽42及晶体管内沟槽44中的一者或两者可用一种或一种以上电介质材料填充。此外，当电介质材料提供于两者中时，此可用相同或不同电介质材料填充。另外或另一选择为，仅通过举例方式，晶体管间沟槽42及晶体管内沟槽44中的任一者中的部分或全部可包含经制成电路构造中的空隙空间。
参考图7中的实例，一种或一种以上电介质材料48已同时沉积到晶体管间沟槽42及晶体管内沟槽44两者内。在此实例中，已继续此沉积直到两个此些沟槽均已用电介质材料48过填充为止。另外可在沉积电介质材料48之前，例如通过热生长来给晶体管间沟槽42及晶体管内沟槽44衬以电介质或其它材料。实例性材料48包括经掺杂二氧化硅、未经掺杂二氧化硅及/或氮化硅。
参考图8，电介质材料48已被平面化至少回至半导电材料12的最外部表面，且借此间隔件26到31(未展示)已被移除。间隔件26到31可替代地在沉积电介质材料48之前完全被移除，或者可部分或全部保留作为经制成集成电路构造的一部分。
2009年8月20日公开的颁给Werner Juengling的第2009/0206443号美国专利申请公开案借此以引用方式全部并入仿佛其全部内容均包括于本文中。用以产生2009/0206443公开案中的图2的构造的生产处理在不同时间蚀刻两个不同深度沟槽组并使用两个不同电介质沉积步骤以用电介质材料108及110来填充此些沟槽。根据此揭示内容，如上文所描述的处理实现(但未必需要)在相同的相应时间蚀刻并填充不同深度沟槽。
处理可如2009/0206443公开案中所表述进行以制作多个场效应晶体管，或以额外或其它方式制作多个场效应晶体管。举例来说，处理可如关于2009/0206443公开案中的图3到27所描述进行以产生多个场效应晶体管，其中的一个场效应晶体管用本文中图9中的参考编号50指示。图9图解说明单个晶体管50的半导电部分的实例性半导电材料形状，例如与2009/0206443公开案中的图3到26相关联实施的处理的结果。在本文中的图9中，为清楚起见已移除晶体管间沟槽42及晶体管内沟槽44内的隔离材料48(未展示)。晶体管50包括从基底192升起的鳍190。鳍190包括远端部分，所述远端部分具有由延伸低于上部经掺杂区域18的深度的晶体管内沟槽44分离开的两个支腿194及196。所图解说明的支腿194及196包括上部经掺杂区域18及下部经掺杂区域20的顶部部分两者。鳍190还包括可大体上彼此平行、相对于彼此大体上呈一角度或相对于彼此大体上弯曲的两个相对侧200及202。还展示鳍190的边缘204及206，且鳍190的边缘204及206可大体上垂直于侧200及202且大体上彼此平行、相对于彼此大体上呈一角度或相对于彼此大体上弯曲。
上部经掺杂区域18构成一对已在晶体管间沟槽42中的紧密邻近晶体管间沟槽之间的晶体管内沟槽44中的个别晶体管内沟槽的相对侧上的半导电材料12上形成的源极/漏极区域56。可在由晶体管间沟槽42中的紧密邻近晶体管间沟槽之间的所述对源极/漏极区域56立面向内的半导电材料12内提供沟道区域208。可操作地接近此沟道区域提供栅极。此在图9中图解性地展示为构成一对分别横向接纳于相应两个相对侧202及200上方的栅极184及186。在一个实施例中，晶体管50的栅极184及186中的任何一者包含相对于晶体管间沟槽42正交延伸的多个栅极线中的一者的一部分。晶体管50可根据栅极184及186的电压选择性地控制源极/漏极56之间的电流流动。当晶体管50被接通时，其建立由图解说明两个源极/漏极之间的电流流动的箭头208所表示的沟道。沟道208可由从栅极184及186发出的电场建立。栅极184及186可根据多种图案来供能量，例如如2009/0206443公开案中所描述。
上文说明中的图9是关于通过使用一个或一个以上栅极来建立沟道区域的晶体管及方法的仅一个实例性实施例。涵盖替代构造及方法。举例来说，且仅通过举例方式，栅极电介质及栅极可提供于晶体管内沟槽44内，例如如第2006/0046407号美国专利申请公开案的图33中所展示。
在形成存储器单元阵列的方法的一个实施例中，形成多个字线、多个位线及多个电荷存储装置。举例来说，且参考图10，展示两个场效应晶体管50a及50b，其中每一场效应晶体管与电荷存储装置且与位线连接。在图10中，呈电容器的形式的电荷存储装置60示意性地描绘为位线BL1、BL2、BL3。电荷存储装置60中的个别电荷存储装置与个别晶体管的所述对源极/漏极区域56中的一者电接触。此外，所描绘位线BL1、BL2、BL3中的一者与所述个别晶体管的所述对源极/漏极区域56中的另一者电接触。至少一个字线(例如字线186)经接纳而可操作地接近所述个别晶体管的沟道区域208。每一晶体管结合其字线、所连接位线及所连接电荷存储装置一起构成单个存储器单元。
图11图解性地描绘图10示意图的俯视图。
在图4的上述实施例中，线14、15、16的最大宽度个别地大于所描绘横截面中所述线中的紧密邻近线之间的所述间隔件中的紧密邻近间隔件之间的间隔32的最小宽度。然而，此可为相反情况，其中所述线的最大宽度个别地小于所述线中的紧密邻近线之间的所述间隔件中的紧密邻近间隔件之间的间隔的最小宽度。举例来说，图12揭示其中此些宽度关系已为相反的图4所描绘的实施例衬底片段的替代实施例衬底片段10a。已在图12中利用来自图4实施例的相似编号，其中差别是以后缀“a”指示。后续处理可与图5到11类似地进行以形成多个场效应晶体管，包括形成个别地包含场效应晶体管及电荷存储装置的存储器单元阵列的方法。在此些实施例中，可对于所述晶体管间沟槽使用更宽的间隔32a且可对于所述晶体管内沟槽使用在移除线14a、15a及16a(图13)之后留下的间隔36a。举例来说，图14展示晶体管间沟槽42a及晶体管内沟槽44a。还可使用上述技术中的任一者来制作其它存储器单元阵列。
本发明的一些实施例涵盖独立于随后制作沟道区域及栅极在半导体衬底的半导电材料内形成场效应晶体管的源极/漏极区域及隔离沟槽的方法。举例来说，在一个实施例中，此方法包含在接纳于半导体衬底的半导电材料上方的掩模中形成一对第一掩模开口及一第二掩模开口。所述对第一掩模开口比第二掩模开口宽。第二掩模开口接纳于所述对第一掩模开口之间，且在一个实施例中在所述对第一掩模开口之间居中。举例来说，关于图5，两个最左边图解说明的掩模开口36可视为此对第一掩模开口的实例，且接纳于其之间的第二掩模开口32可视为掩模40中的此第二掩模开口。
使用此掩模，在所述半导电材料中蚀刻一对隔离沟槽及一晶体管内沟槽两者。所述隔离沟槽形成穿过所述第一掩模开口而所述晶体管内沟槽形成穿过所述第二掩模开口。所述隔离沟槽被蚀刻成在所述半导电材料内比所述晶体管内沟槽宽且深。举例来说，在图6中描绘此处理。一对源极/漏极区域提供于半导电材料内所述对隔离沟槽之间的所述晶体管内沟槽的相对侧上。
本发明的实施例还涵盖独立于是否形成多个场效应晶体管无关地，且与形成源极/漏极区域在衬底中形成一系列间隔沟槽的方法。此方法的实例性实施例涵盖在衬底(其可以是或可不是半导体衬底)上方形成多个间隔线。各向异性蚀刻的侧壁间隔件形成于所述间隔线的相对侧上。在一个实施例中，所述线中的个别线的最大宽度大于所述线的紧密邻近线之间的所述间隔件中的紧密邻近间隔件之间的间隔的最小宽度。另一选择为，所述线中的个别线的最小宽度小于所述线中的紧密邻近线之间的所述间隔件中的紧密邻近间隔件之间的间隔的最小宽度。前者由图4中的实例展示而后者由图12中的实例展示。
移除所述线以在所述间隔件之间形成一系列交替的第一及第二掩模开口。所述第一掩模开口位于所述间隔线先前所在之处。在一个实施例(即，图5的实施例)中，所述第一掩模开口比所述第二掩模开口宽。在另一实施例(即，图13的实施例)中，所述第一掩模开口比所述第二掩模开口窄。
分别经由所述交替的第一及第二掩模开口在所述衬底中同时蚀刻交替的第一及第二沟槽，以在所述衬底内形成第一及第二沟槽。在一个实施例(即，图6的实施例)中，所述第一沟槽形成为在所述衬底内比所述第二沟槽宽且深。在另一实施例(即，图14的实施例)中，所述第一沟槽形成为在所述衬底内比所述第二沟槽宽且深。

Claims (32)

1.一种在衬底中形成一系列间隔沟槽的方法，其包含：
在衬底上方形成多个间隔线；
在所述间隔线的相对侧上形成各向异性蚀刻的侧壁间隔件，所述线中的个别线的最大宽度大于所述线中的紧密邻近线之间的所述间隔件中的紧密邻近间隔件之间的间隔的最小宽度；
移除所述间隔线以在所述间隔件之间形成一系列交替的第一及第二掩模开口，所述第一掩模开口位于所述间隔线先前所在之处且比所述第二掩模开口宽；及
分别经由所述交替的第一及第二掩模开口在所述衬底中同时蚀刻交替的第一及第二沟槽，以将所述第一沟槽形成为在所述衬底内比所述第二沟槽宽且深。
2.根据权利要求1所述的方法，其中形成所述间隔线包含：
形成个别地具有大于所述最大宽度的宽度的前驱物线；及
横向修整所述前驱物线的所述宽度。
3.根据权利要求2所述的方法，其中通过蚀刻到所述最大宽度实现所述横向修整。
4.根据权利要求3所述的方法，其包含形成所述前驱物线以包含光致抗蚀剂。
5.根据权利要求1所述的方法，其中所述移除将所述第一掩模开口形成为比所述第二掩模开口宽至少1.5倍。
6.根据权利要求1所述的方法，其中所述移除将所述第一掩模开口形成为比所述第二掩模开口宽至少1.75倍。
7.根据权利要求1所述的方法，其中所述蚀刻包含等离子蚀刻。
8.根据权利要求1所述的方法，其中所述衬底包含半导电材料，所述蚀刻将所述第一沟槽形成为在所述半导电材料内的深度为所述第二沟槽的约两倍。
9.一种在半导电衬底的半导电材料内形成场效应晶体管的源极/漏极区域及隔离沟槽的方法，其包含：
在接纳于半导体衬底的半导电材料上方的掩模中形成一对第一掩模开口及一第二掩模开口，所述第一掩模开口比所述第二掩模开口宽，所述第二掩模开口接纳于所述对第一掩模开口之间；
使用所述掩模，在所述半导电材料中蚀刻一对隔离沟槽及一晶体管内沟槽两者，所述隔离沟槽经由所述第一掩模开口而形成，所述晶体管内沟槽经由所述第二掩模开口而形成，所述隔离沟槽被蚀刻成在所述半导电材料内比所述晶体管内沟槽宽且深；及
在所述半导电材料内所述对隔离沟槽之间的所述晶体管内沟槽的相对侧上提供场效应晶体管的一对源极/漏极区域。
10.根据权利要求9所述的方法，其中所述第一掩模开口具有相同的最大宽度。
11.根据权利要求9所述的方法，其中在所述半导电材料中同时蚀刻所述对隔离沟槽及所述晶体管内沟槽。
12.一种形成多个场效应晶体管的方法，其包含：
在接纳于半导体衬底的半导电材料上方的掩模中形成交替的第一及第二掩模开口，所述第一掩模开口比所述第二掩模开口宽；
使用所述掩模，在所述半导电材料中蚀刻晶体管间沟槽及晶体管内沟槽两者，所述晶体管间沟槽经由所述第一掩模开口而形成，所述晶体管内沟槽经由所述第二掩模开口而形成，所述晶体管间沟槽被蚀刻成在所述半导电材料内比所述晶体管内沟槽宽且深；
在所述半导电材料内所述晶体管间沟槽中的紧密邻近晶体管间沟槽之间的所述晶体管内沟槽中的个别晶体管内沟槽的相对侧上提供一对源极/漏极区域；
在所述半导电材料内所述晶体管间沟槽中的紧密邻近晶体管间沟槽之间的所述对源极/漏极区域的内立面上提供沟道区域；及
提供可操作地接近所述沟道区域的栅极。
13.根据权利要求12所述的方法，其包含用电介质材料来填充所述晶体管间沟槽。
14.根据权利要求12所述的方法，其包含用电介质材料来填充所述晶体管内沟槽。
15.根据权利要求12所述的方法，其包含用电介质材料来填充所述晶体管间沟槽及所述晶体管内沟槽两者。
16.根据权利要求15所述的方法，其中所述填充包含将相同的电介质材料同时沉积到所述晶体管间沟槽及所述晶体管内沟槽两者内。
17.根据权利要求16所述的方法，其包含继续所述沉积直到所述晶体管间沟槽及所述晶体管内沟槽两者已过填充有所述相同的电介质材料为止。
18.根据权利要求12所述的方法，其中在所述半导电材料中同时蚀刻所述晶体管间沟槽及所述晶体管内沟槽。
19.根据权利要求18所述的方法，其包含用电介质材料来填充所述晶体管间沟槽及所述晶体管内沟槽两者，所述填充包含将所述相同的电介质材料同时沉积到所述晶体管间沟槽及所述晶体管内沟槽两者内。
20.根据权利要求19所述的方法，其包含继续所述沉积直到所述晶体管间沟槽及所述晶体管内沟槽两者已过填充有所述相同的电介质材料为止。
21.根据权利要求12所述的方法，其包含形成所述栅极以包含多个栅极线中的一者的一部分，并将所述多个栅极线形成为相对于所述晶体管间沟槽正交延伸。
22.根据权利要求21所述的方法，其包含形成所述栅极以包含所述多个栅极线中的两者的部分。
23.根据权利要求12所述的方法，其中形成包含所述交替的第一及第二开口的所述掩模包含：
在所述半导电材料上方形成多个间隔线；
在所述间隔线的相对侧上形成各向异性蚀刻的侧壁间隔件，所述线中的个别线的最大宽度大于所述线中的紧密邻近线之间的所述间隔件中的紧密邻近间隔件之间的间隔的最小宽度；
从所述间隔件之间移除所述间隔线，所述第一掩模开口位于所述间隔线先前所在之处。
24.根据权利要求23所述的方法，其中形成所述间隔线包含：
形成个别地具有大于所述最大宽度的宽度的前驱物线；及
横向修整所述前驱物线的所述宽度。
25.一种形成个别地包含场效应晶体管及电荷存储装置的存储器单元阵列的方法，其包含：
在半导体衬底的半导电材料上方形成多个间隔线；
在所述间隔线的相对侧上形成各向异性蚀刻的侧壁间隔件，所述线中的个别线的最大宽度大于所述线中的紧密邻近线之间的所述间隔件中的紧密邻近间隔件之间的间隔的最小宽度；
从所述间隔件之间移除所述间隔线以在所述间隔件之间形成交替的第一及第二掩模开口，所述第一掩模开口位于所述间隔线先前所在之处且比所述第二掩模开口宽；
使用所述第一掩模开口以在所述半导电材料中蚀刻晶体管间沟槽并使用所述第二掩模开口以在所述半导电材料中蚀刻晶体管内沟槽，所述晶体管间沟槽被蚀刻成在所述半导电材料内比所述晶体管内沟槽宽且深；
在所述半导电材料内所述晶体管间沟槽中的紧密邻近晶体管间沟槽之间的所述晶体管内沟槽中的个别晶体管内沟槽的相对侧上提供一对源极/漏极区域；
在所述半导电材料内所述晶体管间沟槽中的紧密邻近晶体管间沟槽之间的所述对源极/漏极区域的内立面上提供沟道区域；及
形成多个字线、多个位线及多个电荷存储装置；所述电荷存储装置中的个别电荷存储装置与个别晶体管的所述对源极/漏极区域中的一者电接触；所述位线中的一者与所述个别晶体管的所述对源极/漏极区域中的另一者电接触；所述字线中的一者经接纳而可操作地接近所述个别晶体管的所述沟道区域。
26.根据权利要求25所述的方法，其中在所述半导电材料中同时蚀刻所述晶体管间沟槽及所述晶体管内沟槽。
27.根据权利要求26所述的方法，其包含用电介质材料来填充所述晶体管间沟槽及所述晶体管内沟槽两者，所述填充包含将相同的电介质材料同时沉积到所述晶体管间沟槽及所述晶体管内沟槽两者内。
28.根据权利要求27所述的方法，其包含继续所述沉积直到所述晶体管间沟槽及所述晶体管内沟槽两者已过填充有所述相同的电介质材料为止。
29.根据权利要求25所述的方法，其中形成所述间隔线包含：
形成个别地具有大于所述最大宽度的宽度的前驱物线；及
横向修整所述前驱物线的所述宽度。
30.根据权利要求29所述的方法，其包含形成所述前驱物线以包含光致抗蚀剂。
31.一种形成个别地包含场效应晶体管及电荷存储装置的存储器单元阵列的方法，其包含：
在接纳于半导体衬底的半导电材料上方的掩模中形成交替的第一及第二掩模开口，所述第一掩模开口比所述第二掩模开口宽；
使用所述掩模，在所述半导电材料中蚀刻晶体管间沟槽及晶体管内沟槽两者，所述晶体管间沟槽经由所述第一掩模开口而形成，所述晶体管内沟槽经由所述第二掩模开口而形成，所述晶体管间沟槽被蚀刻成在所述半导电材料内比所述晶体管内沟槽宽且深；
在所述半导电材料内所述晶体管间沟槽中的紧密邻近晶体管间沟槽之间的所述晶体管内沟槽中的个别晶体管内沟槽的相对侧上提供一对源极/漏极区域；
在所述半导电材料内所述晶体管间沟槽中的紧密邻近晶体管间沟槽之间的所述对源极/漏极区域的内立面上提供沟道区域；及
形成多个字线、多个位线及多个电荷存储装置；所述电荷存储装置中的个别电荷存储装置与个别晶体管的所述对源极/漏极区域中的一者电接触；所述位线中的一者与所述个别晶体管的所述对源极/漏极区域中的另一者电接触；所述字线中的一者经接纳而可操作地接近所述个别晶体管的所述沟道区域。
32.一种在衬底中形成一系列间隔沟槽的方法，其包含：
在衬底上方形成多个间隔线；
在所述间隔线的相对侧上形成各向异性蚀刻的侧壁间隔件，所述线中的个别线的最大宽度小于所述线中的紧密邻近线之间的所述间隔件中的紧密邻近间隔件之间的间隔的最小宽度；
移除所述间隔线以在所述间隔件之间形成一系列交替的第一及第二掩模开口，所述第一掩模开口位于所述间隔线先前所在之处且比所述第二掩模开口窄；及
分别经由所述交替的第一及第二掩模开口在所述衬底中同时蚀刻交替的第一及第二沟槽，以将所述第一沟槽形成为在所述衬底内比所述第二沟槽窄且浅。
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