CN110168727A - 形成包括垂直对置电容器对的阵列的方法及包括垂直对置电容器对的阵列 - Google Patents
形成包括垂直对置电容器对的阵列的方法及包括垂直对置电容器对的阵列 Download PDFInfo
- Publication number
- CN110168727A CN110168727A CN201780082601.3A CN201780082601A CN110168727A CN 110168727 A CN110168727 A CN 110168727A CN 201780082601 A CN201780082601 A CN 201780082601A CN 110168727 A CN110168727 A CN 110168727A
- Authority
- CN
- China
- Prior art keywords
- capacitors
- lining
- electrode
- capacitor
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明揭示一种形成包括垂直对置电容器对的阵列的方法,其包括:在支撑材料中的个别电容器开口中形成导电衬里。移除所述导电衬里中的个别者的竖向中间部分,以在所述个别电容器开口中形成彼此竖向分离及间隔的上电容器电极衬里及下电容器电极衬里。使电容器绝缘体形成于所述上及下电容器电极衬里的横向外。使导电材料形成于所述电容器绝缘体的横向外,以构成由所述垂直对置电容器对中的个别者中的垂直对置的电容器共享的共享电容器电极。揭示独立于制造方法的其它方法及结构。
Description
技术领域
本文中所揭示的实施例涉及形成包括垂直对置电容器对的阵列的方法及包括垂直对置电容器对的阵列。
背景技术
存储器是一种类型的集成电路且用于计算机系统中以存储数据。存储器可制造成一或多个个别存储器单元阵列。可使用数字线(其也可被称为位线、数据线、感测线、选择线或数据/感测线)及存取线(其也可被称为字线)写入到存储器单元或从存储器单元读取。所述数字线可使存储器单元沿着阵列的列导电互连,且所述存取线可使存储器单元沿着阵列的行导电互连。可通过数字线及存取线的组合唯一地寻址每一存储器单元。
存储器单元可为易失性或非易失性的。非易失性存储器单元可在延长时间段内(包含关闭计算机时)存储数据。易失性存储器耗散且因此在许多例子中需要每秒多次刷新/重写。不管如何,存储器单元经配置以在至少两种不同可选择状态中留存或存储存储器。在二进制系统中,所述状态被视为“0”或“1”。在其它系统中,至少一些个别存储器单元可经配置以存储两个以上电平或状态的信息。
电容器是可用于存储器单元中的一种类型的电子组件。电容器具有由电绝缘材料分离的两个电导体。作为电场的能量可静电存储于此材料内。取决于绝缘材料的组合物,所述存储电场是易失性或非易失性的。例如,仅包含SiO2的电容器绝缘体材料将是易失性的。一种类型的非易失性电容器是具有铁电材料作为绝缘材料的至少部分的铁电电容器。铁电材料的特征在于具有两个稳定极化状态且借此可包括电容器及/或存储器单元的可编程材料。铁电材料的极化状态可通过施加合适编程电压来改变,且在移除所述编程电压之后保持(至少达一段时间)。每一极化状态具有彼此不同的电荷存储电容,且其理想上可用于写入(即,存储)及读取存储器状态而不使极化状态反转直到需要使极化状态反转。不太令人满意的是,在具有铁电电容器的一些存储器中,读取存储器状态的动作可使极化反转。因此,在确定极化状态之后,进行存储器单元的重写以在其确定不久之后将存储器单元置于预读取状态中。不管如何,并入有铁电电容器的存储器单元理想上归因于形成所述电容器的一部分的铁电材料的双稳态特性而为非易失性的。一种类型的存储器单元具有与铁电电容器串联电耦合的选择装置。
可将其它可编程材料用作用于使电容器呈现非易失性的电容器绝缘体。此外且无论如何,电容器的阵列可形成为存储器单元的阵列或其它集成电路中的阵列的部分。
附图说明
图1是根据本发明的实施例的过程中的衬底构造的图解横截面视图且是通过图2中的线1-1截取。
图2是通过图1中的线2-2截取的横截面视图。
图3是图1展示的处理步骤之后的处理步骤中的图1构造的视图且是通过图4中的线3-3截取。
图4是通过图3中的线4-4截取的横截面视图。
图5是图3展示的处理步骤之后的处理步骤中的图3构造的视图且是通过图6中的线5-5截取。
图6是通过图5中的线6-6截取的横截面视图。
图7是图5展示的步骤之后的处理步骤中的图5构造的视图。
图8是图7展示的步骤之后的处理步骤中的图7构造的视图。
图9是图8展示的步骤之后的处理步骤中的图8构造的视图。
图10是图9展示的步骤之后的处理步骤中的图9构造的视图。
图11是图10展示的步骤之后的处理步骤中的图10构造的视图。
图12是图11展示的步骤之后的处理步骤中的图11构造的视图。
图13是图12展示的步骤之后的处理步骤中的图12构造的视图。
图14是图13展示的步骤之后的处理步骤中的图13构造的视图。
图15是图14展示的步骤之后的处理步骤中的图14构造的视图。
图16是图15展示的步骤之后的处理步骤中的图15构造的视图。
图17是图16展示的步骤之后的处理步骤中的图16构造的视图。
图18是图17展示的处理步骤之后的处理步骤中的图17构造的视图且是通过图19中的线18-18截取。
图19是通过图18中的线19-19截取的横截面视图。
图20是图18展示的步骤之后的处理步骤中的图18构造的视图。
图21是根据本发明的实施例的两晶体管及两电容器存储器单元的示意图。
图22是根据本发明的实施例的2T/2C构造的混合示意及图解横截面视图。
图23是根据本发明的实施例的2T/2C构造的混合示意及图解横截面视图。
具体实施方式
本发明的实施例涵盖形成包括垂直对置电容器对的阵列的方法及独立于制造方法的此类阵列。首先参考图1到19来描述形成此类阵列的方法的实例实施例。
参考图1及2,此描绘包括基底衬底12的衬底片段或构造10的一部分,基底衬底12具有其内将制造垂直对置电容器对的阵列或阵列区域14。区域(未展示)在阵列14的外围且可被制造为包含电路组件(即,电路)。基底衬底12可包含导电性/导体/导电(即,本文中在电方面)、半导电或绝缘性/绝缘体/绝缘(即,本文中在电方面)材料中的任一或多者。展示基底衬底12上方的各种材料。材料可在所描绘的图1及2材料旁边、竖向内部或竖向外部。例如,集成电路的其它部分或完全制造组件可提供于衬底12上方、周围或内的某处(例如,展示的晶体管16)。还可制造用于操作例如存储器阵列的阵列内的组件的控制电路及/或其它外围电路,且所述电路可或可不完全或部分位于阵列或子阵列内。此外,还可独立地、协力地或以其它方式相对于彼此地制造且操作多个子阵列。如本文献中所使用,“子阵列”也可被视为阵列。不管如何,本文中所描述的材料、区域及结构中的任一者可为均质或非均质的,且不管如何可连续或不连续地上覆于任何材料上方。此外,除非另有说明,否则每一材料可使用任何合适现存或待开发技术来形成,举例来说,原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入。
在一个实施例中,基底衬底12中的晶体管16竖向(例如,垂直)延伸且个别地包括下源极/漏极区域18、上源极/漏极区域19、竖向介于下源极/漏极区域18与上源极/漏极区域19之间的沟道区域20(例如多晶硅)及操作地相邻于沟道区域20的导电栅极22,其中栅极绝缘体21位于导电栅极22与沟道区域20之间。在此文献中,除非另有指示,否则“竖向”、“较高”、“上”、“下”、“顶部”、“在顶部上”、“底部”、“上方”、“下方”、“下面”、“下面”、“向上”及“向下”大体上参考垂直方向。此外,如本文中所使用的“垂直”及“水平”是独立于衬底在三维空间中的定向而相对于彼此垂直或在10度内垂直的方向。“水平”是指沿着主要衬底表面的大致方向(即,在10度内)且可在制造期间相对于所述主要衬底表面处理衬底。而且,此文献中的“竖向延伸(extend(ing)elevationally/elevationally-extending)”涵盖从垂直到距垂直不超过45°的范围。此外,相对于场效晶体管“竖向延伸”及“垂直”是参考晶体管的通道长度的定向,电流在操作中沿所述定向流动于两个不同竖向的晶体管的两个源极/漏极区域之间。在一些实施例中,晶体管16称为下晶体管,其与称为上晶体管的其它晶体管相对照。
可提供晶体管16来存取及/或控制待制造于存储器或其它电路中的其上方的下层中的电容器装置,例如将在下文明白。晶体管16的栅极22可完全环绕(未展示)相应沟道20或可仅位于沟道20的圆周的一部分上方,例如,仅位于沟道20的对置侧上方。无论如何且取决于电路架构,部分或全部栅极22可沿此类晶体管的线彼此互连(未展示)。为了简化及清楚,图1及2中仅展示25个晶体管16,但阵列14内可形成数百个、数千个、数百万个等等晶体管。材料24经展示成包围晶体管16且可包括(例如)与本发明无特别关系的半导电及/或绝缘材料(例如单晶硅及掺杂或未掺杂二氧化硅)。
材料26(本文中也称为支撑材料26)已形成于基底衬底12上方。此可取决于其何部分可全部或部分牺牲或保留于完成电路构造中而包括绝缘材料、半导电材料或导电材料中的任一者或组合。仅通过实例,支撑材料26经展示为包括交替材料28及30,其中材料28作为完成电路构造的部分保留。实例材料28是氮化硅,而实例材料30是掺杂及/或未掺杂二氧化硅(例如磷硅酸盐玻璃及/或硼磷硅酸盐玻璃)。支撑材料26的实例厚度是从0.5微米到1.5微米。
在此文献中,将“厚度”本身(非前面的方向形容词)定义为从不同组合物的紧邻材料或紧邻区域的最接近表面垂直地通过给定材料或区域的平均直线距离。此外,本文中所描述的各种材料或区域可具有基本上恒定厚度或具有可变厚度。如果具有可变厚度,那么除非另有指示,否则厚度是指平均厚度,且此材料或区域将归因于厚度可变而具有某一最小厚度及某一最大厚度。如本文中所使用,“不同组合物”仅需要可直接彼此抵靠的两种所陈述材料或区域的所述部分在化学上及/或物理上不同(例如,如果此类材料或区域并非均质)。如果两种所陈述材料或区域未直接彼此抵靠,那么“不同组合物”仅需要最靠近彼此的两种所陈述材料或区域的所述部分在化学上及/或物理上不同(如果此类材料或区域并非均质)。在此文献中,当所陈述材料、区域或结构相对于彼此存在至少某一物理触摸接触时,材料、区域或结构“直接抵靠”另一材料、区域或结构。相比来说,前面未加“直接”的“上方”、“上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中(若干)中介材料、区域或结构导致所陈述材料、区域或结构相对于彼此的非物理触摸接触的构造。
参考图3及4,电容器开口34已形成于支撑材料26中。为了简单及清楚,仅将阵列14展示成包括25个电容器开口34,但阵列14内还可形成数百个、数千个、数百万个等等电容器开口34。在一个实施例中且如所展示,个别电容器开口34通过材料28及30延伸到节点位置(例如晶体管16的个别上源极/漏极区域19)。用于形成电容器开口34的实例技术包含具有或不具有节距倍增的光刻图案化及蚀刻。蚀刻停止层(未展示)可提供于上源极/漏极区域19的顶上或提供为上源极/漏极区域19的部分。当使用蚀刻停止层时,可取决于其是否导电而最终移除或不移除此蚀刻停止层。用于蚀刻通过二氧化硅的实例各向异性等离子化学物是C4F6、C4F8及Ar的组合,而用于蚀刻通过氮化硅的实例各向异性等离子化学物是CH2F2、CF4及O2的组合。电容器开口34可个别地具有任何一或多个水平横截面形状,例如圆形、椭圆形、四边形(例如正方形或矩形)、六边形、直边及曲边的组合等等。电容器开口34经展示成具有笔直垂直侧壁,但此可为非垂直及/或非笔直的。个别电容器开口34的实例最大开口尺寸是300到600埃。
参考图5及6,导电衬里35已形成于个别电容器开口34中。衬里35的实例导电材料是以下一或多者:金属元素、两种或两种以上元素金属的混合物或合金、导电金属化合物及导电掺杂半导电材料,其中TiN是一个具体实例。在一个实施例中,形成向上敞开的导电衬里35。在一个此实施例中且如所展示,个别电容器开口34中的导电衬里35包括容器形状,其包括侧壁36及横向延伸到侧壁36且延伸于侧壁36之间的底部37。替代地且仅通过实例,向上敞开的导电衬里可个别地包括向上及向下敞开(未展示)导电材料圆筒(例如,很少或无底部37延伸于侧壁36之间)。为了继续讨论,侧壁36及对应导电衬里35可被视为具有横向内侧23及横向外侧25。此外,侧壁36及其相应横向内侧及横向外侧可被视为包括下部分13、中间部分15及上部分17。中间部分可或可不相对于支撑材料26的顶部及底部定位于中央,其中“中间”仅需要中间部分上方存在一些上部分且中间部分下方存在一些下部分。无论如何,中间部分15的实例竖向厚度是300到1000埃。
导电衬里35延伸到且电耦合(在一个实施例中,直接电耦合)到个别节点位置(例如个别上源极/漏极区域19)。在此文献中,如果在正常操作中电流能够从一个区域/材料/组件连续流动到另一区域/材料/组件且在充分产生亚原子正及/或负电荷时主要通过所述电荷的移动而如此流动,那么区域/材料/组件相对于彼此“电耦合”。另一电子组件可介于所述区域/材料/组件之间且电耦合到所述区域/材料/组件。相比来说,当区域/材料/组件被称为“直接电耦合”时,在所述直接电耦合的区域/材料/组件之间不存在中介电子组件(例如,无二极管、晶体管、电阻器、换能器、开关、熔丝等)。节点位置可在处理时导电或不导电。用于形成导电衬里35的实例技术是:将其导电材料沉积到所描绘厚度,接着将此导电材料至少往回平坦化到上绝缘材料28的最上表面。导电衬里35的实例厚度是30到50埃。
参考图7,个别电容器开口34的下部分13已填充有也位于个别导电衬里35的侧壁36的横向内侧23上方的第一材料40。第一材料40可为牺牲材料,其中一个实例是已经沉积且接着如所展示那样回蚀的光致抗蚀剂。此是遮蔽个别导电衬里35的个别下部分13的侧壁36的横向内侧23的一种实例技术。可使用替代现存或待开发技术。作为实例,材料40可不形成于电容器开口的最下部分(例如,位于其下方的空隙空间[未展示])中,或材料40形成为部分填充导电衬里35的下部分13的衬里(未展示)。
参考图8,个别电容器开口34内的导电衬里35的侧壁36的横向内侧23的上部分已加衬有第二材料32。第二材料衬里32部分填充在水平横截面中横向地介于第二材料衬里32的横向外侧(例如27)之间的个别电容器开口34的剩余容积。第二材料衬里32包括覆盖(在一个实施例中直接抵靠)电容器开口34中的全部第一材料40的顶上的横向延伸底部33。第二材料32可为牺牲材料,其中此可为导电、半导电及/或绝缘材料中的任何者。第二材料32的实例是二氧化硅、氮化硅、非晶硅及多晶硅。在一个实施例中,第一材料40及第二材料32具有不同组合物,且在替代实施例中具有相同组合物。
参考图9,已进行蚀刻通过横向延伸底部33(不再展示)且部分到达第一材料40中,因此暴露个别导电衬里35的横向内侧23的竖向中间部分15。其中材料40包括光致抗蚀剂且衬里材料32包括二氧化硅或氮化硅的实例各向异性蚀刻化学物是CHF3/Ar或SF6/Ar。此是遮蔽个别导电衬里35的个别上部分17的侧壁36的横向内侧23的一个实例方法。可使用其它现存或待开发技术。
参考图10,已移除个别导电衬里35的竖向中间部分15(图10中未用符号标示)。在一个实施例中且如所展示,已在移除竖向中间部分15时移除个别导电衬里35的最上部分。此移除的实例技术包含:(例如)使用Cl2及惰性气体、Cl2及HBr或CHF3及惰性气体的蚀刻化学物来各向异性蚀刻导电衬里35的材料,其中导电衬里35的材料包括TiN。移除个别导电衬里35的竖向中间部分15形成在个别电容器开口34中彼此竖向分离且间隔的具有顶部43的上电容器电极衬里35x(其在一个实施例中向上敞开)及下电容器电极衬里35y(其在一个实施例中向上敞开)。图10展示实例实施例,其中导电衬里35的中间部分的蚀刻已针对上电容器电极衬里35x竖向停止于与衬里32的下表面重合且针对下电容器电极衬里35y竖向停止于与第一材料40的上表面重合(例如,衬里35的材料的蚀刻已为完全各向异性的)。替代地,仅通过,导电衬里35x及35y的导电材料可分别相对于材料32及40的下表面及上表面向上及向下凹进(未展示)。在一个实施例中,形成导电衬里(图5及6)、上电容器电极衬里(图10)及下电容器电极衬里(图10)形成在水平横截面中完全环绕(即,周向连续)个别电容器开口的每一衬里,例如,如所展示。替代地,每一衬里可能不是周向连续的(未展示)。
参考图11,已(例如)通过使用一或多个适合蚀刻化学物的任何适合各向同性蚀刻来从衬底移除第一材料40及第二材料32(未展示)。例如,当第一材料包括光致抗蚀剂时,等离子O2可用于移除第一材料。当第二材料包括氮化硅或二氧化硅时,H3PO4水溶液及HF水溶液可分别用于移除第二材料。
参考图12,且在一个实施例中,个别电容器电极开口34的至少大部分长度已填充有绝缘材料42。实例材料包含任何电介质,例如掺杂或未掺杂二氧化硅及/或氮化硅。可通过过度填充电容器开口34接着通过至少回抛到支撑材料26的竖向最外表面来形成所描绘的构造。在一个实施例中,绝缘材料42包括支柱75。在一个实施例中,支柱75在水平横截面中从顶部到底部形成为从一侧到另一侧完全实心(即,此不包含中空中央部分或包含其它中空部分及/或不具容器形状),例如,如所展示。
在一个实施例中且如所展示,绝缘材料42已形成为竖向介于电容器电极35x与下电容器35y之间(例如,横跨个别电容器开口34且位于导电衬里35的前一中间部分15内)。绝缘材料42可被视为包括横向最外侧39。在一个实施例中且如所展示,绝缘材料42在垂直横截面(例如图12展示的垂直横截面)中已形成为竖向介于上电容器电极衬里35x与下电容器电极衬里35y之间的横向宽度(例如W2)大于此上电容器电极衬里与下电容器电极衬里内的横向宽度(例如W1)。在一个实施例中且如所展示,竖向介于上电极衬里与下电极衬里之间的绝缘材料42在垂直横截面中不会横向向外延伸通过上电容器电极衬里35x及下电容器电极衬里35y的横向外侧25。在一个实施例中且如所展示,竖向介于上电容器电极衬里与下电容器电极衬里之间的绝缘材料42以及上电容器电极衬里及下电容器电极衬里的横向外侧25形成为在垂直横截面中具有横向最外重合表面。
参考图13,且在一个实施例中,绝缘材料42已相对于支撑材料26的最上表面竖向凹进(例如250到1000埃)。因此,且在一个实施例中,首先使其中具有上电容器电极衬里及下电容器电极衬里的全部个别电容器电极开口填充有绝缘材料,接着从个别电容器开口内移除绝缘材料的最上部分。
参考图14,导电材料已沉积于图13中形成的竖向凹部内,接着至少往回平坦化导电材料而到支撑材料26的最上表面,因此形成导电材料顶部60。导电材料可具有与导电衬里35及所得上电容器电极衬里35x、35y的导电材料的组合物相同的组合物(所展示)或不同于导电材料的组合物的组合物(未展示)。此是形成直接抵靠个别上电容器电极衬里35x的顶部43的导电材料顶部60的一个实例技术。导电材料顶部60在个别电容器电极开口34中的垂直横截面中横跨个别上导电电极衬里35x从一侧到另一侧横向延伸。在一个实例实施例中,此导致上导电电极衬里35x/60包括面向下的容器形状,所述容器形状包括侧壁36及横向延伸到侧壁36且延伸于侧壁36之间的顶部60。
参考图15,已移除至少部分支撑材料26以暴露上电容器电极衬里35x及下电容器电极衬里35y的横向外侧25。在一个实施例中且如所展示,已(例如)通过各向同性湿式蚀刻来相对于材料28及衬里35x及35y的材料选择性地移除支撑材料26的材料30(未展示)。在本文献中,选择性蚀刻或移除是其中以至少2.0:1的速率相对于一种材料移除另一所述材料的蚀刻或移除。当材料28及35x及35y的材料包括氮化物时,HF水溶液蚀刻化学物是一个实例。在说明的实例中,材料28将保留为完成电路构造的部分,且可提供横向支撑以促进沿竖直定向保持电容器电极衬里35x及35y(至少在随后处理期间)。因此,且在一个实施例中,图15展示的处理描绘其中仅移除其中形成导电衬里35的至少部分支撑材料26的一个实例。
参考图16,电容器绝缘体50已形成于上电容器电极衬里35x及下电容器电极衬里35y的横向外。在一个实例实施例中,电容器绝缘体50包括可编程材料,使得将形成的电容器是非易失性的且可编程成至少两个不同量值电容状态(例如,借此可编程材料足够厚且在不同状态中保持绝缘,使得足以擦除存储状态的电流不会在操作电压下流动通过其)。实例此类可编程材料包含铁电材料、导电桥接RAM(CBRAM)材料、相变材料及电阻式RAM(RRAM)材料,其中铁电体被视为是理想材料。实例铁电材料包含具有过渡金属氧化物、锆、氧化锆、铌、氧化铌、铪、氧化铪、钛酸锆铅及钛酸锶钡中的一或多者的铁电体,且其内可具有包括硅、铝、镧、钇、铒、钙、镁、锶及稀土元素中的一或多者的掺杂剂。在一个实施例中,电容器绝缘体50包括电介质材料,使得电容器是易失性的。例如,此可包括例如二氧化硅、氮化硅、氧化铝、高k电介质等等的非可编程电介质材料中的一或多者,借此在从电容器的两个电容器电极中的一者或两者移除或足够减小电压/电势之后,无电荷保留于材料50中。非易失性可编程电容器可具有电容器绝缘体,其具有(若干)可编程材料及(若干)非可编程材料的适合组合。无论如何,电容器绝缘体50的实例厚度是30到100埃。
参考图17,导电材料52已形成于电容器绝缘体50的横向外。
参考图18及19,且在一个实施例中,已往回平坦化构造10而到支撑材料26的最上部分(例如,到绝缘材料28),如所展示。此使顶部60的竖向外表面暴露且使导电材料52形成为包括由垂直对置电容器对的个别者中的垂直对置电容器共享的共享电容器电极54。例如且如理想实施例中所展示,上电容器电极衬里35x、电容器绝缘体50及共享电容器电极54包括一个电容器(例如上电容器CU),且下电容器电极衬里35y、电容器绝缘体50及共享电容器电极54包括两个垂直对置电容器(例如CU及CL)的个别对“P”的另一电容器(例如下电容器CL)。在一个实施例中且如所展示,共享电容器电极54还由阵列14内的垂直对置电容器CU及CL的多个对P共享。共享电容器电极54的导电材料52可具有相同于或不同于电极衬里35x及35y的导电材料的组合物的组合物。
在一个实施例中,形成个别地包括存储器电路的个别存储器单元的垂直对置电容器CU及CL。例如且仅通过实例,图20展示其中晶体管62已由类似于晶体管16的构造的构造形成的后续处理。在一些实施例中,晶体管62称为上晶体管。晶体管62的内部源极/漏极区域18通过顶部60电耦合(例如,直接电耦合)到个别电容器CU。可形成个别存储器单元MC,例如,其可包括一晶体管及一电容器(例如1T-1C)存储器单元且可取决于电容器绝缘体的组合物而为易失性或非易失性的。替代地,通过实例,个别存储器单元可形成为包括两晶体管及两电容器(例如2T-2C)存储器单元且可取决于电容器绝缘体的组合物而为易失性或非易失性的,如下文将进一步描述。可制造其它存储器单元及/或包含集成电路,所述集成电路包括不具有存储器电路的垂直对置电容器对的阵列。
本发明的实施例还涵盖一种阵列,其包括独立于制造方法的垂直对置电容器对。然而,包括垂直对置电容器对的阵列可具有本文中所描述及/或图中所展示的(若干)属性或(若干)方面中的任何者。在一个实施例中,电容器对(例如P)个别地包括彼此竖向分离且间隔的上电容器电极衬里(例如35x)及下电容器电极衬里(例如35y)。提供由个别对中的垂直对置电容器(例如CU及CL)共享的共享电容器电极(例如54)。共享电容器电极位于上电容器电极衬里及下电容器电极衬里的横向外侧(例如25)旁边。在一个实施例中,共享电容器电极还由多个垂直对置电容器对共享。电容器绝缘体(例如50)位于共享电容器电极与上电容器电极衬里及下电容器电极衬里之间。在一个实施例中,电容器绝缘体包括可编程材料(例如铁电材料)使得电容器是非易失性的且可编程到至少两个不同量值的电容状态中。在一个实施例中,电容器绝缘体包括电介质材料,使得电容器是易失性的。在一个实施例中,上电容器电极衬里包括面向下的容器形状,所述面向下的容器形状包括侧壁(例如36)及横向延伸到下电容器电极衬里的侧壁且延伸于侧壁之间的顶部(例如60)。在一个实施例中,下电容器电极衬里包括面向上的容器形状,所述面向上的容器形状包括侧壁(例如36)及横向延伸到下电容器电极衬里的侧壁且延伸于侧壁之间的底部(例如37)。在一个实施例中,电介质支柱(例如75)竖向延伸于上电容器电极衬里及下电容器电极衬里中的每一者内且竖向介于上电容器电极衬里及下电容器电极衬里中的每一者之间。在一个此实施例中,支柱在垂直横截面中竖向介于上电容器电极衬垫与下电容器电极衬里之间的横向宽度(例如W2)大于此上电容器电极衬里与下电容器电极衬里内的宽度(例如W1)。在一个实施例中,上电容器电极衬里及下电容器电极衬里在水平横截面中完全环绕个别电容器开口。可使用如本文中所描述及/或图中所展示的任何其它(若干)属性或(若干)方面。
在一个实施例中,一种阵列包括数个垂直对置电容器(例如CU及CL)对(P),其中此类对个别地包括彼此竖向分离且间隔的上电容器电极衬里(例如35x)及下电容器电极衬里(例如35y)。上电容器电极衬里界定在垂直横截面中横向地介于上电容器电极衬里的侧壁(例如36)之间的上空隙空间(例如91,图18、19)。下电容器电极衬里界定在垂直横截面中横向地介于下电容器电极衬里的侧壁(例如36)之间的下空隙空间(例如95)。中间空隙空间(例如93)在垂直横截面中竖向介于上电容器电极衬里与下电容器电极衬里之间。绝缘材料(例如42)填充全部上空隙空间、下空隙空间及中间空隙空间。共享电容器电极(例如54)由个别对中的垂直对置电容器共享。所述共享电容器电极位于上电容器电极衬里及下电容器电极衬里的横向外侧(例如25)旁边。电容器绝缘体(例如50)位于所述共享电容器电极与上电容器电极衬里及下电容器电极衬里之间。在一个实施例中,绝缘材料在垂直横截面中于中间空隙空间中的横向宽度(例如W2)大于上空隙空间及下空隙空间内的横向宽度(例如W1)。在一个实施例中,位于中间空隙空间中的绝缘材料在垂直横截面中不会横向向外延伸超过上电容器电极衬里及下电容器电极衬里的横向外侧。在一个实施例中,位于中间空隙空间中的绝缘材料以及上电容器电极衬里及下电容器电极衬里的横向外侧在垂直横截面中具有横向最外重合表面。可使用本文中所描述及/或图中所展示的任何其它(若干)属性或(若干)方面。
在一个实施例中,一种存储器阵列包括垂直对置电容器对。所述对个别地包括彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里。所述对的个别者中的电容器个别地位于所述存储器阵列的两个不同存储器单元中(例如,如图20中所展示)。共享电容器电极由所述对的个别者中的所述垂直对置电容器共享。所述共享电容器电极位于上电容器电极衬里及下电容器电极衬里的横向外侧旁边。电容器绝缘体位于所述共享电容器电极与所述上电容器电极衬里及所述下电容器电极衬里之间。上晶体管(例如62)个别地位于上电容器电极衬里中的一者的竖向外且电耦合到所述上电容器电极衬里,以包括所述阵列的一个1T-1C存储器单元(例如,如图20中所展示)。下晶体管个别地位于下电容器电极衬里中的一者的竖向外且电耦合(在一个实施例中,直接电耦合)到所述下电容器电极衬里,以包括所述阵列的另一1T-1C存储器单元。在一个实施例中,下晶体管竖向延伸(在一个实施例中,垂直延伸),且在一个实施例中,上晶体管竖向延伸(在一个实施例中,垂直延伸)。可使用本文中所描述及/或图中所展示的任何其它(若干)属性或(若干)方面。
在存储器阵列中,具有垂直对置电容器的个别存储器单元可以除图20中所展示的存储器架构之外的其它存储器架构予以制造,例如,以图21中所示意性展示的2T-2C架构予以制造。在图21中,2T-2C存储器单元示意性地说明为存储器单元2。存储器单元的两个晶体管标记为T1及T2,且两个电容器标记为CAP-1及CAP-2。第一晶体管T1的源极/漏极区域与第一电容器CAP-1的节点连接,且第一晶体管T1的另一源极/漏极区域与第一比较性位线BL-1连接。第一晶体管T1的栅极与字线WL连接。第二晶体管T2的源极/漏极区域与第二电容器CAP-2的节点连接,且第二晶体管T2的另一源极/漏极区域与第二比较性位线BL-2连接。第二晶体管T2的栅极与字线WL连接。第一电容器CAP-1及第二电容器CAP-2中的每一者具有与共同板CP电耦合的节点。共同板可与任何适合电压耦合。比较性位线BL-1及BL-2延伸到电路4,电路4比较两个比较性位线的电性质(例如电压)以确定存储器单元2的存储器状态。2T-2C存储器单元的优点是:可通过比较两个比较性位线BL-1及BL-2的彼此电性质来确定存储器状态。因此,可省略与其它存储器(例如1T-1C存储器)相关联的参考位线。在此实施例中,比较性位线BL-1及BL-2可电耦合到作为电路4的部分的相同感测放大器。
图22中展示图20的实施例架构的替代实施例架构,其可包括如同图21中所展示的2T-2C架构的2T-2C架构。已适当使用来自上述实施例的相同组件符号,其中用后缀“a”或不同组件符号指示一些构造差异。构造10a包括存储器阵列,其包括成对的垂直对置电容器CU及CL,其中垂直对置电容器对个别地包括彼此竖向分离且间隔的上电容器电极衬里35x及下电容器电极衬里35y。成对的上电容器及下电容器(CU及CL)位于存储器阵列的相同个别2T-2C存储器单元MCa中。共享电容器电极54由个别对中的垂直对置电容器共享,其中共享电容器电极54分别位于上电容器电极衬里35x及下电容器电极衬里35y的横向外侧25旁边。电容器绝缘体50位于共享电容器电极与上电容器电极衬里及下电容器电极衬里之间。上晶体管62个别地位于上电容器电极衬里中的一者的竖向外且电耦合(在一个实施例中,直接电耦合)到所述上电容器电极衬里。下晶体管16个别地位于下电容器电极衬里的一者的竖向内且电耦合(在一个实施例中,直接电耦合)到所述下电容器电极衬里。成对的上晶体管中的一者及下晶体管中的一者使其相应栅极直接电耦合在一起,以包括存储器阵列的个别2T-2C存储器单元MCa。在一个实施例中,个别对中的一个上晶体管及一个下晶体管的相应一个源极/漏极区域(例如上晶体管62的18及下晶体管16的18)电耦合到两个比较性位线的相应者,所述两个比较性位线电耦合到上文相对于图21所描述的相同感测放大器。可使用本文中所描述及/或图中所展示的任何其它(若干)属性或(若干)方面。
图23中展示图22的实施例架构的替代实施例架构,其可包括如同图21中所展示的2T-2C架构的2T-2C架构。已适当使用来自上述实施例的相同组件符号,其中用后缀“b”或不同组件符号指示一些构造差异。构造10b包括2T-2C架构的个别存储器单元MCb且可取决于电容器绝缘体的组合物而为易失性或非易失性的。构造10b包括具有成对的垂直对置电容器CU及CL的存储器阵列,其中电容器对个别地包括彼此竖向分离且间隔的上电容器电极衬里35x及下电容器电极衬里35y。上电容器及下电容器位于存储器阵列的两个不同存储器单元MCb中,其中共享电容器电极54分别位于上电容器电极衬里35x及下电容器电极衬里35y的横向外侧25旁边。电容器绝缘体50位于共享电容器电极与上电容器电极衬里及下电容器电极衬里之间。上晶体管62个别地位于上电容器电极衬里中的一者的竖向外且电耦合(在一个实施例中,直接电耦合)到所述电容器电极衬里。上晶体管的直接横向相邻对使其相应栅极直接电耦合在一起,以包括阵列的一个2T-2C存储器单元MCb。此在图23中由针对所描绘的两个此类个别对的延伸到节点80的导电互连件79示意性地展示。下晶体管16个别地位于下电容器电极衬里35y的一者的竖向内且电耦合到所述下电容器电极衬里35y。下晶体管的直接横向相邻对使其相应栅极直接电耦合在一起,以包括阵列的另一2T-2C存储器单元MCb。此在图23中由针对所描绘的两个此类个别对的延伸到节点82的导电互连件81示意性地展示。互连件81的构造(未展示)可位于图23所在页的平面内及/或其外。在一个实施例中,上晶体管的直接横向相邻者的相应一个源极/漏极区域(例如单个存储器单元MCb中的两个上晶体管62的源极/漏极区域18)电耦合到两个比较性位线的相应者,所述两个比较性位线电耦合到上文相对于图21所描述的相同感测放大器。在一个实施例中,下晶体管的直接横向相邻者的相应一个源极/漏极区域(例如下晶体管16的18)电耦合到两个比较性位线的相应者,所述两个比较性位线电耦合到上文相对于图21所描述的相同感测放大器。可使用本文中所描述及/或图中所展示的任何其它(若干)属性或(若干)方面。
上述方法及结构实施例中的每一者包含垂直对置电容器对或水平邻近对的所谓的单个层(deck/level/tier)。一或多个额外层可提供于所描述及所描绘的层上方及/或其下方。此外,额外电路(其可包含不根据本发明的电容器的一或多个阵列)可制造于所描述及所描绘的层上方及/或其下方的一或多个额外层中。
总结
在一些实施例中,一种形成包括垂直对置电容器对的阵列的方法包括:在支撑材料中的个别电容器开口中形成导电衬里。移除所述导电衬里的个别者的竖向中间部分,以在所述个别电容器开口中形成彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里。使电容器绝缘体形成于所述上电容器电极衬里及所述下电容器电极衬里的横向外。使导电材料形成于所述电容器绝缘体的横向外,以包括由所述垂直对置电容器对的个别者中的垂直对置电容器共享的共享电容器电极。
在一些实施例中,一种形成包括垂直对置电容器对的阵列的方法包括:在支撑材料中的个别电容器开口中形成导电衬里。遮蔽所述个别导电衬里的个别下部分的侧壁的横向内侧。遮蔽所述个别导电衬里的个别上部分的侧壁的横向内侧。移除介于所述经遮蔽上部分与所述经遮蔽下部分之间的所述个别导电衬里的竖向中间部分,以在所述部分电容器开口中形成彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里。在移除所述竖向中间部分之后,移除至少部分所述支撑材料以暴露所述上电容器电极衬里及所述下电容器电极衬里的所述侧壁的横向外侧。使电容器绝缘体形成于所述上电容器电极衬里及所述下电容器电极衬里的横向外。使导电材料形成于所述电容器绝缘体的横向外,以包括由所述垂直对置电容器对的个别者中的垂直对置电容器共享的共享电容器电极。
在一些实施例中,一种形成包括垂直对置电容器对的阵列的方法包括:在支撑材料中的个别电容器开口中形成向上敞开的上电容器电极衬里及向上敞开的下电容器电极衬里,其中所述上电容器电极衬里及所述下电容器电极衬里在所述个别电容器开口中彼此竖向分离且间隔。用绝缘材料来填充其中具有所述上电容器电极衬里及所述下电容器电极衬里的所述个别电容器电极开口的长度的至少大部分。形成直接紧靠所述上电容器电极衬里的个别者的顶部的导电材料顶部。所述导电材料顶部在垂直横截面中横跨所述个别电容器电极开口中的所述个别上电容器电极衬里从一侧横向延伸到另一侧。使电容器绝缘体形成于所述上电容器电极衬里及所述下电容器电极衬里的横向外。使导电材料形成于所述电容器绝缘体的横向外,以包括由所述垂直对置电容器对的个别者中的垂直对置电容器共享的共享电容器电极。
在一些实施例中,一种形成包括垂直对置电容器对的阵列的方法包括:在支撑材料中的个别电容器开口中形成向上敞开的导电衬里。用位于所述个别导电衬里的侧壁的横向内侧上方的第一材料来填充所述个别电容器开口的下部分。用第二材料加衬于所述个别电容器开口内的所述个别导电衬里的侧壁的所述横向内侧的上部分。所述第二材料衬里部分填充在水平横截面中横向地介于所述第二材料衬里的横向外侧之间的所述个别电容器开口的剩余容积。所述第二材料衬里包括覆盖所述个别电容器开口中的全部所述第一材料的顶上的横向延伸底部。蚀刻穿过所述横向延伸底部且部分到达所述个别电容器开口中的所述第一材料中,以暴露所述个别导电衬里的所述横向内侧的竖向中间部分。移除所述个别导电衬里的所述横向内侧的所述经暴露的竖向中间部分,以形成在所述个别电容器开口中彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里。在移除所述竖向中间部分之后,移除至少部分所述支撑材料以暴露所述上电容器电极衬里及所述下电容器电极衬里的横向外侧。使电容器绝缘体形成于所述上电容器电极衬里及所述下电容器电极衬里的横向外。使导电材料形成于所述电容器绝缘体的横向外,以包括由所述垂直对置电容器对的个别者中的垂直对置电容器共享的共享电容器电极。
在一些实施例中,一种阵列包括垂直对置电容器对,其中所述对个别地包括彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里。共享电容器电极由所述对的个别者中的所述垂直对置电容器共享,其中所述共享电容器电极位于所述上电容器电极衬里及所述下电容器电极衬里的横向外侧旁边。电容器绝缘体位于所述共享电容器电极与所述上电容器电极衬里及所述下电容器电极衬里之间。
在一些实施例中,一种阵列包括垂直对置电容器对,其中所述对个别地包括彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里。所述上电容器电极衬里界定在垂直横截面中横向地介于所述上电容器电极衬里的侧壁之间的上空隙空间。所述下电容器电极衬里界定在所述垂直横截面中横向地介于所述下电容器电极衬里的侧壁之间的下空隙空间。中间空隙空间在所述垂直横截面中竖向介于所述上电容器电极衬里与所述下电容器电极衬里之间。绝缘材料填充所述上空隙空间、所述下空隙空间及所述中间空隙空间的全部。共享电容器电极由所述对的个别者中的所述垂直对置电容器共享,其中所述共享电容器电极位于所述上电容器电极衬里及所述下电容器电极衬里的横向外侧旁边。电容器绝缘体位于所述共享电容器电极与所述上电容器电极衬里及所述下电容器电极衬里之间。
在一些实施例中,一种存储器阵列包括垂直对置电容器对,其中所述对个别地包括彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里。所述对的个别者中的电容器个别地位于所述存储器阵列的两个不同存储器单元中。共享电容器电极由所述对的个别者中的所述垂直对置电容器共享,其中所述共享电容器电极位于所述上电容器电极衬里及所述下电容器电极衬里的横向外侧旁边。电容器绝缘体位于所述共享电容器电极与所述上电容器电极衬里及所述下电容器电极衬里之间。上晶体管个别地位于所述上电容器电极衬里的一者的竖向外且电耦合到所述上电容器电极衬里,以包括所述阵列的1T-1C存储器单元。下晶体管个别地位于所述下电容器电极衬里的一者的竖向内且电耦合到所述下电容器电极衬里,以包括所述阵列的另一1T-1C存储器单元。
在一些实施例中,一种存储器阵列包括垂直对置电容器对,其中所述垂直对置电容器对个别地包括彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里。所述垂直对置电容器对的个别者中的电容器个别地位于所述存储器阵列的相同个别2T-2C存储器单元中。共享电容器电极由所述垂直对置电容器对的个别者中的所述垂直对置电容器共享,其中所述共享电容器电极位于所述上电容器电极衬里及所述下电容器电极衬里的横向外侧旁边。电容器绝缘体位于所述共享电容器电极与所述上电容器电极衬里及所述下电容器电极衬里之间。上晶体管个别地位于所述上电容器电极衬里的一者的竖向外且电耦合到所述上电容器电极衬里。下晶体管个别地位于所述下电容器电极衬里的一者的竖向内且电耦合到所述下电容器电极衬里。所述上晶体管的一者及所述下晶体管的一者使其相应栅极直接电耦合在一起,以包括所述存储器阵列的所述个别2T-2C存储器单元。
在一些实施例中,一种存储器阵列包括垂直对置电容器对,其中所述垂直对置电容器对个别地包括彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里。所述垂直对置电容器对的个别者中的所述电容器个别地位于所述存储器阵列的两个不同存储器单元中。共享电容器电极由所述垂直对置电容器对的个别者中的所述垂直对置电容器共享,其中所述共享电容器位于所述上电容器电极衬里及所述下电容器电极衬里的横向外侧旁边。电容器绝缘体位于所述共享电容器电极与所述上电容器电极衬里及所述下电容器电极衬里之间。上晶体管个别地位于所述上电容器电极衬里的一者的竖向外且电耦合到所述上电容器电极衬里。所述上晶体管的直接横向相邻对使其相应栅极直接电耦合在一起,以包括所述阵列的2T-2C存储器单元。下晶体管个别地位于所述下电容器电极衬里的一者的竖向内且电耦合到所述下电容器电极衬里,其中所述下晶体管的直接横向相邻对使其相应栅极直接耦合在一起,以包括所述阵列的另一2T-2C存储器单元。
Claims (55)
1.一种形成包括垂直对置电容器对的阵列的方法,其包括:
在支撑材料中的个别电容器开口中形成导电衬里;
移除所述导电衬里中的个别者的竖向中间部分,以在所述个别电容器开口中形成彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里;
使电容器绝缘体形成于所述上及下电容器电极衬里的横向外;及
使导电材料形成于所述电容器绝缘体的横向外,以包括由所述垂直对置电容器对中的个别者中的垂直对置的电容器共享的共享电容器电极。
2.根据权利要求1所述的方法,其包括:使所述导电衬里、所述上电容器电极衬里及所述下电容器电极衬里形成为在水平横截面中完全环绕所述个别电容器开口。
3.根据权利要求1所述的方法,其包括:使所述导电衬里形成为向上敞开的。
4.根据权利要求1所述的方法,其中所述个别电容器开口中的所述导电衬里包括容器形状,所述容器形状包括侧壁及横向延伸到所述侧壁且延伸于所述侧壁之间的底部。
5.根据权利要求1所述的方法,其包括:使所述上电容器电极衬里形成为包括面向下的容器形状,所述容器形状包括侧壁及横向延伸到所述侧壁且延伸于所述侧壁之间的顶部。
6.根据权利要求1所述的方法,其中所述电容器绝缘体包括可编程材料,使得所述电容器是非易失性的且可编程到至少两个不同量值的电容状态中。
7.根据权利要求1所述的方法,其中所述电容器绝缘体包括电介质材料,使得所述电容器是易失性的。
8.根据权利要求1所述的方法,其包括:
形成所述垂直对置的电容器以个别地包括个别存储器单元的部分;
形成最终位于所述下电容器电极衬里下方的晶体管,所述晶体管个别地使其源极/漏极区域电耦合到所述下电容器电极衬里中的个别者;及
形成最终位于所述上电容器电极衬里上方的晶体管,所述晶体管个别地使其源极/漏极区域电耦合到所述上电容器电极衬里中的个别者。
9.根据权利要求1所述的方法,其还包括:在移除所述竖向中间部分时移除所述个别导电衬里的最上部分。
10.一种形成包括垂直对置电容器对的阵列的方法,其包括:
在支撑材料中的个别电容器开口中形成导电衬里;
遮蔽所述个别导电衬里的个别下部分的侧壁的横向内侧;
遮蔽所述个别导电衬里的个别上部分的侧壁的横向内侧;
移除介于所述经遮蔽的上部分与下部分之间的所述个别导电衬里的竖向中间部分,以在所述个别电容器开口中形成彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里;
在移除所述竖向中间部分之后,移除至少部分所述支撑材料以暴露所述上及下电容器电极衬里的所述侧壁的横向外侧;
使电容器绝缘体形成于所述上及下电容器电极衬里的横向外;及
使导电材料形成于所述电容器绝缘体的横向外,以包括由所述垂直对置电容器对的个别者中的垂直对置的电容器共享的共享电容器电极。
11.根据权利要求10所述的方法,其包括:仅移除其中形成所述导电衬里的至少部分所述支撑材料。
12.根据权利要求10所述的方法,其包括:用第一材料来遮蔽所述个别导电衬里的所述个别下部分的所述横向内侧,及用具有不同于所述第一材料的组合物的组合物的第二材料来遮蔽所述个别导电衬里的所述个别上部分的所述横向内侧。
13.根据权利要求10所述的方法,其包括:使所述导电衬里形成为向上敞开的。
14.一种形成包括垂直对置电容器对的阵列的方法,其包括:
在支撑材料中的个别电容器开口中形成向上敞开的上电容器电极衬里及向上敞开的下电容器电极衬里,所述上及下电容器电极衬里在所述个别电容器开口中彼此竖向分离且间隔;
用绝缘材料来填充其中具有所述上及下电容器电极衬里的所述个别电容器电极开口的长度的至少大部分;
形成直接抵靠所述上电容器电极衬里中的个别者的顶部的导电材料顶部,所述导电材料顶部在垂直横截面中横跨所述个别电容器电极开口中的所述个别上电容器电极衬里从一侧到另一侧横向延伸;
使电容器绝缘体形成于所述上及下电容器电极衬里的横向外;及
使导电材料形成于所述电容器绝缘体的横向外,以包括由所述垂直对置电容器对中的个别者中的垂直对置的电容器共享的共享电容器电极。
15.根据权利要求14所述的方法,其包括:使所述绝缘材料形成为竖向介于所述上电容器电极衬里与下电容器电极衬里之间。
16.根据权利要求15所述的方法,其包括:使所述绝缘材料形成为在所述垂直横截面中于所述上电容器电极衬里与下电容器电极衬里之间的横向宽度大于所述上及下电容器电极衬里内的横向宽度。
17.根据权利要求15所述的方法,其进一步包括:使所述绝缘材料形成为竖向介于所述上电容器电极衬里与下电容器电极衬里之间而不会在所述垂直横截面中横向向外延伸超过所述上及下电容器电极衬里的横向外侧。
18.根据权利要求15所述的方法,其包括:使所述绝缘材料形成为竖向介于所述上电容器电极衬里与下电容器电极衬里的横向外侧之间,以在所述垂直横截面中具有横向最外重合表面。
19.根据权利要求15所述的方法,其中填充其中具有所述上及下电容器电极衬里的所述个别电容器电极开口的所述长度的至少大部分形成竖向延伸于所述上及下电容器电极衬里中的每一者内且竖向介于所述上电容器电极衬里与下电容器电极衬里中的每一者之间的电介质支柱。
20.根据权利要求19所述的方法,其包括:使所述支柱在水平横截面中从顶部到底部形成为从一侧到另一侧完全实心。
21.根据权利要求14所述的方法,其包括:首先用所述绝缘材料来填充其中具有所述上及下电容器电极衬里的全部所述个别电容器电极开口,接着从所述个别电容器开口内移除所述绝缘材料的最上部分。
22.一种形成包括垂直对置电容器对的阵列的方法,其包括:
在支撑材料中的个别电容器开口中形成向上敞开的导电衬里;
用位于所述个别导电衬里的侧壁的横向内侧上方的第一材料来填充所述个别电容器开口的下部分;
用第二材料加衬里于所述个别电容器开口内的所述个别导电衬里的侧壁的所述横向内侧的上部分,所述第二材料衬里部分填充在水平横截面中横向地介于所述第二材料衬里的横向外侧之间的所述个别电容器开口的剩余容积,所述第二材料衬里包括覆盖所述个别电容器开口中的全部第一材料的顶上的横向延伸底部;
蚀刻穿过所述横向延伸底部且部分到达所述个别电容器开口中的所述第一材料中,以暴露所述个别导电衬里的所述横向内侧的竖向中间部分;
移除所述个别导电衬里的所述横向内侧的所述经暴露竖向中间部分,以在所述个别电容器开口中形成彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里;
在移除所述竖向中间部分之后,移除至少部分所述支撑材料以暴露所述上及下电容器电极衬里的横向外侧;
使电容器绝缘体形成于所述上及下电容器电极衬里的横向外;及
使导电材料形成于所述电容器绝缘体的横向外,以包括由所述垂直对置电容器对的个别者中的垂直对置的电容器共享的共享电容器电极。
23.根据权利要求22所述的方法,其中所述第一及第二材料具有不同组合物。
24.根据权利要求22所述的方法,其中所述第一及第二材料具有相同组合物。
25.根据权利要求22所述的方法,其中所述第二材料衬里的所述底部直接抵靠所述第一材料。
26.根据权利要求22所述的方法,其还包括:在移除所述竖向中间部分时移除所述个别导电衬里的最上部分。
27.一种阵列,其包括:
垂直对置电容器对,所述对个别地包括彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里;
共享电容器电极,其由所述对的个别者中的所述垂直对置的电容器共享,所述共享电容器电极位于所述上及下电容器电极衬里的横向外侧旁边;及
电容器绝缘体,其位于所述共享电容器电极与所述上及下电容器电极衬里之间。
28.根据权利要求27所述的阵列,其中所述电容器绝缘体包括铁电材料,使得所述电容器是非易失性的且可编程到至少两个不同量值的电容状态中。
29.根据权利要求27所述的阵列,其中所述电容器绝缘体包括电介质材料,使得所述电容器是易失性的。
30.根据权利要求27所述的阵列,其中,
所述上电容器电极衬里包括面向下的容器形状,所述容器形状包括侧壁及横向延伸到所述上电容器电极衬里的所述侧壁且延伸于所述侧壁之间的顶部;及
所述下电容器电极衬里包括面向上的容器形状,所述容器形状包括侧壁及横向延伸到所述下电容器电极衬里的所述侧壁且延伸于所述侧壁之间的底部。
31.根据权利要求30所述的阵列,其包括电介质支柱,所述电介质支柱竖向延伸于所述上及下电容器电极衬里中的每一者内且竖向介于所述上及下电容器电极衬里中的每一者之间。
32.根据权利要求31所述的阵列,其中所述支柱在垂直横截面中竖向介于所述上电介质支柱与所述下电容器电极衬里之间的横向宽度大于所述上及下电容器电极衬里内的宽度。
33.根据权利要求31所述的阵列,其中所述支柱经形成为在水平横截面中从顶部到底部形成为从一侧到另一侧完全固态。
34.根据权利要求27所述的阵列,其中所述上电容器电极衬里及所述下电容器电极衬里在水平横截面中完全环绕所述个别电容器开口。
35.一种阵列,其包括:
垂直对置电容器对,所述对个别地包括彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里,所述上电容器电极衬里界定在垂直横截面中横向地介于所述上电容器电极衬里的侧壁之间的上空隙空间,所述下电容器电极衬里界定在所述垂直横截面中横向地介于所述下电容器电极衬里的侧壁之间的下空隙空间,中间空隙空间在所述垂直横截面中竖向介于所述上电容器电极衬里与下电容器电极衬里之间;
绝缘材料,其填充所述上、下及中间空隙空间的全部;
共享电容器电极,其由所述对的个别者中的所述垂直对置的电容器共享,所述共享电容器电极位于所述上及下电容器电极衬里的横向外侧旁边;及
电容器绝缘体,其位于所述共享电容器电极与所述上及下电容器电极衬里之间。
36.根据权利要求35所述的阵列,其中所述绝缘材料在所述垂直横截面中于所述中间空隙空间中的横向宽度大于所述上及下空隙空间内的横向宽度。
37.根据权利要求35所述的阵列,其中位于所述中间空隙空间中的所述绝缘材料在所述垂直横截面中不会横向向外延伸超过所述上及下电容器电极内衬的横向外侧。
38.根据权利要求35所述的阵列,其中位于所述中间空隙空间中的绝缘材料以及所述上及下电容器电极内衬的横向外侧在所述垂直横截面中具有横向最外重合表面。
39.一种存储器阵列,其包括:
垂直对置电容器对,所述对个别地包括彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里,所述对的个别者中的所述电容器位于所述存储器阵列的两个不同存储器单元中;
共享电容器电极,其由所述对的个别者中的所述垂直对置的电容器共享,所述共享电容器电极位于所述上及下电容器电极衬里的横向外侧旁边;
电容器绝缘体,其位于所述共享电容器电极与所述上及下电容器电极衬里之间;
上晶体管,其个别地位于所述上电容器电极衬里中的一者的竖向外且电耦合到所述上电容器电极衬里中的一者,以包括所述阵列的一个1T-1C存储器单元;及
下晶体管,其个别地位于所述下电容器电极衬里中的一者的竖向内且电耦合到所述下电容器电极衬里中的一者,以包括所述阵列的另一1T-1C存储器单元。
40.根据权利要求39所述的存储器阵列,其中所述下晶体管竖向延伸。
41.根据权利要求40所述的存储器阵列,其中所述下晶体管是垂直晶体管。
42.根据权利要求39所述的存储器阵列,其中所述上晶体管竖向延伸。
43.根据权利要求42所述的存储器阵列,其中所述上晶体管是垂直晶体管。
44.根据权利要求39所述的存储器阵列,其中所述上晶体管直接电耦合到所述相应一个上电容器电极衬里,且所述下晶体管直接电耦合到所述相应一个下电容器电极衬里。
45.根据权利要求39所述的存储器阵列,其中,
所述上电容器电极衬里包括面向下的容器形状,所述容器形状包括侧壁及横向延伸到所述上电容器电极衬里的所述侧壁且延伸于所述侧壁之间的顶部;
所述下电容器电极衬里包括面向上的容器形状,所述容器形状包括侧壁及横向延伸到所述下电容器电极衬里的所述侧壁且延伸于所述侧壁之间的底部;且
进一步包括:
电介质支柱,其竖向延伸于所述上及下电容器电极衬里中的每一者内且竖向介于所述上及下电容器电极衬里中的每一者之间,所述支柱在垂直横截面中竖向介于所述上电容器电极衬里与下电容器电极衬里之间的横向宽度大于所述上及下电容器电极衬里内的宽度。
46.一种存储器阵列,其包括:
垂直对置电容器对,所述垂直对置电容器对个别地包括彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里,所述垂直对置电容器对中的个别者中的所述电容器位于所述存储器阵列的相同个别2T-2C存储器单元中;
共享电容器电极,其由所述垂直对置电容器对的个别者中的所述垂直对置的电容器共享,所述共享电容器电极位于所述上及下电容器电极衬里的横向外侧旁边;
电容器绝缘体,其位于所述共享电容器电极与所述上及下电容器电极衬里之间;
上晶体管,其个别地位于所述上电容器电极衬里中的一者的竖向外且电耦合到所述上电容器电极衬里中的一者;
下晶体管,其个别地位于所述下电容器电极衬里中的一者的竖向内且电耦合到所述下电容器电极衬里中的一者;及
成对的所述上晶体管中的一者及所述下晶体管中的一者使其相应栅极直接电耦合在一起,以包括所述存储器阵列的所述个别2T-2C存储器单元。
47.根据权利要求46所述的存储器阵列,其中所述对中的个别者中的所述一个上晶体管及所述一个下晶体管的相应一个源极/漏极区域电耦合到两个比较性位线的相应者,所述两个比较性位线电耦合到相同感测放大器。
48.根据权利要求46所述的存储器阵列,其中所述上晶体管直接电耦合到所述相应一个上电容器电极衬里,且所述下晶体管直接电耦合到所述相应一个下电容器电极衬里。
49.根据权利要求46所述的存储器阵列,其中所述上晶体管直接电耦合到所述相应一个上电容器电极衬里,且所述下晶体管直接电耦合到所述相应一个下电容器电极衬里。
50.根据权利要求46所述的存储器阵列,其中,
所述上电容器电极衬里包括面向下的容器形状,所述容器形状包括侧壁及横向延伸到所述上电容器电极衬里的所述侧壁且延伸于所述侧壁之间的顶部;
所述下电容器电极衬里包括面向上的容器形状,所述容器形状包括侧壁及横向延伸到所述下电容器电极衬里的所述侧壁且延伸于所述侧壁之间的底部;且
进一步包括:
电介质支柱,其竖向延伸于所述上及下电容器电极衬里中的每一者内且竖向介于所述上及下电容器电极衬里中的每一者之间,所述支柱在垂直横截面中竖向介于所述上电容器电极衬里与下电容器电极衬里之间的横向宽度大于所述上及下电容器电极衬里内的宽度。
51.一种存储器阵列,其包括:
垂直对置电容器对,所述垂直对置电容器对个别地包括彼此竖向分离且间隔的上电容器电极衬里及下电容器电极衬里,所述垂直对置电容器对中的个别者中的所述电容器位于所述存储器阵列的两个不同存储器单元中;
共享电容器电极,其由所述垂直对置电容器对中的个别者中的所述垂直对置的电容器共享,所述共享电容器电极位于所述上及下电容器电极衬里的横向外侧旁边;
电容器绝缘体,其位于所述共享电容器电极与所述上及下电容器电极衬里之间;
上晶体管,其个别地位于所述上电容器电极衬里中的一者的竖向外且电耦合到所述上电容器电极衬里中的一者,所述上晶体管的直接横向相邻对使其相应栅极直接电耦合在一起,以包括所述阵列的2T-2C存储器单元;及
下晶体管,其个别地位于所述下电容器电极衬里中的一者的竖向内且电耦合到所述下电容器电极衬里中的一者,所述下晶体管的直接横向相邻对使其相应栅极直接电耦合在一起,以包括所述阵列的另一2T-2C存储器单元。
52.根据权利要求51所述的存储器阵列,其中所述上晶体管的所述直接横向相邻的相应一个源极/漏极区域电耦合到两个比较性位线的中相应者,所述两个比较性位线电耦合到相同感测放大器。
53.根据权利要求51所述的存储器阵列,其中所述下晶体管的所述直接横向相邻的相应一个源极/漏极区域电耦合到两个比较性位线的相应者,所述两个比较性位线电耦合到相同感测放大器。
54.根据权利要求51所述的存储器阵列,其中,
所述上电容器电极衬里包括面向下的容器形状,所述容器形状包括侧壁及横向延伸到所述上电容器电极衬里的所述侧壁且延伸于所述侧壁之间的顶部;
所述下电容器电极衬里包括面向上的容器形状,所述容器形状包括侧壁及横向延伸到所述下电容器电极衬里的所述侧壁且延伸于所述侧壁之间的顶部;且
进一步包括:
电介质支柱,其竖向延伸于所述上及下电容器电极衬里中的每一者内且竖向介于所述上及下电容器电极衬里中的每一者之间,所述支柱在垂直横截面中竖向介于所述上电容器电极衬里与下电容器电极衬里之间的横向宽度大于所述上及下电容器电极衬里内的宽度。
55.根据权利要求51所述的存储器阵列,其中所述上晶体管直接电耦合到所述相应一个上电容器电极衬里,且所述下晶体管直接电耦合到所述相应一个下电容器电极衬里。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/402,679 | 2017-01-10 | ||
US15/402,679 US9935114B1 (en) | 2017-01-10 | 2017-01-10 | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
PCT/US2017/068219 WO2018132248A1 (en) | 2017-01-10 | 2017-12-22 | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110168727A true CN110168727A (zh) | 2019-08-23 |
CN110168727B CN110168727B (zh) | 2023-07-25 |
Family
ID=61711537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201780082601.3A Active CN110168727B (zh) | 2017-01-10 | 2017-12-22 | 包括垂直对置电容器对的阵列及其形成方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US9935114B1 (zh) |
CN (1) | CN110168727B (zh) |
TW (1) | TWI645539B (zh) |
WO (1) | WO2018132248A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110828461A (zh) * | 2018-08-13 | 2020-02-21 | 无锡拍字节科技有限公司 | 三维铁电存储器件 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9935114B1 (en) * | 2017-01-10 | 2018-04-03 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
US10923492B2 (en) | 2017-04-24 | 2021-02-16 | Micron Technology, Inc. | Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells |
US10388658B1 (en) | 2018-04-27 | 2019-08-20 | Micron Technology, Inc. | Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors |
US10600468B2 (en) * | 2018-08-13 | 2020-03-24 | Wuxi Petabyte Technologies Co, Ltd. | Methods for operating ferroelectric memory cells each having multiple capacitors |
US11393927B2 (en) | 2018-09-26 | 2022-07-19 | Intel Coropration | Memory cells based on thin-film transistors |
KR20200073339A (ko) | 2018-12-13 | 2020-06-24 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
US10979063B2 (en) * | 2019-05-13 | 2021-04-13 | Stmicroelectronics (Grenoble 2) Sas | Electronic circuit with a set of weighted capacitances |
US11411025B2 (en) * | 2019-10-23 | 2022-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D ferroelectric memory |
DE102020119199A1 (de) | 2019-10-23 | 2021-04-29 | Taiwan Semiconductor Manufacturing Co. Ltd. | 3d-ferroelektrikum-speicher |
US11672128B2 (en) | 2020-07-20 | 2023-06-06 | Micron Technology, Inc. | Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb, and capacitor configurations incorporating leaker devices |
US11706927B2 (en) | 2021-03-02 | 2023-07-18 | Micron Technology, Inc. | Memory devices and methods of forming memory devices |
US11695072B2 (en) | 2021-07-09 | 2023-07-04 | Micron Technology, Inc. | Integrated assemblies and methods of forming integrated assemblies |
US11917834B2 (en) | 2021-07-20 | 2024-02-27 | Micron Technology, Inc. | Integrated assemblies and methods of forming integrated assemblies |
KR20230050165A (ko) * | 2021-10-07 | 2023-04-14 | 삼성전자주식회사 | 반도체 장치 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5950084A (en) * | 1996-08-16 | 1999-09-07 | United Microelectronics Corp. | Method of manufacturing dual-packed capacitor for DRAM cells |
CN101297399A (zh) * | 2005-09-01 | 2008-10-29 | 美光科技公司 | 存储器单元布局及工艺流程 |
CN101517707A (zh) * | 2006-09-19 | 2009-08-26 | 桑迪士克股份有限公司 | 具有由衬底沟槽中的间隔物形成的浮动栅极的非易失性存储器单元的阵列 |
US20100009512A1 (en) * | 2008-07-09 | 2010-01-14 | Fred Fishburn | Methods of forming a plurality of capacitors |
CN101874303A (zh) * | 2007-11-26 | 2010-10-27 | 美光科技公司 | 半导体构造、形成电容器的方法及形成dram阵列的方法 |
US20120231601A1 (en) * | 2011-03-08 | 2012-09-13 | Mongsup Lee | Methods of fabricating a semiconductor device having metallic storage nodes |
CN102792429A (zh) * | 2010-03-09 | 2012-11-21 | 美光科技公司 | 形成存储器单元阵列的方法、形成多个场效应晶体管的方法、形成源极/漏极区域及隔离沟槽的方法及在衬底中形成一系列间隔沟槽的方法 |
US20130093050A1 (en) * | 2011-10-18 | 2013-04-18 | Micron Technology, Inc. | Integrated Circuitry, Methods Of Forming Capacitors, And Methods Of Forming Integrated Circuitry Comprising An Array Of Capacitors And Circuitry Peripheral To The Array |
Family Cites Families (82)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5354701A (en) * | 1991-04-18 | 1994-10-11 | Industrial Technology Research Institute | Doubled stacked trench capacitor DRAM and method of fabricating |
US5266512A (en) | 1991-10-23 | 1993-11-30 | Motorola, Inc. | Method for forming a nested surface capacitor |
JP3405553B2 (ja) | 1991-12-06 | 2003-05-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
US5208172A (en) | 1992-03-02 | 1993-05-04 | Motorola, Inc. | Method for forming a raised vertical transistor |
US5256588A (en) | 1992-03-23 | 1993-10-26 | Motorola, Inc. | Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell |
TW297948B (en) | 1996-08-16 | 1997-02-11 | United Microelectronics Corp | Memory cell structure of DRAM |
JPH10242410A (ja) * | 1996-12-26 | 1998-09-11 | Sony Corp | 半導体メモリセル及びその作製方法 |
US6258671B1 (en) * | 1997-05-13 | 2001-07-10 | Micron Technology, Inc. | Methods of providing spacers over conductive line sidewalls, methods of forming sidewall spacers over etched line sidewalls, and methods of forming conductive lines |
US6297989B1 (en) | 1999-02-26 | 2001-10-02 | Micron Technology, Inc. | Applications for non-volatile memory cells |
US6277687B1 (en) | 1999-06-01 | 2001-08-21 | Micron Technology, Inc. | Method of forming a pair of capacitors having a common capacitor electrode, method of forming DRAM circuitry, integrated circuitry and DRAM circuitry |
US6365453B1 (en) | 1999-06-16 | 2002-04-02 | Micron Technology, Inc. | Method and structure for reducing contact aspect ratios |
US6531727B2 (en) | 2001-02-09 | 2003-03-11 | Micron Technology, Inc. | Open bit line DRAM with ultra thin body transistors |
US6437401B1 (en) * | 2001-04-03 | 2002-08-20 | Infineon Technologies Ag | Structure and method for improved isolation in trench storage cells |
JP2002318598A (ja) | 2001-04-20 | 2002-10-31 | Toshiba Corp | 情報再生装置、情報再生方法、情報記録媒体、情報記録装置、情報記録方法、および情報記録プログラム |
US6503796B1 (en) | 2001-07-16 | 2003-01-07 | Taiwan Semiconductor Manufacturing Company | Method and structure for a top plate design for making capacitor-top-plate to bit-line-contact overlay margin |
US6737316B2 (en) | 2001-10-30 | 2004-05-18 | Promos Technologies Inc. | Method of forming a deep trench DRAM cell |
US6710391B2 (en) * | 2002-06-26 | 2004-03-23 | Texas Instruments Incorporated | Integrated DRAM process/structure using contact pillars |
US6853025B2 (en) | 2003-02-20 | 2005-02-08 | Infineon Technologies Aktiengesellschaft | Trench capacitor with buried strap |
US6893911B2 (en) | 2003-03-16 | 2005-05-17 | Infineon Technologies Aktiengesellschaft | Process integration for integrated circuits |
TW594935B (en) * | 2003-05-23 | 2004-06-21 | Nanya Technology Corp | Method for manufacturing a memory device with vertical transistors and deep trench capacitors to prevent merging of buried strap out-diffusion regions |
US6777777B1 (en) | 2003-05-28 | 2004-08-17 | Newport Fab, Llc | High density composite MIM capacitor with flexible routing in semiconductor dies |
KR100818267B1 (ko) | 2003-10-27 | 2008-03-31 | 삼성전자주식회사 | 커패시터, 이를 구비한 반도체 소자 및 그 제조 방법 |
US7372091B2 (en) | 2004-01-27 | 2008-05-13 | Micron Technology, Inc. | Selective epitaxy vertical integrated circuit components |
US7518182B2 (en) | 2004-07-20 | 2009-04-14 | Micron Technology, Inc. | DRAM layout with vertical FETs and method of formation |
US7285812B2 (en) | 2004-09-02 | 2007-10-23 | Micron Technology, Inc. | Vertical transistors |
US7442609B2 (en) | 2004-09-10 | 2008-10-28 | Infineon Technologies Ag | Method of manufacturing a transistor and a method of forming a memory device with isolation trenches |
DE102004043856A1 (de) | 2004-09-10 | 2006-03-30 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzellenanordnung und Speicherzellenanordnung |
US7763513B2 (en) | 2005-09-09 | 2010-07-27 | Qimonda Ag | Integrated circuit device and method of manufacture |
US7772632B2 (en) | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
US7956387B2 (en) | 2006-09-08 | 2011-06-07 | Qimonda Ag | Transistor and memory cell array |
US7859050B2 (en) | 2007-01-22 | 2010-12-28 | Micron Technology, Inc. | Memory having a vertical access device |
JP2008182083A (ja) | 2007-01-25 | 2008-08-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JP5613363B2 (ja) * | 2007-09-20 | 2014-10-22 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置及びその製造方法 |
US7851356B2 (en) | 2007-09-28 | 2010-12-14 | Qimonda Ag | Integrated circuit and methods of manufacturing the same |
WO2009096001A1 (ja) | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
US8059471B2 (en) | 2008-02-12 | 2011-11-15 | Chip Memory Technology Inc. | Method and apparatus of operating a non-volatile DRAM |
US20100090263A1 (en) | 2008-10-10 | 2010-04-15 | Qimonda Ag | Memory devices including semiconductor pillars |
KR20100062609A (ko) | 2008-12-02 | 2010-06-10 | 삼성전자주식회사 | 전기적 기계적 소자, 이를 포함하는 메모리 소자 및 이의 제조 방법 |
JP5356970B2 (ja) | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
US8143121B2 (en) | 2009-10-01 | 2012-03-27 | Nanya Technology Corp. | DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof |
US9202921B2 (en) | 2010-03-30 | 2015-12-01 | Nanya Technology Corp. | Semiconductor device and method of making the same |
KR101057746B1 (ko) | 2010-04-12 | 2011-08-19 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 장치 및 그 제조방법 |
US8361856B2 (en) | 2010-11-01 | 2013-01-29 | Micron Technology, Inc. | Memory cells, arrays of memory cells, and methods of forming memory cells |
TWI415247B (zh) | 2010-12-15 | 2013-11-11 | Powerchip Technology Corp | 具有垂直通道電晶體的動態隨機存取記憶胞及陣列 |
JP5703012B2 (ja) | 2010-12-20 | 2015-04-15 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置及び半導体装置を用いたデータ処理システム |
US8450175B2 (en) | 2011-02-22 | 2013-05-28 | Micron Technology, Inc. | Methods of forming a vertical transistor and at least a conductive line electrically coupled therewith |
US8530312B2 (en) | 2011-08-08 | 2013-09-10 | Micron Technology, Inc. | Vertical devices and methods of forming |
US8633564B2 (en) | 2011-12-02 | 2014-01-21 | Micron Technology, Inc. | Semicondutor isolation structure |
US9312257B2 (en) | 2012-02-29 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9036391B2 (en) | 2012-03-06 | 2015-05-19 | Micron Technology, Inc. | Arrays of vertically-oriented transistors, memory arrays including vertically-oriented transistors, and memory cells |
KR20130103942A (ko) | 2012-03-12 | 2013-09-25 | 에스케이하이닉스 주식회사 | 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 |
TWI479608B (zh) | 2012-03-14 | 2015-04-01 | Rexchip Electronics Corp | Semiconductor element and method for manufacturing semiconductor element |
KR20130106159A (ko) | 2012-03-19 | 2013-09-27 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체장치 및 제조 방법 |
JP6100071B2 (ja) | 2012-04-30 | 2017-03-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
TWI443779B (zh) | 2012-05-14 | 2014-07-01 | Rexchip Electronics Corp | 半導體元件及其製造方法 |
US9023723B2 (en) | 2012-05-31 | 2015-05-05 | Applied Materials, Inc. | Method of fabricating a gate-all-around word line for a vertical channel DRAM |
US9240548B2 (en) | 2012-05-31 | 2016-01-19 | Micron Technology, Inc. | Memory arrays and methods of forming an array of memory cells |
US9006810B2 (en) | 2012-06-07 | 2015-04-14 | International Business Machines Corporation | DRAM with a nanowire access transistor |
US9129896B2 (en) | 2012-08-21 | 2015-09-08 | Micron Technology, Inc. | Arrays comprising vertically-oriented transistors, integrated circuitry comprising a conductive line buried in silicon-comprising semiconductor material, methods of forming a plurality of conductive lines buried in silicon-comprising semiconductor material, and methods of forming an array comprising vertically-oriented transistors |
US9006060B2 (en) | 2012-08-21 | 2015-04-14 | Micron Technology, Inc. | N-type field effect transistors, arrays comprising N-type vertically-oriented transistors, methods of forming an N-type field effect transistor, and methods of forming an array comprising vertically-oriented N-type transistors |
US9478550B2 (en) | 2012-08-27 | 2016-10-25 | Micron Technology, Inc. | Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors |
WO2014089795A1 (zh) * | 2012-12-13 | 2014-06-19 | 中国科学院微电子研究所 | 一种垂直沟道型三维半导体存储器件及其制备方法 |
US20140231914A1 (en) | 2013-02-19 | 2014-08-21 | Applied Materials, Inc. | Fin field effect transistor fabricated with hollow replacement channel |
US9337210B2 (en) | 2013-08-12 | 2016-05-10 | Micron Technology, Inc. | Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors |
KR102085523B1 (ko) | 2013-10-02 | 2020-03-06 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
US9076686B1 (en) | 2014-01-10 | 2015-07-07 | Micron Technology, Inc. | Field effect transistor constructions and memory arrays |
KR102185547B1 (ko) * | 2014-01-22 | 2020-12-02 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
WO2015117222A1 (en) | 2014-02-05 | 2015-08-13 | Conversant Intellectual Property Management Inc. | A dram memory device with manufacturable capacitor |
US10128327B2 (en) | 2014-04-30 | 2018-11-13 | Stmicroelectronics, Inc. | DRAM interconnect structure having ferroelectric capacitors exhibiting negative capacitance |
KR102193685B1 (ko) * | 2014-05-02 | 2020-12-21 | 삼성전자주식회사 | 수직 구조의 비휘발성 메모리 소자 |
US9337149B2 (en) | 2014-07-29 | 2016-05-10 | Samsung Electronics Co, Ltd. | Semiconductor devices and methods of fabricating the same |
KR102254183B1 (ko) | 2014-09-05 | 2021-05-24 | 삼성전자주식회사 | 디커플링 구조체 및 이를 구비하는 반도체 장치 |
US9397094B2 (en) | 2014-09-25 | 2016-07-19 | International Business Machines Corporation | Semiconductor structure with an L-shaped bottom plate |
US9711524B2 (en) * | 2015-01-13 | 2017-07-18 | Sandisk Technologies Llc | Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof |
KR102400184B1 (ko) | 2015-03-17 | 2022-05-20 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 이의 제조 방법 |
US10355002B2 (en) | 2016-08-31 | 2019-07-16 | Micron Technology, Inc. | Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry |
KR20180036879A (ko) | 2016-09-30 | 2018-04-10 | 삼성전자주식회사 | 정렬 키를 포함하는 반도체 소자 |
US10014305B2 (en) | 2016-11-01 | 2018-07-03 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
US9761580B1 (en) | 2016-11-01 | 2017-09-12 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
US10062745B2 (en) | 2017-01-09 | 2018-08-28 | Micron Technology, Inc. | Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor |
US9935114B1 (en) * | 2017-01-10 | 2018-04-03 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
US9837420B1 (en) | 2017-01-10 | 2017-12-05 | Micron Technology, Inc. | Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor |
-
2017
- 2017-01-10 US US15/402,679 patent/US9935114B1/en active Active
- 2017-12-22 WO PCT/US2017/068219 patent/WO2018132248A1/en active Application Filing
- 2017-12-22 CN CN201780082601.3A patent/CN110168727B/zh active Active
-
2018
- 2018-01-09 TW TW107100725A patent/TWI645539B/zh active
- 2018-03-06 US US15/912,826 patent/US10622366B2/en active Active
-
2019
- 2019-09-25 US US16/582,182 patent/US11063054B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5950084A (en) * | 1996-08-16 | 1999-09-07 | United Microelectronics Corp. | Method of manufacturing dual-packed capacitor for DRAM cells |
CN101297399A (zh) * | 2005-09-01 | 2008-10-29 | 美光科技公司 | 存储器单元布局及工艺流程 |
CN101517707A (zh) * | 2006-09-19 | 2009-08-26 | 桑迪士克股份有限公司 | 具有由衬底沟槽中的间隔物形成的浮动栅极的非易失性存储器单元的阵列 |
CN101874303A (zh) * | 2007-11-26 | 2010-10-27 | 美光科技公司 | 半导体构造、形成电容器的方法及形成dram阵列的方法 |
US20100009512A1 (en) * | 2008-07-09 | 2010-01-14 | Fred Fishburn | Methods of forming a plurality of capacitors |
CN102792429A (zh) * | 2010-03-09 | 2012-11-21 | 美光科技公司 | 形成存储器单元阵列的方法、形成多个场效应晶体管的方法、形成源极/漏极区域及隔离沟槽的方法及在衬底中形成一系列间隔沟槽的方法 |
US20120231601A1 (en) * | 2011-03-08 | 2012-09-13 | Mongsup Lee | Methods of fabricating a semiconductor device having metallic storage nodes |
US20130093050A1 (en) * | 2011-10-18 | 2013-04-18 | Micron Technology, Inc. | Integrated Circuitry, Methods Of Forming Capacitors, And Methods Of Forming Integrated Circuitry Comprising An Array Of Capacitors And Circuitry Peripheral To The Array |
Non-Patent Citations (1)
Title |
---|
中科院: "中科院阻变存储器研究获新突破", 《军民两用技术与产品》 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110828461A (zh) * | 2018-08-13 | 2020-02-21 | 无锡拍字节科技有限公司 | 三维铁电存储器件 |
CN110828461B (zh) * | 2018-08-13 | 2020-11-10 | 无锡拍字节科技有限公司 | 三维铁电存储器件 |
Also Published As
Publication number | Publication date |
---|---|
TWI645539B (zh) | 2018-12-21 |
US10622366B2 (en) | 2020-04-14 |
US9935114B1 (en) | 2018-04-03 |
US20180197869A1 (en) | 2018-07-12 |
CN110168727B (zh) | 2023-07-25 |
TW201826498A (zh) | 2018-07-16 |
US11063054B2 (en) | 2021-07-13 |
WO2018132248A1 (en) | 2018-07-19 |
US20200020708A1 (en) | 2020-01-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110168727A (zh) | 形成包括垂直对置电容器对的阵列的方法及包括垂直对置电容器对的阵列 | |
TWI692081B (zh) | 記憶體胞元,具有分別包括一電容器及一電晶體之記憶體胞元且包括多列存取線及多行數位線之陣列,2t-1c記憶體胞元,及形成具有電容器及上面之存取電晶體之陣列之方法 | |
US10443046B2 (en) | Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor | |
CN109937481A (zh) | 形成包括竖直相对的电容器对的阵列的方法及包括竖直相对的电容器对的阵列 | |
CN109891587A (zh) | 形成包括竖直相对的电容器对的阵列的方法及包括竖直相对的电容器对的阵列 | |
CN110192279A (zh) | 存储器单元及形成电容器的方法 | |
CN110192278A (zh) | 形成电容器阵列的方法、形成个别包括电容器及晶体管的存储器单元的阵列的方法、电容器阵列以及个别包括电容器及晶体管的存储器单元的阵列 | |
CN110299325A (zh) | 包括存储器的集成电路构造及用于形成其的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |