JP5613363B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
[A] (1)セルトランジスタの形成された半導体基板上に層間絶縁膜を形成し、半導体基板に接続するコンタクトプラグを形成する工程、
(2)第一のエッチングストッパ層及び第一のキャパシタ層間絶縁膜を形成する工程、
(3)第一のエッチングストッパ層及び第一のキャパシタ層間絶縁膜に前記コンタクトプラグに接続される第一のキャパシタ下部電極を形成するための第一の開口を形成する工程、
(4)第一の開口に第一のキャパシタ下部電極を形成する工程、
(5)第一のキャパシタ下部電極周囲の第一のキャパシタ層間絶縁膜を除去し、第一の容量絶縁膜及び第一のキャパシタ上部電極を形成する工程、
(6)全面に第一のキャパシタ上部層間絶縁膜を形成する工程
(7)第一のキャパシタ上部層間絶縁膜に第一のキャパシタ下部電極上端を露出する第二の開口を形成する工程、
(8)第二の開口側壁にサイドウォール絶縁膜を形成し、第一のキャパシタ下部電極上端に接続するコンタクトプラグを形成する工程、
により一層のキャパシタを形成し、前記工程(2)乃至(8)を所要回数繰り返し、複数のキャパシタを積層することを特徴とする。
図1を参照すると、本発明の第一の実施例としてDRAMの断面模式図が示されている。図1で、左側がメモリセル領域(MC)、右側が周辺回路領域(PA)であるとする。
上記第一の実施例において、各キャパシタの層ごとに、固有のフォトマスクを用いて上部電極並びにコンタクトプラグを形成してもよい。これにより、各層のキャパシタ上部電極同士の間に局所配線を形成し、かつコンタクトプラグによってこれら局所配線同士を接続することができるため、局所配線の多層化が実現できる。
上記第一の実施例において、各キャパシタの層ごとに、固有のフォトマスクを用いてコンタクトプラグ部をデュアルダマシン構造としてもよい。上記の第二の実施例では、各キャパシタの上部電極と同一の層を局所配線層として利用したが、この実施例においては、下部電極と同一の層で配線層を形成する。すなわち周辺回路領域において、下部電極埋め込み用の開口を形成する際に同時に配線用の溝パターンを形成し、さらに周辺回路領域においては、デュアルダマシン法を用いて局所配線と下層の配線層とを接続するためのコンタクトホールも形成しておく。この後に、キャパシタの下部電極用の導電体を埋め込むことにより、周辺回路領域用の局所配線層およびコンタクトプラグも同時に形成することが可能となる。
2 素子分離部
3 ゲート電極(ワード線)
4 ビット線
4’ 配線
5、6、22、23 コンタクトプラグ
7、112、113 層間絶縁膜
101 第一のキャパシタ下部電極
102 第一の容量絶縁膜
103 第一の上部電極
104 コンタクトプラグ
105 サイドウォール
111 第一のエッチストッパ層
121、122、123、124、141、142、143 開口部
131 ガードリング
191 フォトレジストパターン
201 第二の下部電極
202 第二の容量絶縁膜
203 第二の上部電極
301 第三の下部電極
302 第三の容量絶縁膜
303 第三の上部電極
51 金属配線
201a、203a 配線層
Claims (11)
- 柱状の下部電極、該下部電極を容量絶縁膜を介して覆う上部電極を有するキャパシタが層間膜を介して複数積層されており、下層キャパシタの下部電極の上端から上層キャパシタの下部電極の下端を接続する第1のコンタクトプラグと、各層キャパシタの上部電極を接続する第2のコンタクトプラグを有し、
前記第1のコンタクトの各々は、前記容量絶縁膜及び前記上部電極からサイドウォール絶縁膜により隔離されている半導体記憶装置。 - 前記第2のコンタクトプラグの一部が、各層キャパシタの下部電極と同じ材料で形成されることを特徴とする請求項1に記載の半導体記憶装置。
- 前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つのコンタクトプラグが、前記第2のコンタクトプラグと同じ材料で形成されることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの上部電極と同じ材料で構成されることを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。
- 前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの下部電極と同じ材料で構成されることを特徴とする請求項1乃至4のいずれか1項に記載の半導体記憶装置。
- (1)セルトランジスタの形成された半導体基板上に層間絶縁膜を形成し、半導体基板に接続するコンタクトプラグを形成する工程、
(2)第一のエッチングストッパ層及び第一のキャパシタ層間絶縁膜を形成する工程、
(3)第一のエッチングストッパ層及び第一のキャパシタ層間絶縁膜に前記コンタクトプラグに接続される第一のキャパシタ下部電極を形成するための第一の開口を形成する工程、
(4)第一の開口に第一のキャパシタ下部電極を形成する工程、
(5)第一のキャパシタ下部電極周囲の第一のキャパシタ層間絶縁膜を除去し、第一の容量絶縁膜及び第一のキャパシタ上部電極を形成する工程、
(6)全面に第一のキャパシタ上部層間絶縁膜を形成する工程
(7)第一のキャパシタ上部層間絶縁膜に第一のキャパシタ下部電極上端を露出する第二の開口を形成する工程、
(8)第二の開口側壁にサイドウォール絶縁膜を形成し、第一のキャパシタ下部電極上端に接続する第1のコンタクトプラグを形成する工程、
により一層のキャパシタを形成し、前記工程(2)乃至(8)を所要回数繰り返し、複数のキャパシタを積層することを特徴とする半導体記憶装置の製造方法。 - 前記工程(3)及び(4)において、各層キャパシタの上部電極を接続する第2のコンタクトプラグの一部が、各層キャパシタの下部電極と同じ材料で形成されることを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記工程(3)及び(4)において、前記工程(5)の第一のキャパシタ層間絶縁膜除去の際のエッチングストッパとなるガードリングが、各層キャパシタの下部電極周囲に同層に形成されることを特徴とする請求項6または7に記載の半導体装置の製造方法。
- 前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つのコンタクトプラグの一部が、各層キャパシタの下部電極と同層に形成されることを特徴とする請求項6乃至8のいずれか1項に記載の半導体記憶装置の製造方法。
- 前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの上部電極と同層に形成されることを特徴とする請求項6乃至9のいずれか1項に記載の半導体記憶装置の製造方法。
- 前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの下部電極と同層に形成されることを特徴とする請求項6乃至10のいずれか1項に記載の半導体記憶装置の製造方法。
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